JPH06216706A - トランスバーサルフィルタ - Google Patents
トランスバーサルフィルタInfo
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- JPH06216706A JPH06216706A JP5005751A JP575193A JPH06216706A JP H06216706 A JPH06216706 A JP H06216706A JP 5005751 A JP5005751 A JP 5005751A JP 575193 A JP575193 A JP 575193A JP H06216706 A JPH06216706 A JP H06216706A
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- JP
- Japan
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- serial
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 高速の入力信号を処理可能なトランスバーサ
ルフィルタの提供。 【構成】 入力信号１５１の直並列変換手段１０１と、
その出力に接続される遅延回路１０２〜１０３で構成さ
れる２系統のタップ付遅延線とタップ重み付を行なう２
組の積算回路１０５〜１０７と１０８〜１１０と各組の
積算回路出力を結合する２個の加算回路１１１及び１１
２と加算回路出力１６３及び１６４を交互に選択・出力
する並直列交換回路１１３で構成されるトランスバーサ
ルフィルタであって、加算回路１１２及び１１１出力は
それぞれ Ｃ-1Ｄ(n+1) ＋Ｃ0 Ｄ(n) ＋Ｃ1 Ｄ(n-1) Ｃ-1Ｄ（n+2)＋Ｃ0 Ｄ(n+1) ＋Ｃ1 Ｄ(n) 但し、Ｃ-1〜Ｃ1 はタップ係数、Ｄ(n) は時刻ｎの入力
信号１５１、となる様積算回路入力が両系列のタップ付
遅延線から交互に選択される。
ルフィルタの提供。 【構成】 入力信号１５１の直並列変換手段１０１と、
その出力に接続される遅延回路１０２〜１０３で構成さ
れる２系統のタップ付遅延線とタップ重み付を行なう２
組の積算回路１０５〜１０７と１０８〜１１０と各組の
積算回路出力を結合する２個の加算回路１１１及び１１
２と加算回路出力１６３及び１６４を交互に選択・出力
する並直列交換回路１１３で構成されるトランスバーサ
ルフィルタであって、加算回路１１２及び１１１出力は
それぞれ Ｃ-1Ｄ(n+1) ＋Ｃ0 Ｄ(n) ＋Ｃ1 Ｄ(n-1) Ｃ-1Ｄ（n+2)＋Ｃ0 Ｄ(n+1) ＋Ｃ1 Ｄ(n) 但し、Ｃ-1〜Ｃ1 はタップ係数、Ｄ(n) は時刻ｎの入力
信号１５１、となる様積算回路入力が両系列のタップ付
遅延線から交互に選択される。
Description
【０００１】
【産業上の利用分野】本発明はデジタル通信システムの
波形等化器などに用いられるトランスバーサルフィルタ
に関し、特に並列処理型トランスバーサルフィルタに関
する。
波形等化器などに用いられるトランスバーサルフィルタ
に関し、特に並列処理型トランスバーサルフィルタに関
する。
【０００２】
【従来の技術】デジタル通信システムの波形等化器や干
渉補償器などの波形成形用フィルタとしてトランスバー
サルフィルタが用いられるが、装置の小型化、低消費電
力化や無調整化のため、トランスバーサルフィルタもデ
ジタル化が図られ実用化されてきている。さらに高速動
作を可能にするため複数のトランスバーサルフィルタを
並列的に動作させ、波形等化器を構成することも提案さ
れている。このような並列処理型トランスバーサルフィ
ルタは、例えば、特開平２−１９００３３号公報に開示
されている。
渉補償器などの波形成形用フィルタとしてトランスバー
サルフィルタが用いられるが、装置の小型化、低消費電
力化や無調整化のため、トランスバーサルフィルタもデ
ジタル化が図られ実用化されてきている。さらに高速動
作を可能にするため複数のトランスバーサルフィルタを
並列的に動作させ、波形等化器を構成することも提案さ
れている。このような並列処理型トランスバーサルフィ
ルタは、例えば、特開平２−１９００３３号公報に開示
されている。
【０００３】図６は従来の並列処理型トランスバーサル
フィルタの別の例であり、３タップトランスバーサルフ
ィルタの構成を示す図である。入力信号６５１は波形成
形されるデジタル信号であり、例えばデジタル変調信号
を復調・識別して得られるベースバンドデジタル信号な
どに相当する。入力信号６５１は１ビットの遅延を行な
う第１の遅延回路６０１と、第１のラッチ回路６０３お
よび第２のラッチ回路６０４に入力される。第１の遅延
回路６０１出力６５２は第１の遅延回路６０１と同様、
１ビットの遅延を行なう第２の遅延回路６０２、第１の
ラッチ回路６０３、及び、第２のラッチ回路６０４に入
力される。第２の遅延回路６０２出力６５３は第１のラ
ッチ回路６０３と、第２のラッチ回路６０４に入力され
る。第１及び第２のラッチ回路６０３及び６０４は各々
の入力信号６５１〜６５３を交互に１ビットおきにラッ
チ、２ビットに対応する時間保持する。入力信号６５
１、第１の遅延回路６０１出力６５２、第２の遅延回路
６０２出力６５３を各々ラッチした結果である第１及び
第２のラッチ回路６０３及び６０４出力６５４〜６５
６、６５７〜６５９は各々積算回路６０５〜６０７、６
０８〜６１０でタップ係数Ｃ-1〜Ｃ1 より重み付けされ
る。積算回路６０５〜６１０出力６６０〜６６２、６６
３〜６６５は加算回路６１１，６１２で各々結合され
る。加算回路６１１及び６１２出力６６６及び６６７は
並直列変換回路６１３から出力信号６６８として交互に
出力される。
フィルタの別の例であり、３タップトランスバーサルフ
ィルタの構成を示す図である。入力信号６５１は波形成
形されるデジタル信号であり、例えばデジタル変調信号
を復調・識別して得られるベースバンドデジタル信号な
どに相当する。入力信号６５１は１ビットの遅延を行な
う第１の遅延回路６０１と、第１のラッチ回路６０３お
よび第２のラッチ回路６０４に入力される。第１の遅延
回路６０１出力６５２は第１の遅延回路６０１と同様、
１ビットの遅延を行なう第２の遅延回路６０２、第１の
ラッチ回路６０３、及び、第２のラッチ回路６０４に入
力される。第２の遅延回路６０２出力６５３は第１のラ
ッチ回路６０３と、第２のラッチ回路６０４に入力され
る。第１及び第２のラッチ回路６０３及び６０４は各々
の入力信号６５１〜６５３を交互に１ビットおきにラッ
チ、２ビットに対応する時間保持する。入力信号６５
１、第１の遅延回路６０１出力６５２、第２の遅延回路
６０２出力６５３を各々ラッチした結果である第１及び
第２のラッチ回路６０３及び６０４出力６５４〜６５
６、６５７〜６５９は各々積算回路６０５〜６０７、６
０８〜６１０でタップ係数Ｃ-1〜Ｃ1 より重み付けされ
る。積算回路６０５〜６１０出力６６０〜６６２、６６
３〜６６５は加算回路６１１，６１２で各々結合され
る。加算回路６１１及び６１２出力６６６及び６６７は
並直列変換回路６１３から出力信号６６８として交互に
出力される。
【０００４】図７は図６の各部の状態を示す動作説明図
である。入力信号６５１はＤ0 ，Ｄ1 ，Ｄ2 の順に入力
され、そのとき第１の遅延回路６０１出力６５２は
Ｄ-1，Ｄ0 ，Ｄ1 、第２の遅延回路６０２出力６５３は
Ｄ-2，Ｄ-1，Ｄ0 の順に変化する。時刻ｎにおける積算
回路６０５〜６０７、６０８〜６１０、加算回路６１
１，６１２での積和算結果は Ｄn ′＝Ｃ-1Ｄn+1 ＋Ｃ0 Ｄn ＋Ｃ1 Ｄn-1 となる。
である。入力信号６５１はＤ0 ，Ｄ1 ，Ｄ2 の順に入力
され、そのとき第１の遅延回路６０１出力６５２は
Ｄ-1，Ｄ0 ，Ｄ1 、第２の遅延回路６０２出力６５３は
Ｄ-2，Ｄ-1，Ｄ0 の順に変化する。時刻ｎにおける積算
回路６０５〜６０７、６０８〜６１０、加算回路６１
１，６１２での積和算結果は Ｄn ′＝Ｃ-1Ｄn+1 ＋Ｃ0 Ｄn ＋Ｃ1 Ｄn-1 となる。
【０００５】なお、タップ係数Ｃ-1〜Ｃ1 は、トランス
バーサルフィルタが波形等化器や干渉補償器に使用され
る場合は別に設けられた制御回路で自動制御され、ロー
ルオフフィルタなどのデジタルフィルタとして使用され
るときはあらかじめ決められた値に固定されることもあ
る。タップ係数が自動制御されているときは時々刻々係
数が変化し、積算回路６０５〜６０７と６０８〜６１０
でタップ係数が異なる事も有る。
バーサルフィルタが波形等化器や干渉補償器に使用され
る場合は別に設けられた制御回路で自動制御され、ロー
ルオフフィルタなどのデジタルフィルタとして使用され
るときはあらかじめ決められた値に固定されることもあ
る。タップ係数が自動制御されているときは時々刻々係
数が変化し、積算回路６０５〜６０７と６０８〜６１０
でタップ係数が異なる事も有る。
【０００６】
【発明が解決しようとする課題】図６の並列処理型トラ
ンスバーサルフィルタでは、デジタル信号６５１は、第
１及び第２のラッチ回路６０３及び６０４で交互のタイ
ミングでラッチ回路出力６５４、６５７、６５５、６５
８、６５６、及び６５９に振り分けられて出力される。
即ち、第１及び第２のラッチ回路６０３及び６０４はデ
ジタル信号６５１を直並列変換して、第１及び第２のラ
ッチ回路６０３及び６０４の後段の積和算回路部６０５
〜６１０、６１１及び６１２に与える信号の速度を落と
している。積和算回路部６０５〜６１０、６１１及び６
１２は、並列処理により、出力データの半分の速度で低
速で動作させることができるが、遅延回路６０１及び６
０２は入力デジタル信号６５１と同じ速度で動作せざる
を得ず、遅延回路６０１及び６０２自身の動作速度によ
り、入力デジタル信号の速度やトランスバーサルフィル
タの動作速度が制限されるという問題がある。
ンスバーサルフィルタでは、デジタル信号６５１は、第
１及び第２のラッチ回路６０３及び６０４で交互のタイ
ミングでラッチ回路出力６５４、６５７、６５５、６５
８、６５６、及び６５９に振り分けられて出力される。
即ち、第１及び第２のラッチ回路６０３及び６０４はデ
ジタル信号６５１を直並列変換して、第１及び第２のラ
ッチ回路６０３及び６０４の後段の積和算回路部６０５
〜６１０、６１１及び６１２に与える信号の速度を落と
している。積和算回路部６０５〜６１０、６１１及び６
１２は、並列処理により、出力データの半分の速度で低
速で動作させることができるが、遅延回路６０１及び６
０２は入力デジタル信号６５１と同じ速度で動作せざる
を得ず、遅延回路６０１及び６０２自身の動作速度によ
り、入力デジタル信号の速度やトランスバーサルフィル
タの動作速度が制限されるという問題がある。
【０００７】従って本発明の課題は、高速の入力デジタ
ル信号を処理可能な（即ち、動作可能周波数の向上が可
能な）トランスバーサルフィルタを提供することにあ
る。
ル信号を処理可能な（即ち、動作可能周波数の向上が可
能な）トランスバーサルフィルタを提供することにあ
る。
【０００８】本発明のもう一つの課題は、動作速度の速
いトランスバーサルフィルタを提供することにある。
いトランスバーサルフィルタを提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、デジタ
ル信号を入力信号とし、Ｎ（Ｎは整数）番目に入力され
た信号を第１から第Ｍ（Ｍは２以上の整数）までの出力
端子のうち前記第Ｋ（ＫはＮをＭで除した剰余に１を加
えた整数）の出力端子から出力する直並列変換手段と、
前記直並列変換手段の前記第１から第Ｍまでの出力端子
に各々接続され、タップ間隔Ｍの入力に最も近い第１の
タップから入力から最も遠い第Ｌ（Ｌは２以上の整数）
のタップまでのタップを有する第１から第Ｍまでのタッ
プ付遅延手段と、第ｍ（１＜ｍ＜Ｍの整数）のタップ付
遅延手段の第ｌ（１＜ｌ＜Ｌの整数）タップに接続され
る別に定められたタップ係数で入力信号を重み付けする
第１から第Ｊ（Ｊは２以上の整数）の積算器と前記第１
から第Ｊまでの積算器の出力の総和を出力する加算器と
を有する第１から第Ｉ（Ｉは２以上の整数）の演算手段
であって、前記第１の演算手段の前記第１の積算器が前
記第ｍのタップ付遅延手段の前記第ｌタップに接続され
るとき、第ｉ（１＜ｉ＜Ｉの整数）の演算手段の第ｊ
（１＜ｊ＜Ｊの整数）の積算器が第（ｍ＋ｉ′）（ｉ′
はｌ，ｉ，ｊの和から２を減じＭで除した剰余）のタッ
プ付遅延手段の第（ｌ＋ｊ′）（ｊ′はｌ，ｉ，ｊの和
から２を減じた値をＭで除した結果を整数化した値）タ
ップに接続される前記第１から第Ｉの演算手段と、前記
第１から第Ｉの演算手段の出力を１〜Ｉの順に選択し直
列信号を出力する並直列変換手段とを有することを特徴
とするトランスバーサルフィルタが得られる。
ル信号を入力信号とし、Ｎ（Ｎは整数）番目に入力され
た信号を第１から第Ｍ（Ｍは２以上の整数）までの出力
端子のうち前記第Ｋ（ＫはＮをＭで除した剰余に１を加
えた整数）の出力端子から出力する直並列変換手段と、
前記直並列変換手段の前記第１から第Ｍまでの出力端子
に各々接続され、タップ間隔Ｍの入力に最も近い第１の
タップから入力から最も遠い第Ｌ（Ｌは２以上の整数）
のタップまでのタップを有する第１から第Ｍまでのタッ
プ付遅延手段と、第ｍ（１＜ｍ＜Ｍの整数）のタップ付
遅延手段の第ｌ（１＜ｌ＜Ｌの整数）タップに接続され
る別に定められたタップ係数で入力信号を重み付けする
第１から第Ｊ（Ｊは２以上の整数）の積算器と前記第１
から第Ｊまでの積算器の出力の総和を出力する加算器と
を有する第１から第Ｉ（Ｉは２以上の整数）の演算手段
であって、前記第１の演算手段の前記第１の積算器が前
記第ｍのタップ付遅延手段の前記第ｌタップに接続され
るとき、第ｉ（１＜ｉ＜Ｉの整数）の演算手段の第ｊ
（１＜ｊ＜Ｊの整数）の積算器が第（ｍ＋ｉ′）（ｉ′
はｌ，ｉ，ｊの和から２を減じＭで除した剰余）のタッ
プ付遅延手段の第（ｌ＋ｊ′）（ｊ′はｌ，ｉ，ｊの和
から２を減じた値をＭで除した結果を整数化した値）タ
ップに接続される前記第１から第Ｉの演算手段と、前記
第１から第Ｉの演算手段の出力を１〜Ｉの順に選択し直
列信号を出力する並直列変換手段とを有することを特徴
とするトランスバーサルフィルタが得られる。
【００１０】更に本発明によれば、前記第１から第Ｉの
演算手段入力部に第１から第Ｉのラッチ手段を有し、要
求される前記並直列変換手段の出力信号間隔のＩ倍の時
間データのラッチを行なうことを特徴とするトランスバ
ーサルフィルタが得られる。
演算手段入力部に第１から第Ｉのラッチ手段を有し、要
求される前記並直列変換手段の出力信号間隔のＩ倍の時
間データのラッチを行なうことを特徴とするトランスバ
ーサルフィルタが得られる。
【００１１】又、本発明によれば、前記直並列変換手段
に代わり、共に同じアナログ信号を入力とし、各々異な
るタイミングでアナログ／デジタル変換し、前記デジタ
ル信号を出力するアナログ／デジタル変換手段を有する
ことを特徴とするトランスバーサルフィルタが得られ
る。
に代わり、共に同じアナログ信号を入力とし、各々異な
るタイミングでアナログ／デジタル変換し、前記デジタ
ル信号を出力するアナログ／デジタル変換手段を有する
ことを特徴とするトランスバーサルフィルタが得られ
る。
【００１２】更に、本発明によれば、入力信号を所定タ
イミングで所定数Ｍ（Ｍは２以上の整数）の出力端子に
振り分ける振り分け手段（１０１又は５０１〜５０３）
と、前記所定数Ｍの出力端子にそれぞれ接続された所定
数Ｍのタップ付遅延線（１０２及び１０３又は１０２´
及び１０３´と、１０４又は１０４´とに対応）と、前
記所定数Ｍのタップ付遅延線に接続され、前記所定数Ｍ
のタップ付遅延線のタップ出力を重み付け加算処理する
所定数Ｍの演算手段（１０５〜１０７及び１１１と、１
０８〜１１０及び１１２とに対応）と、該所定数Ｍの演
算手段の出力を直列信号に変換する直並列変換手段（１
１３）とを有することを特徴とするトランスバーサルフ
ィルタが得られる。
イミングで所定数Ｍ（Ｍは２以上の整数）の出力端子に
振り分ける振り分け手段（１０１又は５０１〜５０３）
と、前記所定数Ｍの出力端子にそれぞれ接続された所定
数Ｍのタップ付遅延線（１０２及び１０３又は１０２´
及び１０３´と、１０４又は１０４´とに対応）と、前
記所定数Ｍのタップ付遅延線に接続され、前記所定数Ｍ
のタップ付遅延線のタップ出力を重み付け加算処理する
所定数Ｍの演算手段（１０５〜１０７及び１１１と、１
０８〜１１０及び１１２とに対応）と、該所定数Ｍの演
算手段の出力を直列信号に変換する直並列変換手段（１
１３）とを有することを特徴とするトランスバーサルフ
ィルタが得られる。
【００１３】又、本発明によれば、前記入力信号が所定
のデータ速度を持つデジタル信号である前述のトランス
バーサルフィルタにおいて、前記振り分け手段は、前記
デジタル信号を直並列変換し、前記データ速度よりも低
速の所定数Ｍの信号を前記所定数Ｍのタップ付遅延線に
それぞれ与える直並列変換手段（１０１）であることを
特徴とするトランスバーサルフィルタが得られる。
のデータ速度を持つデジタル信号である前述のトランス
バーサルフィルタにおいて、前記振り分け手段は、前記
デジタル信号を直並列変換し、前記データ速度よりも低
速の所定数Ｍの信号を前記所定数Ｍのタップ付遅延線に
それぞれ与える直並列変換手段（１０１）であることを
特徴とするトランスバーサルフィルタが得られる。
【００１４】更に、本発明によれば、前記入力信号がア
ナログ信号である前述のトランスバーサルフィルタにお
いて、前記振り分け手段は、前記アナログ信号を入力と
し、各々異なるタイミングでアナログ／デジタル変換
し、デジタル信号を出力するアナログ／デジタル変換手
段（５０１〜５０３）であることを特徴とするトランス
バーサルフィルタが得られる。
ナログ信号である前述のトランスバーサルフィルタにお
いて、前記振り分け手段は、前記アナログ信号を入力と
し、各々異なるタイミングでアナログ／デジタル変換
し、デジタル信号を出力するアナログ／デジタル変換手
段（５０１〜５０３）であることを特徴とするトランス
バーサルフィルタが得られる。
【００１５】
【実施例】次に本発明の実施例について図面を用いて説
明する。
明する。
【００１６】図１は本発明の一実施例によるトランスバ
ーサルフィルタを示し、タップ数３、入力信号と出力信
号が同一のデータレートの場合の例であり、タップ間隔
が伝送するシンボル間隔に等しいトランスバーサルフィ
ルタあるいは、そのトランスバーサルフィルタを有する
波形等化器などに適用できる。図２は、図１のトランス
バーサルフィルタの動作説明図である。
ーサルフィルタを示し、タップ数３、入力信号と出力信
号が同一のデータレートの場合の例であり、タップ間隔
が伝送するシンボル間隔に等しいトランスバーサルフィ
ルタあるいは、そのトランスバーサルフィルタを有する
波形等化器などに適用できる。図２は、図１のトランス
バーサルフィルタの動作説明図である。
【００１７】図１及び図２を参照して、入力信号１５１
は波形成形されるデジタル信号であり、例えばデジタル
変調信号を復調・識別して得られるベースバンドデジタ
ル信号などに相当する。入力信号１５１は直並列変換回
路１０１で２系統の信号に並列変換される。第１の直並
列変換回路出力１５２は２ビット（入力信号１５１のス
テージを１ビットとする）の遅延を行う第１の遅延回路
１０２へ、第１の遅延回路１０２出力１５３は更に２ビ
ットの遅延を行う第２の遅延回路１０３と第２及び第４
の積算回路１０６及び１０８へ入力される。第２の遅延
回路１０３出力１５４は第６の積算回路１１０へ入力さ
れる。第１及び第２の遅延回路１０２及び１０３は第１
のタップ付き遅延線を構成する。第２の並直列変換回路
出力１５５は２ビットの遅延を行なう第３の遅延回路１
０４と第１の積算回路１０５に入力される。第３の遅延
回路１０４出力１５６は第３及び第５の積算回路１０７
及び１０９へ入力される。第３の遅延回路１０４は第２
のタップ付き遅延線を構成する。
は波形成形されるデジタル信号であり、例えばデジタル
変調信号を復調・識別して得られるベースバンドデジタ
ル信号などに相当する。入力信号１５１は直並列変換回
路１０１で２系統の信号に並列変換される。第１の直並
列変換回路出力１５２は２ビット（入力信号１５１のス
テージを１ビットとする）の遅延を行う第１の遅延回路
１０２へ、第１の遅延回路１０２出力１５３は更に２ビ
ットの遅延を行う第２の遅延回路１０３と第２及び第４
の積算回路１０６及び１０８へ入力される。第２の遅延
回路１０３出力１５４は第６の積算回路１１０へ入力さ
れる。第１及び第２の遅延回路１０２及び１０３は第１
のタップ付き遅延線を構成する。第２の並直列変換回路
出力１５５は２ビットの遅延を行なう第３の遅延回路１
０４と第１の積算回路１０５に入力される。第３の遅延
回路１０４出力１５６は第３及び第５の積算回路１０７
及び１０９へ入力される。第３の遅延回路１０４は第２
のタップ付き遅延線を構成する。
【００１８】第１から第６の積算回路１０５〜１１０は
各々タップ係数Ｃ-1〜Ｃ1 に応じて入力信号の重み付け
を行ない、第１から第３の積算回路１０５〜１０７出力
１５７〜１５９は第１の加算回路１１１で第４から第６
の積算回路１０８〜１１０出力１６０〜１６２は第２の
加算回路１１２でそれぞれ結合され、出力される。第１
及び第２の加算回路出力１６３及び１６４は並直列変換
回路１１３に入力され、第２の加算回路１１２出力１６
４、第１の加算回路１１１出力１６３を順に選択し直列
出力信号１６５を出力する。すなわち、時刻ｎにおける
第１及び第２の加算回路１１１及び１１２出力１６３，
１６４は各々 出力１６３：Ｄn+1 ′＝Ｃ-1Ｄn+2 ＋Ｃ0 Ｄn+1 ＋Ｃ1
Ｄn 出力１６４：Ｄn ′＝Ｃ-1Ｄn+1 ＋Ｃ0 Ｄn ＋Ｃ1 Ｄ
n-1 となり、直列出力信号１６５はＤn-1 ′，Ｄn ′，Ｄ
n+1 …の値に出力される。なお、タップ係数Ｃ-1〜Ｃ1
はトランスバーサルフィルタが波形等化器や干渉補償器
に使用される場合は別に設けられた制御回路で自動制御
される。この場合、タップ係数は時々刻々変化し、積算
回路１０５〜１０７と積算回路１０８〜１１０とで異な
る事も有る。一方、ロールオフフィルタなどのデジタル
フィルタとして使用される場合にはタップ係数が固定さ
れることも有る。第１〜第３の遅延回路１０２〜１０４
はフリップフロップで容易に実現でき、フリップフロッ
プの入力クロックを２分周することにより２ビットの遅
延回路を実現できる。
各々タップ係数Ｃ-1〜Ｃ1 に応じて入力信号の重み付け
を行ない、第１から第３の積算回路１０５〜１０７出力
１５７〜１５９は第１の加算回路１１１で第４から第６
の積算回路１０８〜１１０出力１６０〜１６２は第２の
加算回路１１２でそれぞれ結合され、出力される。第１
及び第２の加算回路出力１６３及び１６４は並直列変換
回路１１３に入力され、第２の加算回路１１２出力１６
４、第１の加算回路１１１出力１６３を順に選択し直列
出力信号１６５を出力する。すなわち、時刻ｎにおける
第１及び第２の加算回路１１１及び１１２出力１６３，
１６４は各々 出力１６３：Ｄn+1 ′＝Ｃ-1Ｄn+2 ＋Ｃ0 Ｄn+1 ＋Ｃ1
Ｄn 出力１６４：Ｄn ′＝Ｃ-1Ｄn+1 ＋Ｃ0 Ｄn ＋Ｃ1 Ｄ
n-1 となり、直列出力信号１６５はＤn-1 ′，Ｄn ′，Ｄ
n+1 …の値に出力される。なお、タップ係数Ｃ-1〜Ｃ1
はトランスバーサルフィルタが波形等化器や干渉補償器
に使用される場合は別に設けられた制御回路で自動制御
される。この場合、タップ係数は時々刻々変化し、積算
回路１０５〜１０７と積算回路１０８〜１１０とで異な
る事も有る。一方、ロールオフフィルタなどのデジタル
フィルタとして使用される場合にはタップ係数が固定さ
れることも有る。第１〜第３の遅延回路１０２〜１０４
はフリップフロップで容易に実現でき、フリップフロッ
プの入力クロックを２分周することにより２ビットの遅
延回路を実現できる。
【００１９】図３も本発明の実施例であり、タップ数
３、入力信号と出力信号のデータレートが異なる場合の
例であり、タップ間隔が伝送するシンボル間隔の１／２
に等しいトランスバーサルフィルタ、あるいはそのトラ
ンスバーサルフィルタを有する干渉補償器などに適用で
きる。図４は図３のトランスバーサルフィルタの動作説
明図である。
３、入力信号と出力信号のデータレートが異なる場合の
例であり、タップ間隔が伝送するシンボル間隔の１／２
に等しいトランスバーサルフィルタ、あるいはそのトラ
ンスバーサルフィルタを有する干渉補償器などに適用で
きる。図４は図３のトランスバーサルフィルタの動作説
明図である。
【００２０】図３及び図４を参照して、入力信号３５１
は波形成形されるデジタル信号であり、例えばデジタル
変調信号を復調・識別して得られるベースバンドデジタ
ル信号などに相当する。但し、その識別タイミングの間
隔は伝送されているシンボル間隔の半分である。すなわ
ち、０．５ビット間隔を識別された信号である。入力信
号３５１は直並列変換回路１０１で２系統の信号に並列
変換される。第１の直並列変換回路出力３５２は１ビッ
トの遅延を行なう第１の遅延回路１０２´と第１のラッ
チ回路３０１へ、第１の遅延回路１０２´出力３５３は
更に１ビットの遅延を行なう第２の遅延回路１０３´と
第１及び第２のラッチ回路３０１及び３０２へ入力され
る。第２の遅延回路１０３´出力３５４は第２のラッチ
回路３０２へ入力される。第２の直並列変換回路出力３
５５は１ビットの遅延を行なう第３の遅延回路１０４´
と第１のラッチ回路３０１へ入力される。第３の遅延回
路１０４´出力３５６は第２のラッチ回路３０２へ入力
される。第１及び第２のラッチ回路３０１及び３０２は
各々の入力信号３５２，３５５，３５３，３５３，３５
６，及び３５４を各々２ビット分の時間保持し、各々第
１のラッチ出力３５７，３５８，及び３５９、第２のラ
ッチ出力３６０，３６１，及び３６２を出力する。第１
及び第２のラッチ出力３５７〜３５９、３６０〜３６２
は各々第１〜第６の積算回路１０５〜１０７、１０８〜
１１０へ入力され、各々タップ係数Ｃ-1〜Ｃ1 に応じて
重み付けされる。第１〜第３の積算回路１０５〜１０７
出力３６３〜３６５は第１の加算器１１１で、第４〜第
６の積算回路１０８〜１１０出力３６６〜３６８は第２
の加算回路１１２でそれぞれ結合され出力される。第１
及び第２の加算回路１１１及び１１２出力３６９，３７
０は並直列変換回路１１３に入力され、ここで第２の加
算回路１１２出力３７０、第１の加算回路１１１出力３
６９を順次選択され、直列出力信号３７１として出力さ
れる。すなわち、時刻ｎにおける第１及び第２の加算回
路出力３６９及び３７０は各々 出力１６９：Ｄn+1 ′＝Ｃ-1Ｄn+1.5 ＋Ｃ0 Ｄn+1 ＋Ｃ
1 Ｄn+0.5 出力１７０：Ｄn ′＝Ｃ-1Ｄn+0.5 ＋Ｃ0 Ｄn ＋Ｃ1 Ｄ
n-0.5 となり、直列出力信号３７１はＤn-1 ′，Ｄn ，Ｄn+1
…の順に出力される。なお、タップ係数Ｃ-1〜Ｃ1 は図
１のトランスバーサルフィルタと同様に決められる。
は波形成形されるデジタル信号であり、例えばデジタル
変調信号を復調・識別して得られるベースバンドデジタ
ル信号などに相当する。但し、その識別タイミングの間
隔は伝送されているシンボル間隔の半分である。すなわ
ち、０．５ビット間隔を識別された信号である。入力信
号３５１は直並列変換回路１０１で２系統の信号に並列
変換される。第１の直並列変換回路出力３５２は１ビッ
トの遅延を行なう第１の遅延回路１０２´と第１のラッ
チ回路３０１へ、第１の遅延回路１０２´出力３５３は
更に１ビットの遅延を行なう第２の遅延回路１０３´と
第１及び第２のラッチ回路３０１及び３０２へ入力され
る。第２の遅延回路１０３´出力３５４は第２のラッチ
回路３０２へ入力される。第２の直並列変換回路出力３
５５は１ビットの遅延を行なう第３の遅延回路１０４´
と第１のラッチ回路３０１へ入力される。第３の遅延回
路１０４´出力３５６は第２のラッチ回路３０２へ入力
される。第１及び第２のラッチ回路３０１及び３０２は
各々の入力信号３５２，３５５，３５３，３５３，３５
６，及び３５４を各々２ビット分の時間保持し、各々第
１のラッチ出力３５７，３５８，及び３５９、第２のラ
ッチ出力３６０，３６１，及び３６２を出力する。第１
及び第２のラッチ出力３５７〜３５９、３６０〜３６２
は各々第１〜第６の積算回路１０５〜１０７、１０８〜
１１０へ入力され、各々タップ係数Ｃ-1〜Ｃ1 に応じて
重み付けされる。第１〜第３の積算回路１０５〜１０７
出力３６３〜３６５は第１の加算器１１１で、第４〜第
６の積算回路１０８〜１１０出力３６６〜３６８は第２
の加算回路１１２でそれぞれ結合され出力される。第１
及び第２の加算回路１１１及び１１２出力３６９，３７
０は並直列変換回路１１３に入力され、ここで第２の加
算回路１１２出力３７０、第１の加算回路１１１出力３
６９を順次選択され、直列出力信号３７１として出力さ
れる。すなわち、時刻ｎにおける第１及び第２の加算回
路出力３６９及び３７０は各々 出力１６９：Ｄn+1 ′＝Ｃ-1Ｄn+1.5 ＋Ｃ0 Ｄn+1 ＋Ｃ
1 Ｄn+0.5 出力１７０：Ｄn ′＝Ｃ-1Ｄn+0.5 ＋Ｃ0 Ｄn ＋Ｃ1 Ｄ
n-0.5 となり、直列出力信号３７１はＤn-1 ′，Ｄn ，Ｄn+1
…の順に出力される。なお、タップ係数Ｃ-1〜Ｃ1 は図
１のトランスバーサルフィルタと同様に決められる。
【００２１】以上述べた様に、本発明のトランスバーサ
ルフィルタは、直並列変換回路で入力信号を直並列変換
して、タップ付遅延線を構成する遅延回路や直並列変換
回路の後段の積和算回路部に与える信号の速度を落とし
ている。これにより、上記遅延回路や上記積和算回路部
を入力信号のデータ速度より低速で動作させることがで
きる。
ルフィルタは、直並列変換回路で入力信号を直並列変換
して、タップ付遅延線を構成する遅延回路や直並列変換
回路の後段の積和算回路部に与える信号の速度を落とし
ている。これにより、上記遅延回路や上記積和算回路部
を入力信号のデータ速度より低速で動作させることがで
きる。
【００２２】本実施例では、タップ数３、２並列処理の
場合について述べたが、タップ数が変化しても、同様の
構成により対応できることは明らかである。また、並列
処理数を増やす、すなわち直並列変換回路で１列の直列
入力信号を３以上の複数の並列信号の組に変換すること
により、遅延回路を更に低速で動作させることが可能と
なる。
場合について述べたが、タップ数が変化しても、同様の
構成により対応できることは明らかである。また、並列
処理数を増やす、すなわち直並列変換回路で１列の直列
入力信号を３以上の複数の並列信号の組に変換すること
により、遅延回路を更に低速で動作させることが可能と
なる。
【００２３】更に、本実施例では識別後、すなわちアナ
ログ／デジタル変換後のデジタル信号を直並列変換して
いるが、アナログ信号を分岐し、複数のアナログ／デジ
タル変換回路で互に異なるタイミングで識別することに
より直並列変換回路の機能を実現することも可能であ
る。図５はその一例と動作を説明する図であり、アナロ
グ入力信号５１１は第１及び第２のアナログ／デジタル
変換回路５０１及び５０２に入力され、変換タイミング
を与えるクロック入力５５２は第１のアナログ／デジタ
ル変換回路５０１と反転回路５０３へ入力され、反転回
路５０３出力は第２のアナログ／デジタル変換回路５０
２へ入力される。従ってアナログ入力信号５５１は２つ
の異なるタイミングでデジタル変換され、第１及び第２
の変換回路５０１及び５０２出力５５４及び５５５とし
て出力される。変換回路出力５５４及び５５５をリタイ
ミングすると図１及び図３の直並列変換回路１０１と同
等の出力が得られる。
ログ／デジタル変換後のデジタル信号を直並列変換して
いるが、アナログ信号を分岐し、複数のアナログ／デジ
タル変換回路で互に異なるタイミングで識別することに
より直並列変換回路の機能を実現することも可能であ
る。図５はその一例と動作を説明する図であり、アナロ
グ入力信号５１１は第１及び第２のアナログ／デジタル
変換回路５０１及び５０２に入力され、変換タイミング
を与えるクロック入力５５２は第１のアナログ／デジタ
ル変換回路５０１と反転回路５０３へ入力され、反転回
路５０３出力は第２のアナログ／デジタル変換回路５０
２へ入力される。従ってアナログ入力信号５５１は２つ
の異なるタイミングでデジタル変換され、第１及び第２
の変換回路５０１及び５０２出力５５４及び５５５とし
て出力される。変換回路出力５５４及び５５５をリタイ
ミングすると図１及び図３の直並列変換回路１０１と同
等の出力が得られる。
【００２４】
【発明の効果】以上説明したように本発明は、直並列変
換回路で入力信号の直並列変換を行い、トランスバーサ
ルフィルタを構成する積和算回路部及び遅延回路部に与
える信号の速度を落とし、積和算回路部及び遅延回路部
を並列動作させているので、従来のように遅延回路部自
身の動作速度により入力信号の速度やトランスバーサル
フィルタの動作速度が制限されるという問題は解消さ
れ、遅延回路部の回路素子に対する高速化の要求が緩和
される。
換回路で入力信号の直並列変換を行い、トランスバーサ
ルフィルタを構成する積和算回路部及び遅延回路部に与
える信号の速度を落とし、積和算回路部及び遅延回路部
を並列動作させているので、従来のように遅延回路部自
身の動作速度により入力信号の速度やトランスバーサル
フィルタの動作速度が制限されるという問題は解消さ
れ、遅延回路部の回路素子に対する高速化の要求が緩和
される。
【００２５】このように、本発明によれば、高速の入力
デジタル信号を処理可能な（即ち、動作可能周波数の向
上が可能な）トランスバーサルフィルタが得られる。
デジタル信号を処理可能な（即ち、動作可能周波数の向
上が可能な）トランスバーサルフィルタが得られる。
【００２６】更に本発明によれば、動作速度の速いトラ
ンスバーサルフィルタが得られる。
ンスバーサルフィルタが得られる。
【図１】本発明の一実施例によるトランスバーサルフィ
ルタのブロック図。
ルタのブロック図。
【図２】図１のトランスバーサルフィルタの動作説明
図。
図。
【図３】本発明の他の実施例によるトランスバーサルフ
ィルタのブロック図。
ィルタのブロック図。
【図４】図３のトランスバーサルフィルタの動作説明
図。
図。
【図５】図１及び図３の直並列変換回路の変りに用いら
れる回路を説明するための図で、（ａ）はブロック図、
（ｂ）は動作説明図。
れる回路を説明するための図で、（ａ）はブロック図、
（ｂ）は動作説明図。
【図６】従来のトランスバーサルフィルタのブロック
図。
図。
【図７】図６のトランスバーサルフィルタの動作説明
図。
図。
１０１ 直並列変換回路 １０２〜１０４、１０２´〜１０４´、６０１，６０２
遅延回路 ３０１，３０２，６０３，６０４ ラッチ回路 １０５〜１１０、６０５〜６１０ 積算回路 １１１，１１２，６１１，６１２ 加算回路 １１３，６１３ 並直列変換回路 ５０１，５０２ アナログ／デジタル変換回路 ５０３ 反転回路
遅延回路 ３０１，３０２，６０３，６０４ ラッチ回路 １０５〜１１０、６０５〜６１０ 積算回路 １１１，１１２，６１１，６１２ 加算回路 １１３，６１３ 並直列変換回路 ５０１，５０２ アナログ／デジタル変換回路 ５０３ 反転回路
Claims (6)
- 【請求項１】 デジタル信号を入力信号とし、Ｎ（Ｎは
整数）番目に入力された信号を第１から第Ｍ（Ｍは２以
上の整数）までの出力端子のうち前記第Ｋ（ＫはＮをＭ
で除した剰余に１を加えた整数）の出力端子から出力す
る直並列変換手段と、 前記直並列変換手段の前記第１から第Ｍまでの出力端子
に各々接続され、タップ間隔Ｍの入力に最も近い第１の
タップから入力から最も遠い第Ｌ（Ｌは２以上の整数）
のタップまでのタップを有する第１から第Ｍまでのタッ
プ付遅延手段と、 第ｍ（１＜ｍ＜Ｍの整数）のタップ付遅延手段の第ｌ
（１＜ｌ＜Ｌの整数）タップに接続される別に定められ
たタップ係数で入力信号を重み付けする第１から第Ｊ
（Ｊは２以上の整数）の積算器と前記第１から第Ｊまで
の積算器の出力の総和を出力する加算器とを有する第１
から第Ｉ（Ｉは２以上の整数）の演算手段であって、前
記第１の演算手段の前記第１の積算器が前記第ｍのタッ
プ付遅延手段の前記第ｌタップに接続されるとき、第ｉ
（１＜ｉ＜Ｉの整数）の演算手段の第ｊ（１＜ｊ＜Ｊの
整数）の積算器が第（ｍ＋ｉ′）（ｉ′はｌ，ｉ，ｊの
和から２を減じＭで除した剰余）のタップ付遅延手段の
第（ｌ＋ｊ′）（ｊ′はｌ，ｉ，ｊの和から２を減じた
値をＭで除した結果を整数化した値）タップに接続され
る前記第１から第Ｉの演算手段と、 前記第１から第Ｉの演算手段の出力を１〜Ｉの順に選択
し直列信号を出力する並直列変換手段とを有することを
特徴とするトランスバーサルフィルタ。 - 【請求項２】 前記第１から第Ｉの演算手段入力部に第
１から第Ｉのラッチ手段を有し、要求される前記並直列
変換手段の出力信号間隔のＩ倍の時間データのラッチを
行なうことを特徴とする請求項１のトランスバーサルフ
ィルタ。 - 【請求項３】 前記直並列変換手段に代わり、共に同じ
アナログ信号を入力とし、各々異なるタイミングでアナ
ログ／デジタル変換し、前記デジタル信号を出力するア
ナログ／デジタル変換手段を有することを特徴とする請
求項１あるいは請求項２のトランスバーサルフィルタ。 - 【請求項４】 入力信号を所定タイミングで所定数Ｍ
（Ｍは２以上の整数）の出力端子に振り分ける振り分け
手段（１０１又は５０１〜５０３）と、前記所定数Ｍの
出力端子にそれぞれ接続された所定数Ｍのタップ付遅延
線（１０２及び１０３又は１０２´及び１０３´と、１
０４又は１０４´とに対応）と、前記所定数Ｍのタップ
付遅延線に接続され、前記所定数Ｍのタップ付遅延線の
タップ出力を重み付け加算処理する所定数Ｍの演算手段
（１０５〜１０７及び１１１と、１０８〜１１０及び１
１２とに対応）と、該所定数Ｍの演算手段の出力を直列
信号に変換する直並列変換手段（１１３）とを有するこ
とを特徴とするトランスバーサルフィルタ。 - 【請求項５】 前記入力信号が所定のデータ速度を持つ
デジタル信号である請求項４に記載のトランスバーサル
フィルタにおいて、前記振り分け手段は、前記デジタル
信号を直並列変換し、前記データ速度よりも低速の所定
数Ｍの信号を前記所定数Ｍのタップ付遅延線にそれぞれ
与える直並列変換手段（１０１）であることを特徴とす
るトランスバーサルフィルタ。 - 【請求項６】 前記入力信号がアナログ信号である請求
項４に記載のトランスバーサルフィルタにおいて、前記
振り分け手段は、前記アナログ信号を入力とし、各々異
なるタイミングでアナログ／デジタル変換し、デジタル
信号を出力するアナログ／デジタル変換手段（５０１〜
５０３）であることを特徴とするトランスバーサルフィ
ルタ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005751A JPH0795667B2 (ja) | 1993-01-18 | 1993-01-18 | トランスバーサルフィルタ |
| CA002113606A CA2113606C (en) | 1993-01-18 | 1994-01-17 | Transversal filter capable of processing an input signal of high data rate |
| DE69415561T DE69415561T2 (de) | 1993-01-18 | 1994-01-17 | Transversaler Filter geeignet zur Verarbeitung von Eingangssignalen mit hoher Datenrate |
| EP94100578A EP0607896B1 (en) | 1993-01-18 | 1994-01-17 | Transversal filter capable of processing an input signal of high data rate |
| AU53869/94A AU669243B2 (en) | 1993-01-18 | 1994-01-18 | Transversal filter capable of processing an input signal of high data rate |
| US08/576,842 US5793806A (en) | 1993-01-18 | 1995-12-21 | Transversal filter capable of processing an input signal high data rate |
| US08/997,516 US5920594A (en) | 1993-01-18 | 1997-12-23 | Transversal filter capable of processing an input signal of high data rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005751A JPH0795667B2 (ja) | 1993-01-18 | 1993-01-18 | トランスバーサルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216706A true JPH06216706A (ja) | 1994-08-05 |
| JPH0795667B2 JPH0795667B2 (ja) | 1995-10-11 |
Family
ID=11619826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005751A Expired - Fee Related JPH0795667B2 (ja) | 1993-01-18 | 1993-01-18 | トランスバーサルフィルタ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5793806A (ja) |
| EP (1) | EP0607896B1 (ja) |
| JP (1) | JPH0795667B2 (ja) |
| AU (1) | AU669243B2 (ja) |
| CA (1) | CA2113606C (ja) |
| DE (1) | DE69415561T2 (ja) |
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1994
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- 1997-12-23 US US08/997,516 patent/US5920594A/en not_active Expired - Fee Related
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