JP2001237826A - パラレルランダムパタン生成回路及びそれを用いたスクランブル回路並びにデスクランブル回路 - Google Patents
パラレルランダムパタン生成回路及びそれを用いたスクランブル回路並びにデスクランブル回路Info
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- G06F7/582—Pseudo-random number generators
Abstract
(57)【要約】
【課題】 低速のＣＭＯＳ−ＩＣ構成でも、高速動作が
要求されるスクランブル処理に使用可能なスクランブル
回路を得る。 【解決手段】 ｍビットレジスタ１と、このレジスタの
出力を入力として（ｍ＋ｎ）ビットの出力を有し、当該
ｍビット入力の所定組合わせ論理式に従って（ｍ＋ｎ）
ビットパタンを生成するパタン生成部７とを設け、この
（ｍ＋ｎ）ビットパタンのうち第（ｎ＋１）〜第（ｎ＋
ｍ）ビットをレジスタ１のｍビット入力へフィードバッ
クする。この（ｍ＋ｎ）ビットパタンのうち第１〜第ｎ
ビットをｎビットパラレルスクランブルパタンとする。
このｎビットスクランブルパタンが並列に、すなわち同
時に生成されるので、スクランブルすべき入力信号のｎ
ビットを同時にスクランブル処理することができること
になり、高速性の信号処理にも十分に対処可能となり、
一般のＣＭＯＳ−ＩＣが使用可能となる。
要求されるスクランブル処理に使用可能なスクランブル
回路を得る。 【解決手段】 ｍビットレジスタ１と、このレジスタの
出力を入力として（ｍ＋ｎ）ビットの出力を有し、当該
ｍビット入力の所定組合わせ論理式に従って（ｍ＋ｎ）
ビットパタンを生成するパタン生成部７とを設け、この
（ｍ＋ｎ）ビットパタンのうち第（ｎ＋１）〜第（ｎ＋
ｍ）ビットをレジスタ１のｍビット入力へフィードバッ
クする。この（ｍ＋ｎ）ビットパタンのうち第１〜第ｎ
ビットをｎビットパラレルスクランブルパタンとする。
このｎビットスクランブルパタンが並列に、すなわち同
時に生成されるので、スクランブルすべき入力信号のｎ
ビットを同時にスクランブル処理することができること
になり、高速性の信号処理にも十分に対処可能となり、
一般のＣＭＯＳ−ＩＣが使用可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はパラレルランダムパ
タン生成回路及びそれを用いたパラレルスクランブル回
路並びにデスクランブル回路に関し、特に生成多項式Ｘ
m ＋Ｘp ＋１（ｍ，ｐはｍ＞ｐを満たす自然数）のｎ
ビット（ｎは自然数）パラレルスクランブル処理に使用
するためのｎビットパラレルランダムパタンの生成方式
に関するものである。
タン生成回路及びそれを用いたパラレルスクランブル回
路並びにデスクランブル回路に関し、特に生成多項式Ｘ
m ＋Ｘp ＋１（ｍ，ｐはｍ＞ｐを満たす自然数）のｎ
ビット（ｎは自然数）パラレルスクランブル処理に使用
するためのｎビットパラレルランダムパタンの生成方式
に関するものである。
【０００２】
【従来の技術】上述した生成多項式のスクランブルパタ
ンを生成するためのランダムパタン生成回路の例として
は、一般的に図６に示す様な回路が使用される。図を参
照すると、７個のフリップフロップ２１〜２７が縦続接
続構成されたものであり、第６段目と第７段目のフリッ
プフロップのＱ出力が排他的論理和回路２８を介して初
段フリップフロップ２１のＤ入力へフィードバックされ
ている。そして、最終段の第７段目のフリップフロップ
２７のＱ出力がスクランブルのためのランダムパタンと
して導出されている。
ンを生成するためのランダムパタン生成回路の例として
は、一般的に図６に示す様な回路が使用される。図を参
照すると、７個のフリップフロップ２１〜２７が縦続接
続構成されたものであり、第６段目と第７段目のフリッ
プフロップのＱ出力が排他的論理和回路２８を介して初
段フリップフロップ２１のＤ入力へフィードバックされ
ている。そして、最終段の第７段目のフリップフロップ
２７のＱ出力がスクランブルのためのランダムパタンと
して導出されている。
【０００３】各フリップフロップのＳ入力に供給された
スクランブル初期化信号により、フリップフロップ２１
〜２７が“１１１１１１１”にセットされ、クロック入
力の度にフリップフロップ２７の出力は図７に示す様な
１２８ビット周期のスクランブルパタンを生成するもの
である。
スクランブル初期化信号により、フリップフロップ２１
〜２７が“１１１１１１１”にセットされ、クロック入
力の度にフリップフロップ２７の出力は図７に示す様な
１２８ビット周期のスクランブルパタンを生成するもの
である。
【０００４】
【発明が解決しようとする課題】ＳＤＨ（Synchronous
Digital Hierarchy ）通信装置においては、図６に示す
ようなスクランブル回路を使用する場合、ＳＴＭ（Sync
hronous Transfer Module ）−６４（９９５３Mbps）の
信号処理では、図６の回路を９９５３MHz で動作させな
ければならず、通常のＣＭＯＳ−ＩＣで実現するのは極
めて困難であり、よってＳＴＭ−６４の信号処理をＣＭ
ＯＳ−ＩＣで容易に実現可能なスクランブル回路が要求
される。
Digital Hierarchy ）通信装置においては、図６に示す
ようなスクランブル回路を使用する場合、ＳＴＭ（Sync
hronous Transfer Module ）−６４（９９５３Mbps）の
信号処理では、図６の回路を９９５３MHz で動作させな
ければならず、通常のＣＭＯＳ−ＩＣで実現するのは極
めて困難であり、よってＳＴＭ−６４の信号処理をＣＭ
ＯＳ−ＩＣで容易に実現可能なスクランブル回路が要求
される。
【０００５】そこで、本発明はかかる要求に鑑みてなさ
れたものであって、その目的とするところは、ｎビット
（ｎは自然数）のパラレルランダムパタンを生成してｎ
ビットを並列に同時処理可能とすることにより、低速の
ＣＭＯＳ−ＩＣ構成としても上記要求に応え得るように
したパラレルランダムパタン生成回路及びそれを用いた
パラレルスクランブル回路並びにデスクランブル回路を
提供することである。
れたものであって、その目的とするところは、ｎビット
（ｎは自然数）のパラレルランダムパタンを生成してｎ
ビットを並列に同時処理可能とすることにより、低速の
ＣＭＯＳ−ＩＣ構成としても上記要求に応え得るように
したパラレルランダムパタン生成回路及びそれを用いた
パラレルスクランブル回路並びにデスクランブル回路を
提供することである。
【０００６】
【課題を解決するための手段】本発明によるパラレルラ
ンダムパタン生成回路は、生成多項式Ｘm ＋Ｘp ＋１
（ｍ，ｐはｍ＞ｐを満たす自然数）のｎビット（ｎは自
然数）パラレルランダムパタン生成回路であって、ｍビ
ットレジスタと、このレジスタの第１〜第ｍのｍビット
出力を第１〜第ｍのｍビット入力とし、これ等入力の組
合わせ論理式に従って第１〜第（ｎ＋ｍ）ビットの（ｎ
＋ｍ）ビットパタン出力を生成するパタン生成手段と、
前記（ｎ＋ｍ）ビットパタン出力のうち第（ｎ＋１）〜
第（ｎ＋ｍ）ビットを前記レジスタのｍビット入力にフ
ィードバックするフィードバック手段とを含み、前記
（ｎ＋ｍ）ビットパタン出力のうち第１〜第ｎビットを
ｎビットパラレルランダムパタンとして導出するように
したことを特徴とする。
ンダムパタン生成回路は、生成多項式Ｘm ＋Ｘp ＋１
（ｍ，ｐはｍ＞ｐを満たす自然数）のｎビット（ｎは自
然数）パラレルランダムパタン生成回路であって、ｍビ
ットレジスタと、このレジスタの第１〜第ｍのｍビット
出力を第１〜第ｍのｍビット入力とし、これ等入力の組
合わせ論理式に従って第１〜第（ｎ＋ｍ）ビットの（ｎ
＋ｍ）ビットパタン出力を生成するパタン生成手段と、
前記（ｎ＋ｍ）ビットパタン出力のうち第（ｎ＋１）〜
第（ｎ＋ｍ）ビットを前記レジスタのｍビット入力にフ
ィードバックするフィードバック手段とを含み、前記
（ｎ＋ｍ）ビットパタン出力のうち第１〜第ｎビットを
ｎビットパラレルランダムパタンとして導出するように
したことを特徴とする。
【０００７】そして、前記パタン生成手段は、前記パタ
ン出力のうち第１〜第ｍビットには、前記第１〜第ｍの
ｍビット入力をそのまま導出し、前記パタン出力のうち
第（ｍ＋１）〜第（ｎ＋ｍ）ビットには、前記第１〜第
ｍビット入力の排他的論理和に従った演算出力を導出す
る排他的論理和回路を有することを特徴とする。また、
前記フィードバック手段は、回路を初期化するための初
期化信号と前記第（ｎ＋１）〜第（ｎ＋ｍ）ビットの各
々とを論理和する論理和回路を有することを特徴とす
る。
ン出力のうち第１〜第ｍビットには、前記第１〜第ｍの
ｍビット入力をそのまま導出し、前記パタン出力のうち
第（ｍ＋１）〜第（ｎ＋ｍ）ビットには、前記第１〜第
ｍビット入力の排他的論理和に従った演算出力を導出す
る排他的論理和回路を有することを特徴とする。また、
前記フィードバック手段は、回路を初期化するための初
期化信号と前記第（ｎ＋１）〜第（ｎ＋ｍ）ビットの各
々とを論理和する論理和回路を有することを特徴とす
る。
【０００８】本発明によるパラレルスクランブル回路
は、生成多項式Ｘm ＋Ｘp ＋１（ｍ，ｐはｍ＞ｐを満
たす自然数）のスクランブルパタンを生成してｎビット
（ｎは自然数）のパラレル入力をスクランブルするｎビ
ットパラレルスクランブル回路であって、ｍビットレジ
スタと、このレジスタの第１〜第ｍのｍビット出力を第
１〜第ｍのｍビット入力とし、これ等入力の組合わせ論
理式に従って第１〜第（ｎ＋ｍ）ビットの（ｎ＋ｍ）ビ
ットパタン出力を生成するパタン生成手段と、前記（ｎ
＋ｍ）ビットパタン出力のうち第（ｎ＋１）〜第（ｎ＋
ｍ）ビットを前記レジスタのｍビット入力にフィードバ
ックするフィードバック手段とを含み、前記（ｎ＋ｍ）
ビットパタン出力のうち第１〜第ｎビットをｎビットパ
ラレルスクランブルパタンとして導出するようにしたこ
とを特徴とする。
は、生成多項式Ｘm ＋Ｘp ＋１（ｍ，ｐはｍ＞ｐを満
たす自然数）のスクランブルパタンを生成してｎビット
（ｎは自然数）のパラレル入力をスクランブルするｎビ
ットパラレルスクランブル回路であって、ｍビットレジ
スタと、このレジスタの第１〜第ｍのｍビット出力を第
１〜第ｍのｍビット入力とし、これ等入力の組合わせ論
理式に従って第１〜第（ｎ＋ｍ）ビットの（ｎ＋ｍ）ビ
ットパタン出力を生成するパタン生成手段と、前記（ｎ
＋ｍ）ビットパタン出力のうち第（ｎ＋１）〜第（ｎ＋
ｍ）ビットを前記レジスタのｍビット入力にフィードバ
ックするフィードバック手段とを含み、前記（ｎ＋ｍ）
ビットパタン出力のうち第１〜第ｎビットをｎビットパ
ラレルスクランブルパタンとして導出するようにしたこ
とを特徴とする。
【０００９】そして、前記パタン生成手段は、前記パタ
ン出力のうち第１〜第ｍビットには、前記第１〜第ｍの
ｍビット入力をそのまま導出し、前記パタン出力のうち
第（ｍ＋１）〜第（ｎ＋ｍ）ビットには、前記第１〜第
ｍビット入力の排他的論理和に従った演算出力を導出す
る排他的論理和回路を有することを特徴とする。また、
前記フィードバック手段は、回路を初期化するための初
期化信号と前記第（ｎ＋１）〜第（ｎ＋ｍ）ビットの各
々とを論理和する論理和回路を有することを特徴とす
る。
ン出力のうち第１〜第ｍビットには、前記第１〜第ｍの
ｍビット入力をそのまま導出し、前記パタン出力のうち
第（ｍ＋１）〜第（ｎ＋ｍ）ビットには、前記第１〜第
ｍビット入力の排他的論理和に従った演算出力を導出す
る排他的論理和回路を有することを特徴とする。また、
前記フィードバック手段は、回路を初期化するための初
期化信号と前記第（ｎ＋１）〜第（ｎ＋ｍ）ビットの各
々とを論理和する論理和回路を有することを特徴とす
る。
【００１０】更に、前記ｎビットパラレルスクランブル
パタンと前記ｎビットのパラレル入力との排他的論理和
演算をなす排他的論理和回路を含み、この排他的論理和
回路の出力をｎビットパラレルスクランブル出力とした
ことを特徴とし、また、スクランブル動作のオンオフ制
御をなすオンオフ制御手段を更に含むことを特徴とす
る。このオンオフ制御手段は、前記ｎビットパラレルス
クランブルパタンのオンオフ制御をなすよう構成されて
いること特徴とする。
パタンと前記ｎビットのパラレル入力との排他的論理和
演算をなす排他的論理和回路を含み、この排他的論理和
回路の出力をｎビットパラレルスクランブル出力とした
ことを特徴とし、また、スクランブル動作のオンオフ制
御をなすオンオフ制御手段を更に含むことを特徴とす
る。このオンオフ制御手段は、前記ｎビットパラレルス
クランブルパタンのオンオフ制御をなすよう構成されて
いること特徴とする。
【００１１】本発明によるデスクランブル回路は、上記
のパラレルスクランブル回路を、スクランブルされたｎ
ビットパラレル信号のデスクランブルのために使用する
ようにしたことを特徴とするものである。
のパラレルスクランブル回路を、スクランブルされたｎ
ビットパラレル信号のデスクランブルのために使用する
ようにしたことを特徴とするものである。
【００１２】本発明の作用を述べる。本発明では、スク
ランブル回路を並列化することによって、処理速度を低
くしてシステムの安定性、信頼性の向上を図る。具体的
には、ｍビットのレジスタと、このｍビットのレジスタ
の出力を入力として（ｍ＋ｎ）ビットの出力を有し、当
該ｍビット入力の所定組合わせ論理式に従って（ｍ＋
ｎ）ビットパタンを生成するパタン生成回路と、この
（ｍ＋ｎ）ビットパタンのうち第（ｎ＋１）〜第（ｎ＋
ｍ）ビットをレジスタのｍビット入力へフィードバック
するフィードバック手段とを設け、この（ｍ＋ｎ）ビッ
トパタンのうち第１〜第ｎビットをｎビットパラレルラ
ンダムパタン、すなわちｎビットパラレルスクランブル
パタンとして使用する。
ランブル回路を並列化することによって、処理速度を低
くしてシステムの安定性、信頼性の向上を図る。具体的
には、ｍビットのレジスタと、このｍビットのレジスタ
の出力を入力として（ｍ＋ｎ）ビットの出力を有し、当
該ｍビット入力の所定組合わせ論理式に従って（ｍ＋
ｎ）ビットパタンを生成するパタン生成回路と、この
（ｍ＋ｎ）ビットパタンのうち第（ｎ＋１）〜第（ｎ＋
ｍ）ビットをレジスタのｍビット入力へフィードバック
するフィードバック手段とを設け、この（ｍ＋ｎ）ビッ
トパタンのうち第１〜第ｎビットをｎビットパラレルラ
ンダムパタン、すなわちｎビットパラレルスクランブル
パタンとして使用する。
【００１３】このｎビットのスクランブルパタンが並列
に、すなわち同時に生成されるので、スクランブルすべ
き入力信号のｎビットを同時にスクランブル処理するこ
とができることになり、高速性が要求されるＳＤＨ装置
のＳＴＭ−６４の信号処理にも十分に対処可能となり、
一般のＣＭＯＳ−ＩＣが使用可能となる。また、ｍビッ
トレジスタのビット数は、生成多項式中のｍの値で決定
され、パラレル段数ｎに無関係であることにより、回路
規模の縮小化、低消費電力化を図ると共に、任意のパラ
レル段数に柔軟に対応できる。
に、すなわち同時に生成されるので、スクランブルすべ
き入力信号のｎビットを同時にスクランブル処理するこ
とができることになり、高速性が要求されるＳＤＨ装置
のＳＴＭ−６４の信号処理にも十分に対処可能となり、
一般のＣＭＯＳ−ＩＣが使用可能となる。また、ｍビッ
トレジスタのビット数は、生成多項式中のｍの値で決定
され、パラレル段数ｎに無関係であることにより、回路
規模の縮小化、低消費電力化を図ると共に、任意のパラ
レル段数に柔軟に対応できる。
【００１４】
【発明の実施の形態】図１は本発明の実施例の回路図で
あり、新デジタル伝送網であるＳＤＨで用いられるスク
ランブル回路をモデルとする。このスクランブラは、シ
ーケンス長１２７のフレーム同期リセット式のスクラン
ブラであり、その生成多項式は、 Ｘ7 ＋Ｘ6 ＋１ ……（１） である。例として、パラレル段数ｎを８段とする。
あり、新デジタル伝送網であるＳＤＨで用いられるスク
ランブル回路をモデルとする。このスクランブラは、シ
ーケンス長１２７のフレーム同期リセット式のスクラン
ブラであり、その生成多項式は、 Ｘ7 ＋Ｘ6 ＋１ ……（１） である。例として、パラレル段数ｎを８段とする。
【００１５】図１を参照すると、本回路は、７ビットレ
ジスタ３１と、パタン生成部３７と、論理和ゲート３２
と、論理積ゲート４１と、排他的論理和ゲート４３とを
有する。この７ビットレジスタ３１からの７ビット並列
信号３６はパタン生成部３７の７ビット入力に供給され
る。このパタン生成部３７は、７ビット並列信号３６を
元に、図６で示したシリアルスクランブル回路における
１クロックから１５クロック間に生成されるスクランブ
ル値と同一のスクランブル値である１５ビットＳ１〜Ｓ
１５を出力する。
ジスタ３１と、パタン生成部３７と、論理和ゲート３２
と、論理積ゲート４１と、排他的論理和ゲート４３とを
有する。この７ビットレジスタ３１からの７ビット並列
信号３６はパタン生成部３７の７ビット入力に供給され
る。このパタン生成部３７は、７ビット並列信号３６を
元に、図６で示したシリアルスクランブル回路における
１クロックから１５クロック間に生成されるスクランブ
ル値と同一のスクランブル値である１５ビットＳ１〜Ｓ
１５を出力する。
【００１６】このうち出力Ｓ１〜Ｓ８は、排他的論理和
ゲート４３において、８ビットのパラレル入力データ４
２のスクランブル処理に用いられる。また、出力Ｓ９〜
Ｓ１５は７ビットレジスタ３１の対応入力へフィードバ
ックされ、クロック信号３３の入力により７ビットレジ
スタ３１へそれぞれ取り込まれる。以後、同様にパタン
生成部３７は、図６のシリアルスクランブル回路におけ
る９クロックから２３クロック間に生成されるスクラン
ブル値と同一のスクランブル値をビットＳ１〜Ｓ１５へ
出力し、以後この動作を繰り返すことにより、８ビット
のパラレルスクランブル回路が構成される。
ゲート４３において、８ビットのパラレル入力データ４
２のスクランブル処理に用いられる。また、出力Ｓ９〜
Ｓ１５は７ビットレジスタ３１の対応入力へフィードバ
ックされ、クロック信号３３の入力により７ビットレジ
スタ３１へそれぞれ取り込まれる。以後、同様にパタン
生成部３７は、図６のシリアルスクランブル回路におけ
る９クロックから２３クロック間に生成されるスクラン
ブル値と同一のスクランブル値をビットＳ１〜Ｓ１５へ
出力し、以後この動作を繰り返すことにより、８ビット
のパラレルスクランブル回路が構成される。
【００１７】ここで、パタン生成部３７は、上記の生成
多項式（１）及びパラレル段数ｎに対応して、入力がｍ
ビット、出力が（ｍ＋ｎ）ビットの予め定められる組合
わせ排他的論理和回路で構成されており、この例では入
力が７ビット、出力が７＋８＝１５ビットの組合わせ排
他的論理和回路で構成される。
多項式（１）及びパラレル段数ｎに対応して、入力がｍ
ビット、出力が（ｍ＋ｎ）ビットの予め定められる組合
わせ排他的論理和回路で構成されており、この例では入
力が７ビット、出力が７＋８＝１５ビットの組合わせ排
他的論理和回路で構成される。
【００１８】図６において、各フリップフロップの２
１，２２，２３，２４，２５，２６，２７の値を、それ
ぞれＸ７，Ｘ６，Ｘ５，Ｘ４，Ｘ３，Ｘ２，Ｘ１とした
とき、１５クロック間に出力される単位時間当りのフリ
ップフロップ２７の出力をＹ１，Ｙ２，…，Ｙ１５とす
ると、その値は図３に示した論理式でそれぞれ表すこと
ができる。従って、図１においても、パタン生成部３７
の入力Ｘ１〜Ｘ７と出力Ｙ１〜Ｙ１５との関係を、同様
に、図３の関係式とすることで、１５クロック分のスク
ランブル値を一度に出力可能となる。
１，２２，２３，２４，２５，２６，２７の値を、それ
ぞれＸ７，Ｘ６，Ｘ５，Ｘ４，Ｘ３，Ｘ２，Ｘ１とした
とき、１５クロック間に出力される単位時間当りのフリ
ップフロップ２７の出力をＹ１，Ｙ２，…，Ｙ１５とす
ると、その値は図３に示した論理式でそれぞれ表すこと
ができる。従って、図１においても、パタン生成部３７
の入力Ｘ１〜Ｘ７と出力Ｙ１〜Ｙ１５との関係を、同様
に、図３の関係式とすることで、１５クロック分のスク
ランブル値を一度に出力可能となる。
【００１９】また、論理和ゲート３２は初期化信号３４
が１の時、７ビットレジスタ３１の値を”１１１１１１
１”に初期化するために用いられるものである。また、
論理積ゲート４１は、スクランブル動作信号４０が０の
時、Ｓ１〜Ｓ８を全て０にすることで、入力データ４２
を排他的論理和ゲート４３においてスクランブル処理を
行わずに出力する場合に用いられるもので、スクランブ
ル処理のオンオフ制御に使用される。
が１の時、７ビットレジスタ３１の値を”１１１１１１
１”に初期化するために用いられるものである。また、
論理積ゲート４１は、スクランブル動作信号４０が０の
時、Ｓ１〜Ｓ８を全て０にすることで、入力データ４２
を排他的論理和ゲート４３においてスクランブル処理を
行わずに出力する場合に用いられるもので、スクランブ
ル処理のオンオフ制御に使用される。
【００２０】以下、図１の具体的な動作を図２に示す。
時間ｔ１において、７ビットレジスタ３１の値は、スク
ランブル初期化信号３４の値が１により全て１に初期化
されている状態とする。このときのパタン生成部３７の
出力Ｙ１〜Ｙ１５は、図３のＸ１〜Ｘ７に７ビットレジ
スタ３１の値Ｑ１〜Ｑ７を代入することで得られる。こ
のときのＹ１〜Ｙ８はスクランブルパタンとして用いら
れる。また、Ｙ９〜Ｙ１５は７ビットレジスタ３１へフ
ィードバックされ、時間ｔ２における７ビットレジスタ
３１の値となる。以後、同様な処理を行うことで、図２
に示したパタン生成部３７の出力Ｙ１〜Ｙ８は、図７の
スクランブルパタンを８ビット単位に区切った値と一致
することになる。
時間ｔ１において、７ビットレジスタ３１の値は、スク
ランブル初期化信号３４の値が１により全て１に初期化
されている状態とする。このときのパタン生成部３７の
出力Ｙ１〜Ｙ１５は、図３のＸ１〜Ｘ７に７ビットレジ
スタ３１の値Ｑ１〜Ｑ７を代入することで得られる。こ
のときのＹ１〜Ｙ８はスクランブルパタンとして用いら
れる。また、Ｙ９〜Ｙ１５は７ビットレジスタ３１へフ
ィードバックされ、時間ｔ２における７ビットレジスタ
３１の値となる。以後、同様な処理を行うことで、図２
に示したパタン生成部３７の出力Ｙ１〜Ｙ８は、図７の
スクランブルパタンを８ビット単位に区切った値と一致
することになる。
【００２１】尚、図５は本発明の構成を一般的に表現し
た回路図であり、生成多項式Ｘm＋Ｘp ＋１の場合のも
のである。すなわち、ｍビットレジスタ１と、ｍビット
入力（ｍ＋ｎ）ビット出力のパタン生成部７と、スクラ
ンブル処理のオンオフ制御をなすための論理積ゲート１
１と、ｎビットパラレル入力信号１２とｎビットパラレ
ルスクランブルパタン９との排他的論理和演算をなす排
他的論理和ゲート１３と、スクランブル初期化用の論理
和ゲート２とを含んでいる。尚、他の構成及び他の信号
については、図１のものと同等であるので、特に説明し
ない。
た回路図であり、生成多項式Ｘm＋Ｘp ＋１の場合のも
のである。すなわち、ｍビットレジスタ１と、ｍビット
入力（ｍ＋ｎ）ビット出力のパタン生成部７と、スクラ
ンブル処理のオンオフ制御をなすための論理積ゲート１
１と、ｎビットパラレル入力信号１２とｎビットパラレ
ルスクランブルパタン９との排他的論理和演算をなす排
他的論理和ゲート１３と、スクランブル初期化用の論理
和ゲート２とを含んでいる。尚、他の構成及び他の信号
については、図１のものと同等であるので、特に説明し
ない。
【００２２】上述した本発明の方式を用いると、例え
ば、ＳＴＭ−６４の信号処理において、パラレル段数５
１２段のスクランブル回路を使用することで、スクラン
ブル動作速度は１９MHz でよくなり、通常のＣＭＯＳ−
ＩＣで十分実現可能である。また、その場合でも生成多
項式は上記（１）式であるため、図１に示す様にレジス
タ３１のビット数は７ビットで良く、回路の小型化が可
能である。
ば、ＳＴＭ−６４の信号処理において、パラレル段数５
１２段のスクランブル回路を使用することで、スクラン
ブル動作速度は１９MHz でよくなり、通常のＣＭＯＳ−
ＩＣで十分実現可能である。また、その場合でも生成多
項式は上記（１）式であるため、図１に示す様にレジス
タ３１のビット数は７ビットで良く、回路の小型化が可
能である。
【００２３】本発明の他の実施例として、図５の入力デ
ータ１２にスクランブル後のデータを入力すると、図５
の回路はデスクランブル回路として動作するものであ
る。また、図５を論理和ゲート２、ｍビットレジスタ
１、パタン生成部７のみの構成にすることで、ｎビット
パラレルのランダムパタン生成回路として使用可能であ
る。更に、図５の論理和ゲート２はセレクタ回路に置換
可能であり、任意の初期値も入力可能であることは勿論
である。また、論理積ゲート１１は、用途に応じて省略
可能であることも明白である。
ータ１２にスクランブル後のデータを入力すると、図５
の回路はデスクランブル回路として動作するものであ
る。また、図５を論理和ゲート２、ｍビットレジスタ
１、パタン生成部７のみの構成にすることで、ｎビット
パラレルのランダムパタン生成回路として使用可能であ
る。更に、図５の論理和ゲート２はセレクタ回路に置換
可能であり、任意の初期値も入力可能であることは勿論
である。また、論理積ゲート１１は、用途に応じて省略
可能であることも明白である。
【００２４】
【発明の効果】上述した如く、ＳＤＨ装置の様に、高速
でスクランブル処理を行わなければならない箇所に、本
発明を使用することで、低速のパラレル信号の段階でス
クランブル処理を行うことが可能となる。また、本発明
はパラレルスクランブル段数を自然数の範囲で適用可能
であり、よって拡張性に優れている。更に、ｍビットレ
ジスタのビット数は生成多項式の次元数にのみ依存して
いるため、パラレル段数が大きな回路において、回路規
模の縮小化、低消費電力化が図られる。このｍビットレ
ジスタは、単に図３に示した排他的論理和ゲートの組み
合わせ回路であり、図３の演算式を図４の表記方式に変
更すると、この表記方式はそのままハードウェア記述言
語の回路図として使用でき、設計時間を短縮できるので
ある。
でスクランブル処理を行わなければならない箇所に、本
発明を使用することで、低速のパラレル信号の段階でス
クランブル処理を行うことが可能となる。また、本発明
はパラレルスクランブル段数を自然数の範囲で適用可能
であり、よって拡張性に優れている。更に、ｍビットレ
ジスタのビット数は生成多項式の次元数にのみ依存して
いるため、パラレル段数が大きな回路において、回路規
模の縮小化、低消費電力化が図られる。このｍビットレ
ジスタは、単に図３に示した排他的論理和ゲートの組み
合わせ回路であり、図３の演算式を図４の表記方式に変
更すると、この表記方式はそのままハードウェア記述言
語の回路図として使用でき、設計時間を短縮できるので
ある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を説明するための図である。
【図３】図１の回路のパタン生成部７のパタン論理演算
式を示す図である。
式を示す図である。
【図４】図３の論理演算式の表現をハードウェア記述言
語とて示した図である。
語とて示した図である。
【図５】本発明の一般的な回路図である。
【図６】従来のスクランブルパタン生成回路の例を示す
図である。
図である。
【図７】図６の回路のスクランブルパタンを示す図であ
る。
る。
１ ｍビットレジスタ ２，３２ 論理和ゲート ７，３７ パタン生成部 １１，４１ 論理積ゲート １３，４３ 排他的論理和ゲート ３１ ７ビットレジスタ
フロントページの続き (72)発明者 矢崎 正弘 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J049 CA03 CA05 CA07 5J104 AA01 AA20 FA02 JA04 NA04 NA21
Claims (10)
- 【請求項１】 生成多項式Ｘm ＋Ｘp ＋１（ｍ，ｐは
ｍ＞ｐを満たす自然数）のｎビット（ｎは自然数）パラ
レルランダムパタン生成回路であって、 ｍビットレジスタと、 このレジスタの第１〜第ｍのｍビット出力を第１〜第ｍ
のｍビット入力とし、これ等入力の組合わせ論理式に従
って第１〜第（ｎ＋ｍ）ビットの（ｎ＋ｍ）ビットパタ
ン出力を生成するパタン生成手段と、 前記（ｎ＋ｍ）ビットパタン出力のうち第（ｎ＋１）〜
第（ｎ＋ｍ）ビットを前記レジスタのｍビット入力にフ
ィードバックするフィードバック手段とを含み、前記
（ｎ＋ｍ）ビットパタン出力のうち第１〜第ｎビットを
ｎビットパラレルランダムパタンとして導出するように
したことを特徴とするパラレルランダムパタン生成回
路。 - 【請求項２】 前記パタン生成手段は、前記パタン出力
のうち第１〜第ｍビットには、前記第１〜第ｍのｍビッ
ト入力をそのまま導出し、前記パタン出力のうち第（ｍ
＋１）〜第（ｎ＋ｍ）ビットには、前記第１〜第ｍビッ
ト入力の排他的論理和に従った演算出力を導出する排他
的論理和回路を有することを特徴とする請求項１記載の
パラレルランダムパタン生成回路。 - 【請求項３】 前記フィードバック手段は、回路を初期
化するための初期化信号と前記第（ｎ＋１）〜第（ｎ＋
ｍ）ビットの各々とを論理和する論理和回路を有するこ
とを特徴とする請求項１または２記載のパラレルランダ
ムパタン生成回路。 - 【請求項４】 生成多項式Ｘm ＋Ｘp ＋１（ｍ，ｐは
ｍ＞ｐを満たす自然数）のスクランブルパタンを生成し
てｎビット（ｎは自然数）のパラレル入力をスクランブ
ルするｎビットパラレルスクランブル回路であって、 ｍビットレジスタと、 このレジスタの第１〜第ｍのｍビット出力を第１〜第ｍ
のｍビット入力とし、これ等入力の組合わせ論理式に従
って第１〜第（ｎ＋ｍ）ビットの（ｎ＋ｍ）ビットパタ
ン出力を生成するパタン生成手段と、 前記（ｎ＋ｍ）ビットパタン出力のうち第（ｎ＋１）〜
第（ｎ＋ｍ）ビットを前記レジスタのｍビット入力にフ
ィードバックするフィードバック手段とを含み、前記
（ｎ＋ｍ）ビットパタン出力のうち第１〜第ｎビットを
ｎビットパラレルスクランブルパタンとして導出するよ
うにしたことを特徴とするパラレルスクランブル回路。 - 【請求項５】 前記パタン生成手段は、前記パタン出力
のうち第１〜第ｍビットには、前記第１〜第ｍのｍビッ
ト入力をそのまま導出し、前記パタン出力のうち第（ｍ
＋１）〜第（ｎ＋ｍ）ビットには、前記第１〜第ｍビッ
ト入力の排他的論理和に従った演算出力を導出する排他
的論理和回路を有することを特徴とする請求項４記載の
パラレルスクランブル回路。 - 【請求項６】 前記フィードバック手段は、回路を初期
化するための初期化信号と前記第（ｎ＋１）〜第（ｎ＋
ｍ）ビットの各々とを論理和する論理和回路を有するこ
とを特徴とする請求項４または５記載のパラレルスクラ
ンブル回路。 - 【請求項７】 前記ｎビットパラレルスクランブルパタ
ンと前記ｎビットのパラレル入力との排他的論理和演算
をなす排他的論理和回路を更に含み、この排他的論理和
回路の出力をｎビットパラレルスクランブル出力とした
ことを特徴とする請求項４〜６いずれか記載のパラレル
スクランブル回路。 - 【請求項８】 スクランブル動作のオンオフ制御をなす
オンオフ制御手段を更に含むことを特徴とする請求項４
〜７いずれか記載のパラレルスクランブル回路。 - 【請求項９】 前記オンオフ制御手段は、前記ｎビット
パラレルスクランブルパタンのオンオフ制御をなすよう
構成されていること特徴とする請求項８記載のパラレル
スクランブル回路。 - 【請求項１０】 請求項４〜９いずれか記載のパラレル
スクランブル回路を、スクランブルされたｎビットパラ
レル信号のデスクランブルのために使用するようにした
ことを特徴とするデスクランブル回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045297A JP2001237826A (ja) | 2000-02-23 | 2000-02-23 | パラレルランダムパタン生成回路及びそれを用いたスクランブル回路並びにデスクランブル回路 |
| US09/788,563 US20010016862A1 (en) | 2000-02-23 | 2001-02-21 | Parallel random pattern generator circuit and scramble circuit and descramble circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045297A JP2001237826A (ja) | 2000-02-23 | 2000-02-23 | パラレルランダムパタン生成回路及びそれを用いたスクランブル回路並びにデスクランブル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237826A true JP2001237826A (ja) | 2001-08-31 |
Family
ID=18567905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000045297A Pending JP2001237826A (ja) | 2000-02-23 | 2000-02-23 | パラレルランダムパタン生成回路及びそれを用いたスクランブル回路並びにデスクランブル回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010016862A1 (ja) |
| JP (1) | JP2001237826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
| JP2009533705A (ja) * | 2006-04-10 | 2009-09-17 | フランス テレコム ソシエテ アノニム | 擬似ランダムストリングを生成するための方法及びデバイス |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611955B1 (ko) * | 1999-07-20 | 2006-08-11 | 삼성전자주식회사 | 스크램블러 |
| FR2866435B1 (fr) * | 2004-02-13 | 2008-04-04 | Inst Nat Polytech Grenoble | Procede d'elaboration automatique de fichiers de description hdl de systeme electronique digital integre et systeme digital elecronique integre obtenu |
| US7383295B2 (en) * | 2004-06-18 | 2008-06-03 | Seagate Technology, Llc | Selective sequence generation method and apparatus |
| EP4287538A2 (en) | 2009-10-01 | 2023-12-06 | InterDigital Patent Holdings, Inc. | Uplink control data transmission |
| KR20150028365A (ko) | 2010-01-08 | 2015-03-13 | 인터디지탈 패튼 홀딩스, 인크 | 다중 반송파의 채널 상태 정보 전송 방법 |
| CN105141558B (zh) * | 2014-05-30 | 2019-02-01 | 华为技术有限公司 | 加扰装置及加扰配置方法 |
-
2000
- 2000-02-23 JP JP2000045297A patent/JP2001237826A/ja active Pending
-
2001
- 2001-02-21 US US09/788,563 patent/US20010016862A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533705A (ja) * | 2006-04-10 | 2009-09-17 | フランス テレコム ソシエテ アノニム | 擬似ランダムストリングを生成するための方法及びデバイス |
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
| JP4699403B2 (ja) * | 2007-02-26 | 2011-06-08 | Ｎｔｔエレクトロニクス株式会社 | 擬似乱数発生回路及び電子装置 |
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| Publication number | Publication date |
|---|---|
| US20010016862A1 (en) | 2001-08-23 |
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