JP3017203B1 - ２進１０進変換回路及びその方法 - Google Patents
２進１０進変換回路及びその方法Info
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- JP3017203B1 JP3017203B1 JP63799A JP63799A JP3017203B1 JP 3017203 B1 JP3017203 B1 JP 3017203B1 JP 63799 A JP63799 A JP 63799A JP 63799 A JP63799 A JP 63799A JP 3017203 B1 JP3017203 B1 JP 3017203B1
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- bits
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Abstract
【要約】
【課題】 演算速度が向上された２進１０進変換回路を
提供する。 【解決手段】 １０進全加算器と、前記１０進全加算器
の出力を保持する保持回路と、入力２進データを上位か
ら３ビットずつ前記１０進全加算器の第１の入力の下位
３ビットに逐次供給する供給手段と、前記保持手段の出
力の１０進１０倍数を生成し前記１０進全加算器の第１
の入力の下位より４ビット以上のビットに供給する１０
進１０倍数生成回路と、前記保持手段の出力の１０進２
倍数を生成し出力する１０進２倍数生成回路と、前記１
０進２倍数生成回路の出力の全ビットをビット反転して
前記１０進全加算器の第２の入力に供給する反転回路
と、前記１０進全加算器のキャリ入力に値１を供給する
手段と、を備え、前記保持回路と前記供給手段が同期し
て動作する。
提供する。 【解決手段】 １０進全加算器と、前記１０進全加算器
の出力を保持する保持回路と、入力２進データを上位か
ら３ビットずつ前記１０進全加算器の第１の入力の下位
３ビットに逐次供給する供給手段と、前記保持手段の出
力の１０進１０倍数を生成し前記１０進全加算器の第１
の入力の下位より４ビット以上のビットに供給する１０
進１０倍数生成回路と、前記保持手段の出力の１０進２
倍数を生成し出力する１０進２倍数生成回路と、前記１
０進２倍数生成回路の出力の全ビットをビット反転して
前記１０進全加算器の第２の入力に供給する反転回路
と、前記１０進全加算器のキャリ入力に値１を供給する
手段と、を備え、前記保持回路と前記供給手段が同期し
て動作する。
Description
【０００１】
【発明の属する技術分野】本発明は２進数のデータを１
０進数のデータに変換する２進１０進変換回路に関す
る。
０進数のデータに変換する２進１０進変換回路に関す
る。
【０００２】
【従来の技術】従来の２進１０進変換回路においては、
たとえば、「特開昭５９−１６８５４３号公報」記載の
技術のように、２進データの各ビットを１ビット毎に検
査することにより変換を行っている。
たとえば、「特開昭５９−１６８５４３号公報」記載の
技術のように、２進データの各ビットを１ビット毎に検
査することにより変換を行っている。
【０００３】図８は、この従来の技術を示すブロック図
である。図８を参照すると、この２進１０進変換回路
は、２進データセレクタ１１と、２進データレジスタ１
２と、１０進全加算器１３と、１０進データレジスタ１
４とから構成される。
である。図８を参照すると、この２進１０進変換回路
は、２進データセレクタ１１と、２進データレジスタ１
２と、１０進全加算器１３と、１０進データレジスタ１
４とから構成される。
【０００４】変換対象２進データＥ０００と２進データ
レジスタ１２を１ビット左にシフトしたデータＥ３００
とを２進データセレクタ１１に入力し、２進データセレ
クタ１１の出力Ｅ１００を２進データレジスタ１２に入
力し、１０進データレジスタ１４の出力Ｅ５００を１０
進全加算器１３の両方の入力に入力し、２進データレジ
スタ１２の最上位１ビットＥ２００を１０進全加算器１
３のキャリー入力に入力し、１０進全加算器１３の出力
Ｅ４００を１０進データレジスタ１４に入力する。
レジスタ１２を１ビット左にシフトしたデータＥ３００
とを２進データセレクタ１１に入力し、２進データセレ
クタ１１の出力Ｅ１００を２進データレジスタ１２に入
力し、１０進データレジスタ１４の出力Ｅ５００を１０
進全加算器１３の両方の入力に入力し、２進データレジ
スタ１２の最上位１ビットＥ２００を１０進全加算器１
３のキャリー入力に入力し、１０進全加算器１３の出力
Ｅ４００を１０進データレジスタ１４に入力する。
【０００５】まず、変換対象の２進データＥ０００を２
進データセレクタ１１を経由して２進データレジスタ１
２にロードし、同時に１０進データレジスタ１４をリセ
ットする。
進データセレクタ１１を経由して２進データレジスタ１
２にロードし、同時に１０進データレジスタ１４をリセ
ットする。
【０００６】次に、２進データレジスタ１２の最上位ビ
ットＥ２００と１０進データレジスタ１４のデータＥ５
００とを１０進全加算器１３で加算することにより、１
０進データレジスタ１４の値Ｅ５００の２倍数と２進デ
ータレジスタ１２の最上位ビットＥ２００との加算を行
う。また、１０進全加算器１３の出力Ｅ４００を１０進
データレジスタ１４に格納すると同時に、２進データレ
ジスタ１２のデータを１ビット左シフトしたデータＥ３
００を、２進データセレクタ１１を経由して２進データ
レジスタ１２に格納する。
ットＥ２００と１０進データレジスタ１４のデータＥ５
００とを１０進全加算器１３で加算することにより、１
０進データレジスタ１４の値Ｅ５００の２倍数と２進デ
ータレジスタ１２の最上位ビットＥ２００との加算を行
う。また、１０進全加算器１３の出力Ｅ４００を１０進
データレジスタ１４に格納すると同時に、２進データレ
ジスタ１２のデータを１ビット左シフトしたデータＥ３
００を、２進データセレクタ１１を経由して２進データ
レジスタ１２に格納する。
【０００７】この動作を２進データのビット数分だけ繰
り返すことにより２進１０進変換を行っている。
り返すことにより２進１０進変換を行っている。
【０００８】
【発明が解決しようとする課題】上述した従来の２進１
０進変換回路では、２進データがｎ（正整数）ビットと
すると、ｎ回の加算動作が演算回路に要求される。この
ため２進１０進変換に必要な実行時間が大きくなり、演
算速度の低下および処理時間の増大を招くという欠点が
ある。
０進変換回路では、２進データがｎ（正整数）ビットと
すると、ｎ回の加算動作が演算回路に要求される。この
ため２進１０進変換に必要な実行時間が大きくなり、演
算速度の低下および処理時間の増大を招くという欠点が
ある。
【０００９】本発明は、演算速度が向上された２進１０
進変換回路を提供することを目的とする。
進変換回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による２進１０進
変換回路は、１０進全加算器と、前記１０進全加算器の
出力を保持する保持回路と、入力２進データを上位から
３ビットずつ前記１０進全加算器の第１の入力の下位３
ビットに逐次供給する供給手段と、前記保持手段の出力
の１０進１０倍数を生成し前記１０進全加算器の第１の
入力の下位より４ビット以上のビットに供給する１０進
１０倍数生成回路と、前記保持手段の出力の１０進２倍
数を生成し出力する１０進２倍数生成回路と、前記１０
進２倍数生成回路の出力の全ビットをビット反転して前
記１０進全加算器の第２の入力に供給する反転回路と、
前記１０進全加算器のキャリ入力に値１を供給する手段
と、を備え、前記保持回路と前記供給手段が同期して動
作することを特徴とする。
変換回路は、１０進全加算器と、前記１０進全加算器の
出力を保持する保持回路と、入力２進データを上位から
３ビットずつ前記１０進全加算器の第１の入力の下位３
ビットに逐次供給する供給手段と、前記保持手段の出力
の１０進１０倍数を生成し前記１０進全加算器の第１の
入力の下位より４ビット以上のビットに供給する１０進
１０倍数生成回路と、前記保持手段の出力の１０進２倍
数を生成し出力する１０進２倍数生成回路と、前記１０
進２倍数生成回路の出力の全ビットをビット反転して前
記１０進全加算器の第２の入力に供給する反転回路と、
前記１０進全加算器のキャリ入力に値１を供給する手段
と、を備え、前記保持回路と前記供給手段が同期して動
作することを特徴とする。
【００１１】また、本発明による２進１０進変換回路は
上記の２進１０進変換回路において、前記供給手段は、
２進データレジスタと、前記入力２進データ又は前記２
進データレジスタの出力を選択し、前記２進データレジ
スタに供給する２進データセレクトを備えることを特徴
とする。
上記の２進１０進変換回路において、前記供給手段は、
２進データレジスタと、前記入力２進データ又は前記２
進データレジスタの出力を選択し、前記２進データレジ
スタに供給する２進データセレクトを備えることを特徴
とする。
【００１２】また、本発明による２進１０進変換回路は
上記の２進１０進変換回路において、前記入力２進デー
タのビット数が３の倍数でない場合には、上位に値が０
のダミービットを挿入して、前記入力２進データのビッ
ト数を３の倍数に変換する手段を更に備えることを特徴
とする。
上記の２進１０進変換回路において、前記入力２進デー
タのビット数が３の倍数でない場合には、上位に値が０
のダミービットを挿入して、前記入力２進データのビッ
ト数を３の倍数に変換する手段を更に備えることを特徴
とする。
【００１３】本発明による２進１０進変換方法は、入力
２進データの上位から切り出した３ビットと、１０進全
加算器の出力の１０倍の値と、前記１０進全加算器の出
力のマイナス２倍の値とを、各々前記１０進全加算器の
第１の入力の下位３ビット、前記１０進全加算器の第１
の入力の４ビット以上のビット、前記１０進全加算器の
第２の入力に、前記切り出しと同期しながら逐次供給す
ることを特徴とする。
２進データの上位から切り出した３ビットと、１０進全
加算器の出力の１０倍の値と、前記１０進全加算器の出
力のマイナス２倍の値とを、各々前記１０進全加算器の
第１の入力の下位３ビット、前記１０進全加算器の第１
の入力の４ビット以上のビット、前記１０進全加算器の
第２の入力に、前記切り出しと同期しながら逐次供給す
ることを特徴とする。
【００１４】また、本発明による２進１０進変換方法
は、入力２進データの上位から切り出した３ビットと、
１０進全加算器の出力の８倍の値とを、各々前記１０進
全加算器の第１の入力、前記１０進全加算器の第２の入
力に、前記切り出しと同期しながら逐次供給することを
特徴とする。
は、入力２進データの上位から切り出した３ビットと、
１０進全加算器の出力の８倍の値とを、各々前記１０進
全加算器の第１の入力、前記１０進全加算器の第２の入
力に、前記切り出しと同期しながら逐次供給することを
特徴とする。
【００１５】また、本発明による２進１０進変換方法
は、上記の２進１０進変換方法において、前記入力２進
データのビット数が３の倍数でない場合には、上位に値
が０のダミービットを挿入して、入力２進データのビッ
ト数を３の倍数に変換するステップを更に有することを
特徴とする。
は、上記の２進１０進変換方法において、前記入力２進
データのビット数が３の倍数でない場合には、上位に値
が０のダミービットを挿入して、入力２進データのビッ
ト数を３の倍数に変換するステップを更に有することを
特徴とする。
【００１６】
【発明の実施の形態】本発明による２進１０進変換回路
は従来の２進１０進変換回路へわずかな回路を追加する
ことにより、３ビット毎の２進数を１０進数に変換する
ことができる処理速度を向上させた２進１０進変換回路
である。
は従来の２進１０進変換回路へわずかな回路を追加する
ことにより、３ビット毎の２進数を１０進数に変換する
ことができる処理速度を向上させた２進１０進変換回路
である。
【００１７】図１において、１０進データの加算を行う
２つのデータ入力およびキャリ入力を持つ１０進全加算
器１３と１０進データの１０倍数のデータを生成する１
０進１０倍数生成回路１５と１０進データの２倍数のデ
ータを生成する１０進２倍数生成回路１６を有し、前演
算結果である１０進データレジスタ１４の出力を入力と
する１０進１０倍数生成回路１５の出力を前記１０進全
加算器１３の１つの入力の上位に入力し、変換対象２進
データを保持する２進データレジスタ１２の上位３ビッ
トを１０進全加算器１３の１つの入力に入力した１０進
１０倍数の下位に入力する。また、前演算結果を入力と
する前記１０進２倍数生成回路１６の出力を反転したデ
ータを前記１０進全加算器のもうひとつの入力に入力
し、１０進全加算器１３のキャリ入力には常に１を入力
することで１０進２倍数の２の補数を生成する。つま
り、前演算結果の１０進１０倍数と１０進マイナス２倍
数と変換対象２進データ３ビットとを１０進加算する。
２つのデータ入力およびキャリ入力を持つ１０進全加算
器１３と１０進データの１０倍数のデータを生成する１
０進１０倍数生成回路１５と１０進データの２倍数のデ
ータを生成する１０進２倍数生成回路１６を有し、前演
算結果である１０進データレジスタ１４の出力を入力と
する１０進１０倍数生成回路１５の出力を前記１０進全
加算器１３の１つの入力の上位に入力し、変換対象２進
データを保持する２進データレジスタ１２の上位３ビッ
トを１０進全加算器１３の１つの入力に入力した１０進
１０倍数の下位に入力する。また、前演算結果を入力と
する前記１０進２倍数生成回路１６の出力を反転したデ
ータを前記１０進全加算器のもうひとつの入力に入力
し、１０進全加算器１３のキャリ入力には常に１を入力
することで１０進２倍数の２の補数を生成する。つま
り、前演算結果の１０進１０倍数と１０進マイナス２倍
数と変換対象２進データ３ビットとを１０進加算する。
【００１８】以上の動作を変換対象２進データのビット
数の１／３回繰り返すことで複数ビットの２進データを
３ビット毎に１０進数に変換することができる。
数の１／３回繰り返すことで複数ビットの２進データを
３ビット毎に１０進数に変換することができる。
【００１９】図１は本発明の構成を示すブロック図であ
る。
る。
【００２０】図１を参照すると、変換対象２進データＤ
０００と２進データレジスタ１２の出力データを３ビッ
ト左にシフトしたデータＤ３００とを２進データセレク
タ１１に入力し、２進データセレクタ１１の出力Ｄ１０
０を２進データレジスタ１２に入力する。また、１０進
データレジスタ１４の出力Ｄ９００を１０進１０倍数生
成回路１５と１０進２倍数生成回路１６に入力し、１０
進１０倍数生成回路１５の出力Ｄ４００（１０倍数の最
下位３ビットの０００を除いたデータ）を１０進全加算
器１３の２つの入力の１つの最下位３ビット以外のビッ
トに入力し、２進データレジスタ１２の最上位３ビット
Ｄ２００を１０進１０倍数Ｄ４００を入力した１０進全
加算器の入力の最下位３ビットに入力し、１０進２倍数
生成回路１６の出力Ｄ５００を反転回路１７で反転した
データＤ６００を１０進全加算器１３のもう一つの入力
に入力し、１０進全加算器１３のキャリ入力Ｄ７００に
は常に１を入力し、１０進全加算器１３の出力Ｄ８００
を１０進データレジスタ１４に入力する。
０００と２進データレジスタ１２の出力データを３ビッ
ト左にシフトしたデータＤ３００とを２進データセレク
タ１１に入力し、２進データセレクタ１１の出力Ｄ１０
０を２進データレジスタ１２に入力する。また、１０進
データレジスタ１４の出力Ｄ９００を１０進１０倍数生
成回路１５と１０進２倍数生成回路１６に入力し、１０
進１０倍数生成回路１５の出力Ｄ４００（１０倍数の最
下位３ビットの０００を除いたデータ）を１０進全加算
器１３の２つの入力の１つの最下位３ビット以外のビッ
トに入力し、２進データレジスタ１２の最上位３ビット
Ｄ２００を１０進１０倍数Ｄ４００を入力した１０進全
加算器の入力の最下位３ビットに入力し、１０進２倍数
生成回路１６の出力Ｄ５００を反転回路１７で反転した
データＤ６００を１０進全加算器１３のもう一つの入力
に入力し、１０進全加算器１３のキャリ入力Ｄ７００に
は常に１を入力し、１０進全加算器１３の出力Ｄ８００
を１０進データレジスタ１４に入力する。
【００２１】図２を参照すると、１０進２倍数生成回路
は、ｊ桁（ｊは正整数）の１０進データｄ０（０），ｄ
０（１），ｄ０（２），ｄ０（３）・・・ｄｉ−１
（０），ｄｉ−１（１），ｄｉ−１（２），ｄｉ−１
（３），ｄｉ（０），ｄｉ（１），ｄｉ（２），ｄｉ
（３），ｄｉ＋１（０），ｄｉ＋１（１），ｄｉ＋１
（２），ｄｉ＋１（３），・・・，ｄｊ−１（０），ｄ
ｊ−１（１），ｄｊ−１（２），ｄｊ−１（３）から、
１０進２倍数データＤ−１（３），Ｄ０（０），Ｄ０
（１），Ｄ０（２），Ｄ０（３）・・・Ｄｉ−１
（０），Ｄｉ−１（１），Ｄｉ−１（２），Ｄｉ−１
（３），Ｄｉ（０），Ｄｉ（１），Ｄｉ（２），Ｄｉ
（３），Ｄｉ＋１（０），Ｄｉ＋１（１），Ｄｉ＋１
（２），Ｄｉ＋１（３），・・・，Ｄｊ−１（０），Ｄ
ｊ−１（１），Ｄｊ−１（２），Ｄｊ−１（３）を生成
するように、１桁の１０進２倍数生成回路２０〜２４か
ら構成される（これらはすべて同一の構成を持つ）。図
３は、図２の１桁の１０進２倍数生成回路２０〜２４の
詳細回路図である。図４は１桁の１０進２倍数生成回路
２０〜２４の変換表である。図４に示すとおり、１０進
データの１桁は“０”から“９”までであることから、
その２倍数は“０”から“１８”までであり、１０進２
倍数生成結果の変換桁の最下位ビットＤ（３）は必ず
“０”となる。図５は、図１の１０進数の１０進２倍数
生成回路１６の１桁単位の変換表である。複数桁の１０
進数の１０進２倍数の生成においては、下位桁からの桁
上がりが１ビット生じるが、図４で説明した通り、各桁
の最下位ビットは２倍されることにより“０”となるた
め、下位桁からの桁上がり１ビットをそのまま入れるこ
とができる。したがって、ｊ桁（ｊは正整数）の１０進
数の任意の１桁のｄｉ（０），ｄｉ（１），ｄｉ
（２），ｄｉ（３）を１０進２倍数Ｄｉ−１（３），Ｄ
ｉ（０），Ｄｉ（１），Ｄｉ（２），Ｄｉ（３）に変換
する場合（ｉは０からｊ−１の正整数）、 Ｄｉ−１（３）＝ｄｉ（０）＋ｄｉ（１）×（ｄｉ
（２）＋ｄｉ（３）） Ｄｉ（０）＝ｄｉ（０）＊ｄｉ（３）＋ｄｉ（１）×ｄ
ｉ（２）’×ｄｉ（３）’ Ｄｉ（１）＝ｄｉ（０）＊ｄｉ（３）’＋ｄｉ（１）’
×ｄｉ（２）＋ｄｉ（２）×ｄｉ（３） Ｄｉ（２）＝ｄｉ（０）’×ｄｉ（１）’×ｄｉ（３）
＋ｄｉ（１）×ｄｉ（２）×ｄｉ（３）’＋ｄｉ（０）
×ｄｉ（３）’ の論理により生成できる（ここで、「×」は論理積、
「＋」は論理和、「’」は反転（コンプリメント）を示
している）。よって、図３の１０進１桁の１０進２倍数
生成回路を、図２のように並列に接続して１０進２倍数
生成回路を構成することにより、複数桁の１０進数の１
０進２倍数を生成することができる。
は、ｊ桁（ｊは正整数）の１０進データｄ０（０），ｄ
０（１），ｄ０（２），ｄ０（３）・・・ｄｉ−１
（０），ｄｉ−１（１），ｄｉ−１（２），ｄｉ−１
（３），ｄｉ（０），ｄｉ（１），ｄｉ（２），ｄｉ
（３），ｄｉ＋１（０），ｄｉ＋１（１），ｄｉ＋１
（２），ｄｉ＋１（３），・・・，ｄｊ−１（０），ｄ
ｊ−１（１），ｄｊ−１（２），ｄｊ−１（３）から、
１０進２倍数データＤ−１（３），Ｄ０（０），Ｄ０
（１），Ｄ０（２），Ｄ０（３）・・・Ｄｉ−１
（０），Ｄｉ−１（１），Ｄｉ−１（２），Ｄｉ−１
（３），Ｄｉ（０），Ｄｉ（１），Ｄｉ（２），Ｄｉ
（３），Ｄｉ＋１（０），Ｄｉ＋１（１），Ｄｉ＋１
（２），Ｄｉ＋１（３），・・・，Ｄｊ−１（０），Ｄ
ｊ−１（１），Ｄｊ−１（２），Ｄｊ−１（３）を生成
するように、１桁の１０進２倍数生成回路２０〜２４か
ら構成される（これらはすべて同一の構成を持つ）。図
３は、図２の１桁の１０進２倍数生成回路２０〜２４の
詳細回路図である。図４は１桁の１０進２倍数生成回路
２０〜２４の変換表である。図４に示すとおり、１０進
データの１桁は“０”から“９”までであることから、
その２倍数は“０”から“１８”までであり、１０進２
倍数生成結果の変換桁の最下位ビットＤ（３）は必ず
“０”となる。図５は、図１の１０進数の１０進２倍数
生成回路１６の１桁単位の変換表である。複数桁の１０
進数の１０進２倍数の生成においては、下位桁からの桁
上がりが１ビット生じるが、図４で説明した通り、各桁
の最下位ビットは２倍されることにより“０”となるた
め、下位桁からの桁上がり１ビットをそのまま入れるこ
とができる。したがって、ｊ桁（ｊは正整数）の１０進
数の任意の１桁のｄｉ（０），ｄｉ（１），ｄｉ
（２），ｄｉ（３）を１０進２倍数Ｄｉ−１（３），Ｄ
ｉ（０），Ｄｉ（１），Ｄｉ（２），Ｄｉ（３）に変換
する場合（ｉは０からｊ−１の正整数）、 Ｄｉ−１（３）＝ｄｉ（０）＋ｄｉ（１）×（ｄｉ
（２）＋ｄｉ（３）） Ｄｉ（０）＝ｄｉ（０）＊ｄｉ（３）＋ｄｉ（１）×ｄ
ｉ（２）’×ｄｉ（３）’ Ｄｉ（１）＝ｄｉ（０）＊ｄｉ（３）’＋ｄｉ（１）’
×ｄｉ（２）＋ｄｉ（２）×ｄｉ（３） Ｄｉ（２）＝ｄｉ（０）’×ｄｉ（１）’×ｄｉ（３）
＋ｄｉ（１）×ｄｉ（２）×ｄｉ（３）’＋ｄｉ（０）
×ｄｉ（３）’ の論理により生成できる（ここで、「×」は論理積、
「＋」は論理和、「’」は反転（コンプリメント）を示
している）。よって、図３の１０進１桁の１０進２倍数
生成回路を、図２のように並列に接続して１０進２倍数
生成回路を構成することにより、複数桁の１０進数の１
０進２倍数を生成することができる。
【００２２】図７を参照すると、１０進１０倍数生成回
路１５は、ｊ桁（ｊは正整数）の１０進データｄ０
（０），ｄ０（１），ｄ０（２），ｄ０（３）・・・ｄ
ｉ−１（０），ｄｉ−１（１），ｄｉ−１（２），ｄｉ
−１（３），ｄｉ（０），ｄｉ（１），ｄｉ（２），ｄ
ｉ（３），ｄｉ＋１（０），ｄｉ＋１（１），ｄｉ＋１
（２），ｄｉ＋１（３），・・・，ｄｊ−１（０），ｄ
ｊ−１（１），ｄｊ−１（２），ｄｊ−１（３）から、
１０進１０倍数データＥ０（０），Ｅ０（１），Ｅ０
（２），Ｅ０（３）・・・Ｅｉ−１（０），Ｅｉ−１
（１），Ｅｉ−１（２），Ｅｉ−１（３），Ｅｉ
（０），Ｅｉ（１），Ｅｉ（２），Ｅｉ（３），Ｅｉ＋
１（０），Ｅｉ＋１（１），Ｅｉ＋１（２），Ｅｉ＋１
（３），・・・，Ｅｊ−１（０），Ｅｊ−１（１），Ｅ
ｊ−１（２），Ｅｊ−１（３），Ｅｊ（０），Ｅｊ
（１），Ｅｊ（２），Ｅｊ（３）を生成する。１０進デ
ータレジスタ１４の出力データＤ９００を１桁分（４ｂ
ｉｔ）左シフト（１０進数の特徴として１０進数の１０
倍は最下位桁に０を付加するだけで得られる。）するこ
とで１０進数の１０進１０倍数を生成することができ
る。
路１５は、ｊ桁（ｊは正整数）の１０進データｄ０
（０），ｄ０（１），ｄ０（２），ｄ０（３）・・・ｄ
ｉ−１（０），ｄｉ−１（１），ｄｉ−１（２），ｄｉ
−１（３），ｄｉ（０），ｄｉ（１），ｄｉ（２），ｄ
ｉ（３），ｄｉ＋１（０），ｄｉ＋１（１），ｄｉ＋１
（２），ｄｉ＋１（３），・・・，ｄｊ−１（０），ｄ
ｊ−１（１），ｄｊ−１（２），ｄｊ−１（３）から、
１０進１０倍数データＥ０（０），Ｅ０（１），Ｅ０
（２），Ｅ０（３）・・・Ｅｉ−１（０），Ｅｉ−１
（１），Ｅｉ−１（２），Ｅｉ−１（３），Ｅｉ
（０），Ｅｉ（１），Ｅｉ（２），Ｅｉ（３），Ｅｉ＋
１（０），Ｅｉ＋１（１），Ｅｉ＋１（２），Ｅｉ＋１
（３），・・・，Ｅｊ−１（０），Ｅｊ−１（１），Ｅ
ｊ−１（２），Ｅｊ−１（３），Ｅｊ（０），Ｅｊ
（１），Ｅｊ（２），Ｅｊ（３）を生成する。１０進デ
ータレジスタ１４の出力データＤ９００を１桁分（４ｂ
ｉｔ）左シフト（１０進数の特徴として１０進数の１０
倍は最下位桁に０を付加するだけで得られる。）するこ
とで１０進数の１０進１０倍数を生成することができ
る。
【００２３】本発明の実施例の動作について、図１と図
６を参照して説明する。図６は、２進データ“００１１
１００１００００１１０１１０”を１０進データに変換
する場合の演算動作を、演算サイクル毎に各構成回路の
出力値を示した状態推移表である。まず、変換対象の２
進データＤ０００を２進データセレクタ１１を経由して
２進データレジスタ１２にロードし、同時に１０進デー
タレジスタ１４をリセットする。
６を参照して説明する。図６は、２進データ“００１１
１００１００００１１０１１０”を１０進データに変換
する場合の演算動作を、演算サイクル毎に各構成回路の
出力値を示した状態推移表である。まず、変換対象の２
進データＤ０００を２進データセレクタ１１を経由して
２進データレジスタ１２にロードし、同時に１０進デー
タレジスタ１４をリセットする。
【００２４】次に、１０進データレジスタ１４のデータ
Ｄ９００から１０進１０倍数生成回路１５により１０進
１０倍数データＤ４００（最下位３ビットは除いたデー
タ）を生成する。また、１０進２倍数生成回路１６によ
り１０進２倍数データＤ５００を生成し、反転回路１７
により反転したデータＤ６００を生成する。２進データ
レジスタ１２の最上位３ビットＤ２００と、１０進１０
倍数生成回路１５の出力Ｄ４００と、１０進２倍数生成
回路１５の出力Ｄ５００の反転データＤ６００とを１０
進全加算器１３で加算する。このとき１０進全加算器１
３のキャリ入力Ｄ７００には”１”を常に入力する。こ
れにより、１０進データレジスタ１４の値の８倍数（１
０倍数−２倍数）と、２進データレジスタ１２の最上位
３ビットの加算とを行う。
Ｄ９００から１０進１０倍数生成回路１５により１０進
１０倍数データＤ４００（最下位３ビットは除いたデー
タ）を生成する。また、１０進２倍数生成回路１６によ
り１０進２倍数データＤ５００を生成し、反転回路１７
により反転したデータＤ６００を生成する。２進データ
レジスタ１２の最上位３ビットＤ２００と、１０進１０
倍数生成回路１５の出力Ｄ４００と、１０進２倍数生成
回路１５の出力Ｄ５００の反転データＤ６００とを１０
進全加算器１３で加算する。このとき１０進全加算器１
３のキャリ入力Ｄ７００には”１”を常に入力する。こ
れにより、１０進データレジスタ１４の値の８倍数（１
０倍数−２倍数）と、２進データレジスタ１２の最上位
３ビットの加算とを行う。
【００２５】また、１０進全加算器１３の出力Ｄ８００
を１０進データレジスタ１４に格納すると同時に、２進
データレジスタ１２のデータを３ビット左シフトしたデ
ータＤ３００を、２進データレジスタ１２に格納する。
を１０進データレジスタ１４に格納すると同時に、２進
データレジスタ１２のデータを３ビット左シフトしたデ
ータＤ３００を、２進データレジスタ１２に格納する。
【００２６】この動作を２進データのビット数の３分の
１の回数だけ繰り返すことにより、変換対象の２進デー
タＤ０００が１０進データＤ９００に２進１０進変換さ
れる。このようにして、本発明により、２進データ“０
０１１１００１００００１１０１１０”を１０進データ
“５８４２２”に変換する動作が、変換対象２進データ
のビット数の１／３回のサイクル数で実現できる。
１の回数だけ繰り返すことにより、変換対象の２進デー
タＤ０００が１０進データＤ９００に２進１０進変換さ
れる。このようにして、本発明により、２進データ“０
０１１１００１００００１１０１１０”を１０進データ
“５８４２２”に変換する動作が、変換対象２進データ
のビット数の１／３回のサイクル数で実現できる。
【００２７】なお、入力２進データのビット数が３の倍
数でない場合には、上位に値が０のダミービットを挿入
して、入力２進データのビット数を３の倍数にすればよ
い。
数でない場合には、上位に値が０のダミービットを挿入
して、入力２進データのビット数を３の倍数にすればよ
い。
【００２８】
【発明の効果】以上説明したように本発明によれば、ｎ
ビットの２進データを３ビット単位に１０進データに変
換することにより、従来必要としたｎ回の演算がｎ／３
回となり、演算速度の向上を達成できるという効果があ
る。
ビットの２進データを３ビット単位に１０進データに変
換することにより、従来必要としたｎ回の演算がｎ／３
回となり、演算速度の向上を達成できるという効果があ
る。
【図１】本発明の実施形態による２進１０進変換回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１に示す本発明の実施形態による１０進２倍
数生成回路１６の具体的構成例を示す回路図である。
数生成回路１６の具体的構成例を示す回路図である。
【図３】図２に示す本発明の実施形態による１桁の１０
進２倍数生成回路２０〜２４の具体的構成例を示す回路
図である。
進２倍数生成回路２０〜２４の具体的構成例を示す回路
図である。
【図４】１桁分の１０進２倍数変換表である。
【図５】複数桁変換時の１桁単位分の１０進２倍数変換
表である。
表である。
【図６】本発明の実施形態による２進１０進変換回路の
動作を説明するための図である。
動作を説明するための図である。
【図７】図１に示す本発明の実施形態による１０進１０
倍数生成回路１５の具体的構成例を示す回路図である。
倍数生成回路１５の具体的構成例を示す回路図である。
【図８】従来例による２進１０進変換回路の構成を示す
回路図である。
回路図である。
１１ ２進データセレクタ １２ ２進データレジスタ １３ １０進全加算器 １４ １０進データレジスタ １５ １０進１０倍数生成回路 １６ １０進２倍数生成回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/00 G06F 7/50 H03M 7/06 H03M 7/08 H03M 7/12
Claims (7)
- 【請求項１】 １０進全加算器と、 前記１０進全加算器の出力を保持する保持回路と、 入力２進データを上位から３ビットずつ前記１０進全加
算器の第１の入力の下位３ビットに逐次供給する供給手
段と、 前記保持手段の出力の１０進１０倍数を生成し前記１０
進全加算器の第１の入力の下位より４ビット以上のビッ
トに供給する１０進１０倍数生成回路と、 前記保持手段の出力の１０進２倍数を生成し出力する１
０進２倍数生成回路と、 前記１０進２倍数生成回路の出力の全ビットをビット反
転して前記１０進全加算器の第２の入力に供給する反転
回路と、 前記１０進全加算器のキャリ入力に値１を供給する手段
と、 を備え、前記保持回路と前記供給手段が同期して動作す
ることを特徴とする２進１０進変換回路。 - 【請求項２】 請求項１に記載の２進１０進変換回路に
おいて、前記供給手段は、２進データレジスタと、前記
入力２進データ又は前記２進データレジスタの出力を選
択し、前記２進データレジスタに供給する２進データセ
レクトを備えることを特徴とする２進１０進変換回路。 - 【請求項３】 請求項１又は２に記載の２進１０進変換
回路において、前記入力２進データのビット数が３の倍
数でない場合には、上位に値が０のダミービットを挿入
して、前記入力２進データのビット数を３の倍数に変換
する手段を更に備えることを特徴とする２進１０進変換
回路。 - 【請求項４】 入力２進データの上位から切り出した３
ビットと、１０進全加算器の出力の１０倍の値と、前記
１０進全加算器の出力のマイナス２倍の値とを、各々前
記１０進全加算器の第１の入力の下位３ビット、前記１
０進全加算器の第１の入力の４ビット以上のビット、前
記１０進全加算器の第２の入力に、前記切り出しと同期
しながら逐次供給することを特徴とする２進１０進変換
方法。 - 【請求項５】 請求項４に記載の２進１０進変換方法に
おいて、前記入力２進データのビット数が３の倍数でな
い場合には、上位に値が０のダミービットを挿入して、
入力２進データのビット数を３の倍数に変換するステッ
プを更に有することを特徴とする２進１０進変換方法。 - 【請求項６】 入力２進データの上位から切り出した３
ビットと、１０進全加算器の出力の８倍の値とを、各々
前記１０進全加算器の第１の入力、前記１０進全加算器
の第２の入力に、前記切り出しと同期しながら逐次供給
することを特徴とする２進１０進変換方法。 - 【請求項７】 請求項６に記載の２進１０進変換方法に
おいて、前記入力２進データのビット数が３の倍数でな
い場合には、上位に値が０のダミービットを挿入して、
入力２進データのビット数を３の倍数に変換するステッ
プを更に有することを特徴とする２進１０進変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63799A JP3017203B1 (ja) | 1999-01-05 | 1999-01-05 | ２進１０進変換回路及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63799A JP3017203B1 (ja) | 1999-01-05 | 1999-01-05 | ２進１０進変換回路及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3017203B1 true JP3017203B1 (ja) | 2000-03-06 |
| JP2000200174A JP2000200174A (ja) | 2000-07-18 |
Family
ID=11479246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63799A Expired - Fee Related JP3017203B1 (ja) | 1999-01-05 | 1999-01-05 | ２進１０進変換回路及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017203B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012209755A (ja) * | 2011-03-29 | 2012-10-25 | Fujitsu Ltd | 演算回路及び２進数の変換方法 |
-
1999
- 1999-01-05 JP JP63799A patent/JP3017203B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000200174A (ja) | 2000-07-18 |
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