JPH08139702A - 誤り検出回路 - Google Patents
誤り検出回路Info
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- JPH08139702A JPH08139702A JP27802094A JP27802094A JPH08139702A JP H08139702 A JPH08139702 A JP H08139702A JP 27802094 A JP27802094 A JP 27802094A JP 27802094 A JP27802094 A JP 27802094A JP H08139702 A JPH08139702 A JP H08139702A
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- Japan
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Abstract
(57)【要約】
【目的】 ＳＴＭ−Ｎのペイロードに収容されたＶＣ−
４−ＸｃパスのＢ３演算を分散処理することのできる誤
り検出回路を提供することにある。 【構成】 Ｊ１位置パルス生成回路１３２は、並列展開
されたＳＴＭ−Ｎ信号のセクションオーバーヘッドに含
まれるＡＵポインタを基に、ペイロードに含まれるＶＣ
−４パスのＪ１バイトが到来した時点で所定の検出信号
１３３を生成する。並列展開されたデータを分散して各
ビットごとの偶パリティ演算を行う偶パリティ演算回路
１２1 〜１２16のそれぞれにこの検出信号を供給するこ
とによって、ＶＣ−４パスの先頭バイトから１フレーム
分の偶パリティ演算を分散して処理させている。これら
の演算結果を偶パリティ合成回路１３に集約して１バイ
トのパリティデータを作成し、Ｂ３バイト分離回路１３
６で分離したＢ３バイトと比較して、誤り検出を行って
いる。
４−ＸｃパスのＢ３演算を分散処理することのできる誤
り検出回路を提供することにある。 【構成】 Ｊ１位置パルス生成回路１３２は、並列展開
されたＳＴＭ−Ｎ信号のセクションオーバーヘッドに含
まれるＡＵポインタを基に、ペイロードに含まれるＶＣ
−４パスのＪ１バイトが到来した時点で所定の検出信号
１３３を生成する。並列展開されたデータを分散して各
ビットごとの偶パリティ演算を行う偶パリティ演算回路
１２1 〜１２16のそれぞれにこの検出信号を供給するこ
とによって、ＶＣ−４パスの先頭バイトから１フレーム
分の偶パリティ演算を分散して処理させている。これら
の演算結果を偶パリティ合成回路１３に集約して１バイ
トのパリティデータを作成し、Ｂ３バイト分離回路１３
６で分離したＢ３バイトと比較して、誤り検出を行って
いる。
Description
【０００１】
【産業上の利用分野】本発明は、伝送されるデータの誤
りを検出する誤り検出回路に係わり、特にシリアル伝送
されるフレーム構成されたデータについてのパリティを
求めて誤り検出を行う誤り検出回路に関する。
りを検出する誤り検出回路に係わり、特にシリアル伝送
されるフレーム構成されたデータについてのパリティを
求めて誤り検出を行う誤り検出回路に関する。
【０００２】
【従来の技術】公衆回線を利用したデータ伝送におい
て、多数の加入者端末からのデータを階層的にフレーム
化して集約し、これを多重化した後、幹線系によって伝
送することが近年行われている。このような伝送方式で
用いられる同期網（ＳＤＨ…Synchronous Digital Hier
archy)は網を同期化しフレームの階層的な多重化をした
上でデータの伝送や交換を行うものである。この同期網
において伝送される信号のフレーム型式の１つとしてＳ
ＴＭ（Sysncronous Transport Module）がある。
て、多数の加入者端末からのデータを階層的にフレーム
化して集約し、これを多重化した後、幹線系によって伝
送することが近年行われている。このような伝送方式で
用いられる同期網（ＳＤＨ…Synchronous Digital Hier
archy)は網を同期化しフレームの階層的な多重化をした
上でデータの伝送や交換を行うものである。この同期網
において伝送される信号のフレーム型式の１つとしてＳ
ＴＭ（Sysncronous Transport Module）がある。
【０００３】図４は、ＳＴＭのフレーム構成を表わした
ものである。図では連続する２つのフレーム１１１、１
１２を示してある。ＳＴＭの１つのフレームは、伝送す
べきデータ領域としてのペイロード１１３と、セクショ
ンオーバヘッド１１４とから構成されている。セクショ
ンオーバヘッド１１４にはフレーム同期をとるための情
報や、ペイロードに含まれる下階層のフレームの開始位
置を表わしたＡＵ(Administrative Unit) ポインタ１１
５などが含まれている。実際の伝送はシリアルで行わ
れ、セクションオーバヘッドとペイロード部分の組み合
わせが９回繰り返して１つのフレームになっている。図
では９行構成のマトリックスでこれを表わしてある。Ｓ
ＴＭの１つのフレームには、複数の情報を多重化して含
めることができるようになっている。Ｎ（Ｎは任意の正
数）多重されたＳＴＭのフレーム構成はＳＴＭ−Ｎと呼
ばれている。Ｎ多重したときには、１行分のセクション
オーバヘッド１１４は９×Ｎバイトで、ペイロード１１
２は２６１×Ｎバイトになっている。たとえばＳＴＭ−
４の場合には、１行が１０８０バイトで、１フレームは
９７２０バイトで構成されている。
ものである。図では連続する２つのフレーム１１１、１
１２を示してある。ＳＴＭの１つのフレームは、伝送す
べきデータ領域としてのペイロード１１３と、セクショ
ンオーバヘッド１１４とから構成されている。セクショ
ンオーバヘッド１１４にはフレーム同期をとるための情
報や、ペイロードに含まれる下階層のフレームの開始位
置を表わしたＡＵ(Administrative Unit) ポインタ１１
５などが含まれている。実際の伝送はシリアルで行わ
れ、セクションオーバヘッドとペイロード部分の組み合
わせが９回繰り返して１つのフレームになっている。図
では９行構成のマトリックスでこれを表わしてある。Ｓ
ＴＭの１つのフレームには、複数の情報を多重化して含
めることができるようになっている。Ｎ（Ｎは任意の正
数）多重されたＳＴＭのフレーム構成はＳＴＭ−Ｎと呼
ばれている。Ｎ多重したときには、１行分のセクション
オーバヘッド１１４は９×Ｎバイトで、ペイロード１１
２は２６１×Ｎバイトになっている。たとえばＳＴＭ−
４の場合には、１行が１０８０バイトで、１フレームは
９７２０バイトで構成されている。
【０００４】Ｎ多重するときには、各データの第１バイ
ト目同士が連続して送られた後、第２バイト目同士が連
続して送られるようになっており、１バイトごとにデー
タは区切られて多重化されるようになっている。従っ
て、ＳＴＭ−Ｎのフレームから、Ｎバイトごとに１バイ
トずつ取り出すことによって、多重化される前の一連の
データを取り出すことができる。また、ＳＴＭ−Ｎのフ
レーム周期は、８キロヘルツに固定されており、多重化
される数“Ｎ”が増加するに従って、伝送されるデータ
のビットレートが高くなるようになっている。
ト目同士が連続して送られた後、第２バイト目同士が連
続して送られるようになっており、１バイトごとにデー
タは区切られて多重化されるようになっている。従っ
て、ＳＴＭ−Ｎのフレームから、Ｎバイトごとに１バイ
トずつ取り出すことによって、多重化される前の一連の
データを取り出すことができる。また、ＳＴＭ−Ｎのフ
レーム周期は、８キロヘルツに固定されており、多重化
される数“Ｎ”が増加するに従って、伝送されるデータ
のビットレートが高くなるようになっている。
【０００５】ＳＴＭ−Ｎのペイロード１１３のデータも
またＳＴＭの下位層のフレーム構成が取られている。こ
れはパスと呼ばれており、たとえばＩＴＵ準拠のＶＣ(V
irtual Container) −４−Ｘｃパスがある。図４のペイ
ロード１１３中の斜線部分はＳＴＭフレームに収容され
たＶＣ−４パス（１１６）の１つのフレームデータを表
わしている。ＶＣ−４パスのフレームは、パスオーバヘ
ッド１１７とＶＣ−４ペイロード１１８とから構成され
ている。ＶＣ−４パスのデータはその１ワードが８ビッ
トで構成され、ワード単位に連続したものになってい
る。また、ＶＣ−４パスのデータは、ＳＴＭ−Ｎのペイ
ロード１１３の任意の位置に含まれており、図示したよ
うに、２つのＳＴＭ−Ｎフレーム１１１、１１２にまた
がって配置されることが多い。ＶＣ−４パスのフレーム
の先頭バイト１１９はＪ１バイトと呼ばれており、その
先頭位置を表わしたＡＵ（Adminisyrative Unit)ポイン
タ１１５はＳＴＭ−Ｎの第４行目のセクションオーバヘ
ッド部分に含まれている。Ｊ１バイトの位置はＡＵポイ
ンタ１１５の“Ｈ１バイト”“Ｈ２バイト”の値によっ
て表わされるようになっている。
またＳＴＭの下位層のフレーム構成が取られている。こ
れはパスと呼ばれており、たとえばＩＴＵ準拠のＶＣ(V
irtual Container) −４−Ｘｃパスがある。図４のペイ
ロード１１３中の斜線部分はＳＴＭフレームに収容され
たＶＣ−４パス（１１６）の１つのフレームデータを表
わしている。ＶＣ−４パスのフレームは、パスオーバヘ
ッド１１７とＶＣ−４ペイロード１１８とから構成され
ている。ＶＣ−４パスのデータはその１ワードが８ビッ
トで構成され、ワード単位に連続したものになってい
る。また、ＶＣ−４パスのデータは、ＳＴＭ−Ｎのペイ
ロード１１３の任意の位置に含まれており、図示したよ
うに、２つのＳＴＭ−Ｎフレーム１１１、１１２にまた
がって配置されることが多い。ＶＣ−４パスのフレーム
の先頭バイト１１９はＪ１バイトと呼ばれており、その
先頭位置を表わしたＡＵ（Adminisyrative Unit)ポイン
タ１１５はＳＴＭ−Ｎの第４行目のセクションオーバヘ
ッド部分に含まれている。Ｊ１バイトの位置はＡＵポイ
ンタ１１５の“Ｈ１バイト”“Ｈ２バイト”の値によっ
て表わされるようになっている。
【０００６】ＶＣ−４パスの１フレーム分のデータにつ
いての誤り検出符号は、そのパスオーバヘッド１１７に
含まれており、この誤り検出符号の収容されたバイト
は、“Ｂ３バイト”１２１と呼ばれている。Ｂ３バイト
１２１には直前の１フレーム分のデータの各バイトの第
１ビットから第８ビットの８ビットそれぞれについて独
立に偶パリティを演算した結果が、８ビットのパリティ
データとして収容されている。受信したＳＴＭ−Ｎフレ
ームのペイロードに含まれるＶＣ−４パスのデータにつ
いての誤り検出は、このＢ３バイト１２１を基に行われ
るようになっている。ＶＣ−４パスのデータの偶パリテ
ィを求める演算をＢ３演算と呼び、Ｂ３バイト１２１を
基に誤り検出を行う回路をＢ３誤り検出回路と呼ぶこと
にする。
いての誤り検出符号は、そのパスオーバヘッド１１７に
含まれており、この誤り検出符号の収容されたバイト
は、“Ｂ３バイト”１２１と呼ばれている。Ｂ３バイト
１２１には直前の１フレーム分のデータの各バイトの第
１ビットから第８ビットの８ビットそれぞれについて独
立に偶パリティを演算した結果が、８ビットのパリティ
データとして収容されている。受信したＳＴＭ−Ｎフレ
ームのペイロードに含まれるＶＣ−４パスのデータにつ
いての誤り検出は、このＢ３バイト１２１を基に行われ
るようになっている。ＶＣ−４パスのデータの偶パリテ
ィを求める演算をＢ３演算と呼び、Ｂ３バイト１２１を
基に誤り検出を行う回路をＢ３誤り検出回路と呼ぶこと
にする。
【０００７】図５は、従来から用いられているＢ３誤り
検出回路の構成の概要を表わしたものである。受信した
ＳＴＭ−Ｎの信号１３１は、Ｊ１位置パスル生成回路１
３２に入力されている。Ｊ１位置パスル生成回路１３２
は、セクションオーバーヘッドに含まれるＡＵポインタ
を基に、ペイロード中のＪ１バイトが到来する時点でＪ
１位置パスル検出信号１３３を出力するようになってい
る。Ｊ１位置パルス検出信号は、通常“１”の値を出力
しておりＪ１バイトが到来したときだけ“０”のパルス
を出力するようになっている。Ｂ３演算回路１３４に
は、Ｊ１位置パスル検出信号１３３と、ＳＴＭ−Ｎ信号
１３１の双方が入力されている。Ｂ３演算回路１３４
は、Ｊ１パルス位置検出信号が入力された時点から１フ
レーム分のデータについての偶パリティを演算し、その
演算結果１３５を出力するようになっている。Ｂ３分離
回路１３６には、ＳＴＭ−Ｎ信号１３１が入力されてお
り、これに含まれるＡＵポインタの表わすＪ１バイトの
位置を基に、Ｊ１バイトから所定のバイト数後に配置さ
れているＢ３バイトを分離して出力するようになってい
る。比較回路１３８はＢ３分離回路１３６によって分離
されたＢ３バイトの値と、Ｂ３演算回路１３４の演算結
果１３５の値を比較し、これらが不一致の場合に、所定
の誤り検出信号１３９を出力するようになっている。
検出回路の構成の概要を表わしたものである。受信した
ＳＴＭ−Ｎの信号１３１は、Ｊ１位置パスル生成回路１
３２に入力されている。Ｊ１位置パスル生成回路１３２
は、セクションオーバーヘッドに含まれるＡＵポインタ
を基に、ペイロード中のＪ１バイトが到来する時点でＪ
１位置パスル検出信号１３３を出力するようになってい
る。Ｊ１位置パルス検出信号は、通常“１”の値を出力
しておりＪ１バイトが到来したときだけ“０”のパルス
を出力するようになっている。Ｂ３演算回路１３４に
は、Ｊ１位置パスル検出信号１３３と、ＳＴＭ−Ｎ信号
１３１の双方が入力されている。Ｂ３演算回路１３４
は、Ｊ１パルス位置検出信号が入力された時点から１フ
レーム分のデータについての偶パリティを演算し、その
演算結果１３５を出力するようになっている。Ｂ３分離
回路１３６には、ＳＴＭ−Ｎ信号１３１が入力されてお
り、これに含まれるＡＵポインタの表わすＪ１バイトの
位置を基に、Ｊ１バイトから所定のバイト数後に配置さ
れているＢ３バイトを分離して出力するようになってい
る。比較回路１３８はＢ３分離回路１３６によって分離
されたＢ３バイトの値と、Ｂ３演算回路１３４の演算結
果１３５の値を比較し、これらが不一致の場合に、所定
の誤り検出信号１３９を出力するようになっている。
【０００８】図６は、図５に示したＢ３演算回路部分の
回路構成の概要を表わしたものである。ＳＴＭ−Ｎ信号
１３１は、直−並列変換回路１４１に入力され、ここ
で、８並列展開されるようになっている。８並列展開さ
れたデータの第１ビット〜第８ビットはそれぞれ偶パリ
ティ演算部１４２1 〜１４２8 に入力されている。これ
らの回路構成は同一であり、偶パリティ演算回路１４２
2 〜１４２8 の記載は省略してある。図５のＪ１位置パ
スル生成回路１３２の出力するＪ１位置パルス検出信号
１３３はアンド回路１４４に入力されており、Ｊ１位置
パルス検出信号が出力された時点で、演算するパリティ
の値が“０”に初期化されるようになっている。アンド
回路１４４の出力と、８並列展開されたうちの第１ビッ
ト１４３は排他的論理和回路１４５に入力され、その出
力はフリップフロップ回路１４５に入力されている。Ｓ
ＴＭ−Ｎのフレームの先頭バイトの位置を表わしたフレ
ーム同期信号１４７は、図示しないＳＴＭ−Ｎフレーム
位置検出回路によって生成され、パルス生成回路１４８
に入力されている。また、パルス生成回路１４８にはＳ
ＴＭ−Ｎ信号のビットレートに応じたクロック信号１４
９が入力されている。
回路構成の概要を表わしたものである。ＳＴＭ−Ｎ信号
１３１は、直−並列変換回路１４１に入力され、ここ
で、８並列展開されるようになっている。８並列展開さ
れたデータの第１ビット〜第８ビットはそれぞれ偶パリ
ティ演算部１４２1 〜１４２8 に入力されている。これ
らの回路構成は同一であり、偶パリティ演算回路１４２
2 〜１４２8 の記載は省略してある。図５のＪ１位置パ
スル生成回路１３２の出力するＪ１位置パルス検出信号
１３３はアンド回路１４４に入力されており、Ｊ１位置
パルス検出信号が出力された時点で、演算するパリティ
の値が“０”に初期化されるようになっている。アンド
回路１４４の出力と、８並列展開されたうちの第１ビッ
ト１４３は排他的論理和回路１４５に入力され、その出
力はフリップフロップ回路１４５に入力されている。Ｓ
ＴＭ−Ｎのフレームの先頭バイトの位置を表わしたフレ
ーム同期信号１４７は、図示しないＳＴＭ−Ｎフレーム
位置検出回路によって生成され、パルス生成回路１４８
に入力されている。また、パルス生成回路１４８にはＳ
ＴＭ−Ｎ信号のビットレートに応じたクロック信号１４
９が入力されている。
【０００９】パルス生成回路１４８は、フレーム同期信
号１４７とクロック信号１４９を基に、ＳＴＭ−Ｎ信号
のフレームの先頭位置から８ビットごとに所定の変換信
号１５１を出力するようになっている。これに応じて直
−並列変換回路１４１は８並列変換されたデータをクロ
ック信号１４９の８クロックごとに出力するようになっ
ている。また、各偶パリティ演算回路１４２1 〜１４２
8 のフリップフロップ回路１４５には、パルス生成回路
１４８から変換信号１５１に同期したタイミング信号１
５２が入力されている。これにより、８並列変換された
データが直−並列変換回路１４１から出力されたとき、
このデータとフリップフロップ回路１４５の出力との排
他的論理和がとられて新たにフリップフロップ回路１４
５に保持されるようになっている。
号１４７とクロック信号１４９を基に、ＳＴＭ−Ｎ信号
のフレームの先頭位置から８ビットごとに所定の変換信
号１５１を出力するようになっている。これに応じて直
−並列変換回路１４１は８並列変換されたデータをクロ
ック信号１４９の８クロックごとに出力するようになっ
ている。また、各偶パリティ演算回路１４２1 〜１４２
8 のフリップフロップ回路１４５には、パルス生成回路
１４８から変換信号１５１に同期したタイミング信号１
５２が入力されている。これにより、８並列変換された
データが直−並列変換回路１４１から出力されたとき、
このデータとフリップフロップ回路１４５の出力との排
他的論理和がとられて新たにフリップフロップ回路１４
５に保持されるようになっている。
【００１０】ラッチ回路１５１1 〜１５１8 は各パリテ
ィ演算回路１４２1 〜１４２8 によって求めた１フレー
ム分の偶パリティ演算の演算結果を１ビットずつ保持す
るようになっている。このようにＪ１位置パルス検出信
号１３３を基にして、ＶＣ−４パスの１フレーム分のパ
リティデータが求められ、８ビットのパリティデータと
してラッチ回路１５１1 〜１５１8 から出力されるよう
になっている。
ィ演算回路１４２1 〜１４２8 によって求めた１フレー
ム分の偶パリティ演算の演算結果を１ビットずつ保持す
るようになっている。このようにＪ１位置パルス検出信
号１３３を基にして、ＶＣ−４パスの１フレーム分のパ
リティデータが求められ、８ビットのパリティデータと
してラッチ回路１５１1 〜１５１8 から出力されるよう
になっている。
【００１１】ところで、ＳＴＭ信号に含まれるペイロー
ド部分のデータだけを抽出するときには、セクションオ
ーバーヘッドを分離しなければならない。たとえば、多
重化される数の異なるＳＴＭ−１とＳＴＭ−４では、そ
のデータ型式が異なるためにいずれかの回路によって、
この双方についてセクションオーバーヘッドの分離をす
ることはできない。特開平４─３５２３８号公報には、
ＳＴＭ−１とＳＴＭ−４の双方のフレームから同一の回
路を用いてセクションオーバーヘッドを分離する回路が
開示されている。この回路では、多重化数であるＮが１
でないときは、ＳＴＭ−Ｎの信号をＮ並列展開し、これ
をＮ個の分離回路を用いてセクションオーバーヘッドの
分離を行い、Ｎが１のときはＮ展開せずにセクションオ
ーバーヘッドの分離を行うようになっている。
ド部分のデータだけを抽出するときには、セクションオ
ーバーヘッドを分離しなければならない。たとえば、多
重化される数の異なるＳＴＭ−１とＳＴＭ−４では、そ
のデータ型式が異なるためにいずれかの回路によって、
この双方についてセクションオーバーヘッドの分離をす
ることはできない。特開平４─３５２３８号公報には、
ＳＴＭ−１とＳＴＭ−４の双方のフレームから同一の回
路を用いてセクションオーバーヘッドを分離する回路が
開示されている。この回路では、多重化数であるＮが１
でないときは、ＳＴＭ−Ｎの信号をＮ並列展開し、これ
をＮ個の分離回路を用いてセクションオーバーヘッドの
分離を行い、Ｎが１のときはＮ展開せずにセクションオ
ーバーヘッドの分離を行うようになっている。
【００１２】
【発明が解決しようとする課題】ＳＴＭ−Ｎのフレーム
周期は８キロヘルツに固定されているので、多重化する
数が多くなれば、それだけシリアル伝送されるビットレ
ートは高くなる。たとえば、ＶＣ−４−１６ｃのように
大きいサイズのパスをＳＴＭ−１６に収容した場合、あ
るいはそれ以上に多重化されているような場合には８並
列展開した後のビットレートが３００メガヘルツ程度の
高速な信号になる。このように高速な信号を処理するた
めには、Ｂ３演算回路をＥＣＬ等の高速な素子によって
構成しなければならず、消費電力の増加を招くという問
題がある。また、ＥＣＬ素子を用いても、その速度には
限界があり、多重化できる数が制限されてしまうという
問題がある。
周期は８キロヘルツに固定されているので、多重化する
数が多くなれば、それだけシリアル伝送されるビットレ
ートは高くなる。たとえば、ＶＣ−４−１６ｃのように
大きいサイズのパスをＳＴＭ−１６に収容した場合、あ
るいはそれ以上に多重化されているような場合には８並
列展開した後のビットレートが３００メガヘルツ程度の
高速な信号になる。このように高速な信号を処理するた
めには、Ｂ３演算回路をＥＣＬ等の高速な素子によって
構成しなければならず、消費電力の増加を招くという問
題がある。また、ＥＣＬ素子を用いても、その速度には
限界があり、多重化できる数が制限されてしまうという
問題がある。
【００１３】特開平４−３５２３８号公報に開示されて
いるセクションオーバーヘッド分離回路と同様に、ＳＴ
Ｍ−１程度のサイズまで並列展開したデータについてそ
れぞれ偶パリティを計算すれば、ビットレートが低下し
低速の素子を用いることができる。しかしながら、ＳＴ
Ｍ−１程度まで並列展開し、それぞれに図６に示したよ
うなＢ３演算回路を用意すると、その回路規模が大きく
なり、１つのＬＳＩ上にＳＴＭ−Ｎ信号の受信回路を形
成することが困難になる。したがって、低速の素子によ
ってＢ３演算回路を構成するためには、複数のＬＳＩで
分散処理させなければならない。しかしながら、最終的
にＶＣ−４パスの１フレーム分のパリティを求めるため
には、分散処理した各ＳＴＭ−１についての偶パリティ
の結果を１箇所に集約する必要がある。このため、１箇
所に集中する信号線の数が増加し、入出力端子の上限等
から結局１つのＬＳＩに集約することが困難になる。ま
た、ＳＴＭのペイロードにおけるＶＣ−４パスのフレー
ム位置は、固定されていないので、特開平４−３５２３
８号公報のように、ＳＴＭ−Ｎのフレーム同期信号をそ
れぞれの分散回路に与えただけでは、ＶＣ−４パスのフ
レーム位置を各分散回路で判別できない。このためＢ３
演算を複数の演算部で分散して行うことができないとい
う問題がある。
いるセクションオーバーヘッド分離回路と同様に、ＳＴ
Ｍ−１程度のサイズまで並列展開したデータについてそ
れぞれ偶パリティを計算すれば、ビットレートが低下し
低速の素子を用いることができる。しかしながら、ＳＴ
Ｍ−１程度まで並列展開し、それぞれに図６に示したよ
うなＢ３演算回路を用意すると、その回路規模が大きく
なり、１つのＬＳＩ上にＳＴＭ−Ｎ信号の受信回路を形
成することが困難になる。したがって、低速の素子によ
ってＢ３演算回路を構成するためには、複数のＬＳＩで
分散処理させなければならない。しかしながら、最終的
にＶＣ−４パスの１フレーム分のパリティを求めるため
には、分散処理した各ＳＴＭ−１についての偶パリティ
の結果を１箇所に集約する必要がある。このため、１箇
所に集中する信号線の数が増加し、入出力端子の上限等
から結局１つのＬＳＩに集約することが困難になる。ま
た、ＳＴＭのペイロードにおけるＶＣ−４パスのフレー
ム位置は、固定されていないので、特開平４−３５２３
８号公報のように、ＳＴＭ−Ｎのフレーム同期信号をそ
れぞれの分散回路に与えただけでは、ＶＣ−４パスのフ
レーム位置を各分散回路で判別できない。このためＢ３
演算を複数の演算部で分散して行うことができないとい
う問題がある。
【００１４】そこで本発明の目的は、パリティ演算を分
散して処理することのできる誤り検出回路を提供するこ
とにある。
散して処理することのできる誤り検出回路を提供するこ
とにある。
【００１５】
【課題を解決するための手段】請求項１記載の発明で
は、直列に伝送されてくるフレーム構成されたデータの
先頭位置を表わしたアドレス情報を基にフレームの先頭
データの到来する時点で所定のフレーム先頭検出信号を
出力するフレーム先頭検出手段と、直列に伝送されてく
るデータを予め定められたビット幅の並列データに順次
並列展開する並列展開手段と、フレーム先頭検出信号を
基にフレームの先頭から１フレーム分のデータについて
この並列展開手段によって並列展開された並列データの
各ビットごとのパリティ演算を任意のビット数ずつ分担
して行う複数のパリティ演算手段と、これら複数のパリ
ティ演算手段の演算結果を基に１フレーム分のデータに
ついてのパリティデータを生成するフレームパリティ生
成手段とを誤り検出回路に具備させている。
は、直列に伝送されてくるフレーム構成されたデータの
先頭位置を表わしたアドレス情報を基にフレームの先頭
データの到来する時点で所定のフレーム先頭検出信号を
出力するフレーム先頭検出手段と、直列に伝送されてく
るデータを予め定められたビット幅の並列データに順次
並列展開する並列展開手段と、フレーム先頭検出信号を
基にフレームの先頭から１フレーム分のデータについて
この並列展開手段によって並列展開された並列データの
各ビットごとのパリティ演算を任意のビット数ずつ分担
して行う複数のパリティ演算手段と、これら複数のパリ
ティ演算手段の演算結果を基に１フレーム分のデータに
ついてのパリティデータを生成するフレームパリティ生
成手段とを誤り検出回路に具備させている。
【００１６】すなわち請求項１記載の発明では、所定の
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、シリアルで伝送されきたフレ
ームのデータを並列展開し、これを複数のパリティ演算
手段に分散してパリティ演算を行っている。それぞれの
パリティ演算手段は、フレーム先頭検出信号を基に、パ
リティデータを求めるべきフレームの先頭位置を把握し
ている。フレームパリティ生成手段は各パリティ演算手
段の演算結果を集約し１フレーム分のデータについての
パリティデータを生成している。このように、フレーム
先頭検出信号を基にそれぞれのパリティ演算手段がフレ
ームの先頭を認識しているので、複数に分散してパリテ
ィ演算を行っても、フレームの先頭から１フレーム分の
パリティ演算を行うことができる。
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、シリアルで伝送されきたフレ
ームのデータを並列展開し、これを複数のパリティ演算
手段に分散してパリティ演算を行っている。それぞれの
パリティ演算手段は、フレーム先頭検出信号を基に、パ
リティデータを求めるべきフレームの先頭位置を把握し
ている。フレームパリティ生成手段は各パリティ演算手
段の演算結果を集約し１フレーム分のデータについての
パリティデータを生成している。このように、フレーム
先頭検出信号を基にそれぞれのパリティ演算手段がフレ
ームの先頭を認識しているので、複数に分散してパリテ
ィ演算を行っても、フレームの先頭から１フレーム分の
パリティ演算を行うことができる。
【００１７】請求項２記載の発明では、直列に伝送され
てくるフレーム構成されたデータの先頭位置を表わした
アドレス情報を基にフレームの先頭データの到来する時
点で所定のフレーム先頭検出信号を出力するフレーム先
頭検出手段と、このフレーム先頭検出手段の出力するフ
レーム先頭検出信号を基にフレーム内の所定の位置に配
置された誤り検出符号を抽出する誤り検出符号抽出手段
と、直列に伝送されてくるデータを予め定められたビッ
ト幅の並列データに順次並列展開する並列展開手段と、
フレーム先頭検出信号を基にフレームの先頭から１フレ
ーム分のデータについてこの並列展開手段によって並列
展開された並列データの各ビットごとのパリティ演算を
任意のビット数ずつ分担して行う複数のパリティ演算手
段と、これら複数のパリティ演算手段の演算結果を基に
１フレーム分のデータについてのパリティデータを生成
するフレームパリティ生成手段と、このフレームパリテ
ィ生成手段によって生成されたパリティデータと誤り検
出符号抽出手段によって抽出された誤り検出符号の値を
比較しこれらが一致しないときに所定の誤り検出信号を
出力する比較手段とを誤り検出回路に具備させている。
てくるフレーム構成されたデータの先頭位置を表わした
アドレス情報を基にフレームの先頭データの到来する時
点で所定のフレーム先頭検出信号を出力するフレーム先
頭検出手段と、このフレーム先頭検出手段の出力するフ
レーム先頭検出信号を基にフレーム内の所定の位置に配
置された誤り検出符号を抽出する誤り検出符号抽出手段
と、直列に伝送されてくるデータを予め定められたビッ
ト幅の並列データに順次並列展開する並列展開手段と、
フレーム先頭検出信号を基にフレームの先頭から１フレ
ーム分のデータについてこの並列展開手段によって並列
展開された並列データの各ビットごとのパリティ演算を
任意のビット数ずつ分担して行う複数のパリティ演算手
段と、これら複数のパリティ演算手段の演算結果を基に
１フレーム分のデータについてのパリティデータを生成
するフレームパリティ生成手段と、このフレームパリテ
ィ生成手段によって生成されたパリティデータと誤り検
出符号抽出手段によって抽出された誤り検出符号の値を
比較しこれらが一致しないときに所定の誤り検出信号を
出力する比較手段とを誤り検出回路に具備させている。
【００１８】すなわち請求項２記載の発明では、所定の
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、フレーム先頭検出信号を基
に、フレーム内の所定の位置に配置された誤り検出符号
を抽出している。シリアルで伝送されきたフレームのデ
ータは並列展開された後、複数のパリティ演算手段に分
散されてそのパリティ演算が行われる。フレームパリテ
ィ生成手段は各パリティ演算手段の演算結果を集約し１
フレーム分のデータについてのパリティデータを生成し
ている。それぞれのパリティ演算手段は、フレーム先頭
検出信号を基にフレームの先頭位置を把握しているの
で、フレームの先頭から１フレーム分のパリティデータ
を求めることができる。これと、抽出した誤り検出符号
を比較することで、このフレームのデータについての誤
り検出を行っている。
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、フレーム先頭検出信号を基
に、フレーム内の所定の位置に配置された誤り検出符号
を抽出している。シリアルで伝送されきたフレームのデ
ータは並列展開された後、複数のパリティ演算手段に分
散されてそのパリティ演算が行われる。フレームパリテ
ィ生成手段は各パリティ演算手段の演算結果を集約し１
フレーム分のデータについてのパリティデータを生成し
ている。それぞれのパリティ演算手段は、フレーム先頭
検出信号を基にフレームの先頭位置を把握しているの
で、フレームの先頭から１フレーム分のパリティデータ
を求めることができる。これと、抽出した誤り検出符号
を比較することで、このフレームのデータについての誤
り検出を行っている。
【００１９】請求項３記載の発明では、パリティデータ
を求めるべきフレームは所定のビット数の複数のワード
によって構成され、並列展開手段は直列に伝送されてく
るデータを１ワードの整数倍のビット幅に並列展開し、
フレームパリティ生成手段は複数のパリティ演算手段の
演算結果を基に１フレーム分のデータについて１ワード
のパリティデータを生成するようになっている。
を求めるべきフレームは所定のビット数の複数のワード
によって構成され、並列展開手段は直列に伝送されてく
るデータを１ワードの整数倍のビット幅に並列展開し、
フレームパリティ生成手段は複数のパリティ演算手段の
演算結果を基に１フレーム分のデータについて１ワード
のパリティデータを生成するようになっている。
【００２０】すなわち請求項３記載の発明では、フレー
ムはワード単位のデータによって構成されており、１ワ
ードのビット数の整数倍に並列展開することで、複数の
ワード分のデータについて並列にパリティ演算を行って
いる。そして、それぞれのパリティ演算手段の演算結果
を集約して１フレーム分のデータについて１ワードのパ
リティデータを生成している。複数のワードに並列展開
してパリティ演算を行うことにより、１ビット当たりの
処理時間を長くとることができる。また、並行して演算
した結果を集約して１ワードのパリティデータにしてい
るので誤り検出符号との比較を容易に行うことができ
る。
ムはワード単位のデータによって構成されており、１ワ
ードのビット数の整数倍に並列展開することで、複数の
ワード分のデータについて並列にパリティ演算を行って
いる。そして、それぞれのパリティ演算手段の演算結果
を集約して１フレーム分のデータについて１ワードのパ
リティデータを生成している。複数のワードに並列展開
してパリティ演算を行うことにより、１ビット当たりの
処理時間を長くとることができる。また、並行して演算
した結果を集約して１ワードのパリティデータにしてい
るので誤り検出符号との比較を容易に行うことができ
る。
【００２１】請求項４記載の発明では、複数のパリティ
演算手段は、演算結果を並列−直列変換する並列直列変
換手段をそれぞれ備え、演算結果を直列信号としてフレ
ームパリティ生成手段に送出するようになっている。
演算手段は、演算結果を並列−直列変換する並列直列変
換手段をそれぞれ備え、演算結果を直列信号としてフレ
ームパリティ生成手段に送出するようになっている。
【００２２】すなわち請求項４記載の発明では、複数の
パリティ演算手段の演算結果を並列−直列変換した後、
フレームパリティ生成手段に送出している。これによ
り、フレームパリティ生成手段に集中する信号線の数を
少なくすることができる。
パリティ演算手段の演算結果を並列−直列変換した後、
フレームパリティ生成手段に送出している。これによ
り、フレームパリティ生成手段に集中する信号線の数を
少なくすることができる。
【００２３】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２４】図１は本発明の一実施例における誤り検出
回路の回路構成の概要を表わしたものである。この誤り
検出回路は、ＳＴＭ−１６に収容されたＶＣ−４−１６
ｃパスについてＢ３演算を行い、その誤り検出を行うも
のである。図５と同一の回路部分には同一の符号を付し
てその説明を適宜省略する。誤り検出回路は主誤り検出
回路１１と、第２〜第１６の偶パリティ演算回路１２2
〜１２16から構成されている。ＳＴＭ−１６信号は、図
示しない直−並列変換回路によって、１２８並列展開さ
れている。そして、その最初の８ビットに相当するデー
タ１３が主誤り検出回路１１に入力されている。第２の
偶パリティ演算回路１２2 〜第１６の偶パリティ演算回
路１２16にはこれにつづく８ビットごとのデータが順に
入力されている。Ｊ１位置パスル生成回路１３２の出力
するＪ１位置パスル検出信号１３３は、第１〜第１６の
偶パリティ演算回路１２1 〜１２16にそれぞれ入力され
ている。これにより、各偶パリティ演算回路において、
Ｊ１バイトの位置が把握できるようになっている。
回路の回路構成の概要を表わしたものである。この誤り
検出回路は、ＳＴＭ−１６に収容されたＶＣ−４−１６
ｃパスについてＢ３演算を行い、その誤り検出を行うも
のである。図５と同一の回路部分には同一の符号を付し
てその説明を適宜省略する。誤り検出回路は主誤り検出
回路１１と、第２〜第１６の偶パリティ演算回路１２2
〜１２16から構成されている。ＳＴＭ−１６信号は、図
示しない直−並列変換回路によって、１２８並列展開さ
れている。そして、その最初の８ビットに相当するデー
タ１３が主誤り検出回路１１に入力されている。第２の
偶パリティ演算回路１２2 〜第１６の偶パリティ演算回
路１２16にはこれにつづく８ビットごとのデータが順に
入力されている。Ｊ１位置パスル生成回路１３２の出力
するＪ１位置パスル検出信号１３３は、第１〜第１６の
偶パリティ演算回路１２1 〜１２16にそれぞれ入力され
ている。これにより、各偶パリティ演算回路において、
Ｊ１バイトの位置が把握できるようになっている。
【００２５】第１〜第１６の偶パリティ演算回路１２1
〜１２16はそれぞれ、入力された８つのビットの各ビッ
トごとに、ＶＣ−４パスの１フレーム分の偶パリティを
演算するようになっている。各偶パリティ演算回路の出
力するパリティデータは偶パリティ合成回路１３に入力
されている。偶パリティ合成回路１３は、入力された８
ビット構成の１６個のパリティデータの対応するビット
同士の排他的論理和をとりＢ３演算としての最終的なパ
リティデータを生成するようになっている。偶パリティ
合成回路１３の出力するパリティデータとＢ３バイト分
離回路１３６によって分離されたＢ３バイトの値は、比
較器１３９で比較され、これらが不一致のときに所定の
誤り検出信号が出力されるようになっている。
〜１２16はそれぞれ、入力された８つのビットの各ビッ
トごとに、ＶＣ−４パスの１フレーム分の偶パリティを
演算するようになっている。各偶パリティ演算回路の出
力するパリティデータは偶パリティ合成回路１３に入力
されている。偶パリティ合成回路１３は、入力された８
ビット構成の１６個のパリティデータの対応するビット
同士の排他的論理和をとりＢ３演算としての最終的なパ
リティデータを生成するようになっている。偶パリティ
合成回路１３の出力するパリティデータとＢ３バイト分
離回路１３６によって分離されたＢ３バイトの値は、比
較器１３９で比較され、これらが不一致のときに所定の
誤り検出信号が出力されるようになっている。
【００２６】図２は、ＳＴＭ−１６信号と、主誤り検出
回路および各偶パリティ演算回路に入力される１２８並
列展開された信号の配列を表わしたものである。ＳＴＭ
−１６信号は１６多重されているので、フレームの先頭
からの１６バイトのデータ２１には、多重化される１６
個のデータの１バイト目がそれぞれ配置されている。シ
リアルに伝送されるＳＴＭ−１６信号は、図示しない直
−並列変換回路によって１６バイト単位に１２８並列展
開される。ＳＴＭ−１６信号のフレーム同期は、そのセ
クションオーバヘッド内の同期情報を基に図示しないフ
レーム同期回路によってとられている。これにより、１
２８並列展開は、ＳＴＭ−１６フレームの先頭のバイト
から行われるようになっている。また、セクションオー
バーヘッドに含まれるＡＵポインタは、ペイロード内の
位置を１６バイト単位に表わしている。そして、Ｊ１バ
イトはこの１６バイト単位の先頭に必ず収容されるよう
になっているので、ＡＵポインタによってＪ１バイトの
位置が正確に把握できるようになっている。
回路および各偶パリティ演算回路に入力される１２８並
列展開された信号の配列を表わしたものである。ＳＴＭ
−１６信号は１６多重されているので、フレームの先頭
からの１６バイトのデータ２１には、多重化される１６
個のデータの１バイト目がそれぞれ配置されている。シ
リアルに伝送されるＳＴＭ−１６信号は、図示しない直
−並列変換回路によって１６バイト単位に１２８並列展
開される。ＳＴＭ−１６信号のフレーム同期は、そのセ
クションオーバヘッド内の同期情報を基に図示しないフ
レーム同期回路によってとられている。これにより、１
２８並列展開は、ＳＴＭ−１６フレームの先頭のバイト
から行われるようになっている。また、セクションオー
バーヘッドに含まれるＡＵポインタは、ペイロード内の
位置を１６バイト単位に表わしている。そして、Ｊ１バ
イトはこの１６バイト単位の先頭に必ず収容されるよう
になっているので、ＡＵポインタによってＪ１バイトの
位置が正確に把握できるようになっている。
【００２７】１２８並列展開されたデータのうち、図１
の主誤り検出回路１１には１６バイトのデータ２１の中
の第１バイト２２に対応する８ビット分のデータ２３が
入力される。そして、図示しないラッチ回路によって、
１２８並列展開されたデータは、１６バイト分のデータ
２１がシリアルに伝送されるのと同じ期間だけ保持され
る。このため、各偶パリティ演算回路は、この期間で１
ビット分の処理を行えばよくなり、低速度の素子を用い
ることが可能になっている。次の１６バイトのデータ２
４が到来するタイミングで、主誤り検出回路１１に入力
されるデータは、次の１６バイトのデータ２４のうちの
第１バイト目のデータ２５を並列展開したデータ２６に
切り換わる。各１６バイトの第２バイト目に対応するデ
ータは並列展開されて、図１の第２の偶パリティ演算回
路１２2 に入力される。同様にして、第３バイト目から
第１６バイト目までの各バイトに対応するデータは、そ
れぞれ並列展開されて第３〜第１６の偶パリティ演算回
路１２3 〜１２16に入力されている。
の主誤り検出回路１１には１６バイトのデータ２１の中
の第１バイト２２に対応する８ビット分のデータ２３が
入力される。そして、図示しないラッチ回路によって、
１２８並列展開されたデータは、１６バイト分のデータ
２１がシリアルに伝送されるのと同じ期間だけ保持され
る。このため、各偶パリティ演算回路は、この期間で１
ビット分の処理を行えばよくなり、低速度の素子を用い
ることが可能になっている。次の１６バイトのデータ２
４が到来するタイミングで、主誤り検出回路１１に入力
されるデータは、次の１６バイトのデータ２４のうちの
第１バイト目のデータ２５を並列展開したデータ２６に
切り換わる。各１６バイトの第２バイト目に対応するデ
ータは並列展開されて、図１の第２の偶パリティ演算回
路１２2 に入力される。同様にして、第３バイト目から
第１６バイト目までの各バイトに対応するデータは、そ
れぞれ並列展開されて第３〜第１６の偶パリティ演算回
路１２3 〜１２16に入力されている。
【００２８】図３は、図１に示した偶パリティ演算回路
の回路構成の概要を表わしたものである。この図は第１
の偶パリティ演算回路１２1 を表わしている。第２〜第
１６の偶パリティ演算回路１２2 〜１２16は同一の回路
構成でありその説明は省略する。また、図６に示したＢ
３演算回路と同一の部分には同一の符号を付してその説
明を適宜省略する。８ビットの並列データ３１の各ビッ
トは、それぞれ単位パリティ演算回路３２1 〜３２8 に
入力されている。単位パリティ演算回路３１1は、パル
ス生成回路１４８からそれぞれタイミング信号１５２を
入力し、Ｊ１位置パルス検出信号１３３を基にＶＣ−４
パスのフレームの先頭から該当するビットについて１フ
レーム分の偶パリティを演算するようになっている。並
−直列変換回路３３は、第１〜第８の単位パリティ演算
回路３２1 〜３２8 によって求められた１フレーム分の
ビット毎のパリティデータを入力し、これを並列直列変
換し、シリアル信号として出力するようになっている。
これにより、各偶パリティ演算回路から出力される信号
線の数は１本だけになるので、主誤り検出回路１１の偶
パリティ合成回路１３に集中する信号線の数は１６本だ
けになっている。また、図１に示した偶パリティ合成回
路１３は、シリアルに入力されるデータの対応するビッ
ト位置のデータ同士の排他的論理和を取り、これを直並
列変換して出力するようになっている。
の回路構成の概要を表わしたものである。この図は第１
の偶パリティ演算回路１２1 を表わしている。第２〜第
１６の偶パリティ演算回路１２2 〜１２16は同一の回路
構成でありその説明は省略する。また、図６に示したＢ
３演算回路と同一の部分には同一の符号を付してその説
明を適宜省略する。８ビットの並列データ３１の各ビッ
トは、それぞれ単位パリティ演算回路３２1 〜３２8 に
入力されている。単位パリティ演算回路３１1は、パル
ス生成回路１４８からそれぞれタイミング信号１５２を
入力し、Ｊ１位置パルス検出信号１３３を基にＶＣ−４
パスのフレームの先頭から該当するビットについて１フ
レーム分の偶パリティを演算するようになっている。並
−直列変換回路３３は、第１〜第８の単位パリティ演算
回路３２1 〜３２8 によって求められた１フレーム分の
ビット毎のパリティデータを入力し、これを並列直列変
換し、シリアル信号として出力するようになっている。
これにより、各偶パリティ演算回路から出力される信号
線の数は１本だけになるので、主誤り検出回路１１の偶
パリティ合成回路１３に集中する信号線の数は１６本だ
けになっている。また、図１に示した偶パリティ合成回
路１３は、シリアルに入力されるデータの対応するビッ
ト位置のデータ同士の排他的論理和を取り、これを直並
列変換して出力するようになっている。
【００２９】このように、Ｊ１位置パスル検出信号を、
それぞれの偶パリティ演算回路に供給したので、Ｊ１バ
イトから始まる１フレームのデータについての偶パリテ
ィ演算を分散して処理することができる。さらに、分散
して演算した結果を、シリアル伝送するようにしたの
で、主誤り検出回路１１に集中する信号線の本数を少な
くすることができ、ＬＳＩ化の制約を受け難くなってい
る。
それぞれの偶パリティ演算回路に供給したので、Ｊ１バ
イトから始まる１フレームのデータについての偶パリテ
ィ演算を分散して処理することができる。さらに、分散
して演算した結果を、シリアル伝送するようにしたの
で、主誤り検出回路１１に集中する信号線の本数を少な
くすることができ、ＬＳＩ化の制約を受け難くなってい
る。
【００３０】以上説明した実施例は、ＳＴＭ−１６、Ｖ
Ｃ−４−１６ｃのデータ構成に対応する誤り検出回路で
あるが、多重化される数はこれに限られるものではな
い。また、実施例では、ＶＣ−４−１６ｃの１６バイト
単位のデータを１２８並列展開して処理するようにした
が、必ずしも１２８並列展開しなくてもよい。たとえ
ば、これを６４並列展開して処理することも可能であ
る。この場合でも、ＳＴＭ−Ｎのフレーム同期が取られ
ているので、Ｊ１バイトは、６４並列された先頭の８ビ
ットに配置される。したがって、Ｊ１位置パルス検出信
号を基に、Ｊ１バイトから１フレーム分のデータについ
てＢ３演算を行うことができる。また、並列展開された
データを８ビットごとに分散させたが、８ビットのｍ倍
（ｍは、Ｎの整数分の１の値）であって良い。このとき
は、各偶パリティ演算回路は、８×ｍビットのそれぞれ
のビットについてパリティを演算することになる。さら
に、パリティ合成回路において、８ビットのうちの対応
するビットどうしの排他的論理和をとるようにしておけ
ば、各偶パリティ演算回路は、必ずしも８ビットの整数
倍のビット数を処理しなくてもよい。
Ｃ−４−１６ｃのデータ構成に対応する誤り検出回路で
あるが、多重化される数はこれに限られるものではな
い。また、実施例では、ＶＣ−４−１６ｃの１６バイト
単位のデータを１２８並列展開して処理するようにした
が、必ずしも１２８並列展開しなくてもよい。たとえ
ば、これを６４並列展開して処理することも可能であ
る。この場合でも、ＳＴＭ−Ｎのフレーム同期が取られ
ているので、Ｊ１バイトは、６４並列された先頭の８ビ
ットに配置される。したがって、Ｊ１位置パルス検出信
号を基に、Ｊ１バイトから１フレーム分のデータについ
てＢ３演算を行うことができる。また、並列展開された
データを８ビットごとに分散させたが、８ビットのｍ倍
（ｍは、Ｎの整数分の１の値）であって良い。このとき
は、各偶パリティ演算回路は、８×ｍビットのそれぞれ
のビットについてパリティを演算することになる。さら
に、パリティ合成回路において、８ビットのうちの対応
するビットどうしの排他的論理和をとるようにしておけ
ば、各偶パリティ演算回路は、必ずしも８ビットの整数
倍のビット数を処理しなくてもよい。
【００３１】
【発明の効果】このように請求項１記載の発明によれ
ば、パリティ演算手段はそれぞれフレーム先頭検出信号
を基にフレームの先頭位置を把握しているので、分散し
てパリティ演算を行っても、フレームの先頭から１フレ
ーム分のパリティ演算を行うことができる。分散して処
理することにより、各パリティ演算手段で必要とされる
処理速度が低くなり、低速度の素子によって誤り検出回
路を構成することができる。
ば、パリティ演算手段はそれぞれフレーム先頭検出信号
を基にフレームの先頭位置を把握しているので、分散し
てパリティ演算を行っても、フレームの先頭から１フレ
ーム分のパリティ演算を行うことができる。分散して処
理することにより、各パリティ演算手段で必要とされる
処理速度が低くなり、低速度の素子によって誤り検出回
路を構成することができる。
【００３２】また請求項２記載の発明によれば、パリテ
ィ演算手段およびフレームパリティ生成手段によって求
めたパリティデータと、フレーム内の所定の位置に配置
された誤り検出符号をフレーム先頭検出信号を基にして
抽出し、これらを比較している。これにより、フレーム
内のデータに誤りが生じているかどうかの判別を容易に
行うことができる。また、シリアル伝送されるビットレ
ートが高くなっても、分散処理しているので、パリティ
演算を比較的低速度の回路素子を用いて行うことができ
る。
ィ演算手段およびフレームパリティ生成手段によって求
めたパリティデータと、フレーム内の所定の位置に配置
された誤り検出符号をフレーム先頭検出信号を基にして
抽出し、これらを比較している。これにより、フレーム
内のデータに誤りが生じているかどうかの判別を容易に
行うことができる。また、シリアル伝送されるビットレ
ートが高くなっても、分散処理しているので、パリティ
演算を比較的低速度の回路素子を用いて行うことができ
る。
【００３３】さらに請求項３記載の発明によれば、１ワ
ードのビット数の整数倍に並列展開し、複数のパリティ
演算手段によってビットごとのパリティ演算を行ってい
る。そして、これらの演算結果を集約して１フレーム分
のデータについて１ワードのパリティデータを生成して
いる。これにより、ワード単位のデータに対するパリテ
ィ演算を分散して処理することができる。
ードのビット数の整数倍に並列展開し、複数のパリティ
演算手段によってビットごとのパリティ演算を行ってい
る。そして、これらの演算結果を集約して１フレーム分
のデータについて１ワードのパリティデータを生成して
いる。これにより、ワード単位のデータに対するパリテ
ィ演算を分散して処理することができる。
【００３４】また請求項４記載の発明によれば、複数の
パリティ演算手段の演算結果を並列−直列変換した後、
フレームパリティ生成手段に送出している。これによ
り、フレームパリティ生成手段に集中する信号線の数を
少なくすることができる。たとえば、比較的サイズの大
きいＶＣ−４−Ｘｃパスを扱う場合でも、１箇所に集中
する信号線の数が少なくなりＬＳＩ化の制約を受け難く
い。その結果、パリティ演算の分散処理を容易に行うこ
とができる。
パリティ演算手段の演算結果を並列−直列変換した後、
フレームパリティ生成手段に送出している。これによ
り、フレームパリティ生成手段に集中する信号線の数を
少なくすることができる。たとえば、比較的サイズの大
きいＶＣ−４−Ｘｃパスを扱う場合でも、１箇所に集中
する信号線の数が少なくなりＬＳＩ化の制約を受け難く
い。その結果、パリティ演算の分散処理を容易に行うこ
とができる。
【図１】本発明の一実施例における誤り検出回路につい
てその構成の概要を表わしたブロック図である。
てその構成の概要を表わしたブロック図である。
【図２】ＳＴＭ−１６フレームにおけるデータの配列お
よびこれを並列展開したときのデータの配列を表わした
説明図である。
よびこれを並列展開したときのデータの配列を表わした
説明図である。
【図３】図１に示した誤り検出回路の偶パリティ演算回
路部分についてその回路構成の概要を表わしたブロック
図である。
路部分についてその回路構成の概要を表わしたブロック
図である。
【図４】ＳＴＭ−Ｎ信号およびＶＣ−４パスのフレーム
構成を表わした説明図である。
構成を表わした説明図である。
【図５】従来から使用されているＢ３誤り検出回路の構
成を表わしたブロック図である。
成を表わしたブロック図である。
【図６】図５に示したＢ３誤り検出回路のＢ３演算回路
部分についてその回路構成の概要を表わしたブロック図
である。
部分についてその回路構成の概要を表わしたブロック図
である。
１１ 主誤り検出回路 １２1 〜１２16 偶パリティ演算回路 １３ 偶パリティ合成回路 ３２1 〜３２8 単位偶パリティ演算回路 ３３ 並−直列変換回路 １３２ Ｊ１位置パルス生成回路 １３６ Ｂ３バイト分離回路 １３９ 比較回路 １４４ アンド回路 １４５ フリップフロップ回路 １４６ 排他的論理和回路 １５１ ラッチ回路
Claims (4)
- 【請求項１】 直列に伝送されてくるフレーム構成され
たデータの先頭位置を表わしたアドレス情報を基にフレ
ームの先頭データの到来する時点で所定のフレーム先頭
検出信号を出力するフレーム先頭検出手段と、 前記直列に伝送されてくるデータを予め定められたビッ
ト幅の並列データに順次並列展開する並列展開手段と、 前記フレーム先頭検出信号を基にフレームの先頭から１
フレーム分のデータについてこの並列展開手段によって
並列展開された並列データの各ビットごとのパリティ演
算を任意のビット数ずつ分担して行う複数のパリティ演
算手段と、 これら複数のパリティ演算手段の演算結果を基に１フレ
ーム分のデータについてのパリティデータを生成するフ
レームパリティ生成手段とを具備することを特徴とする
誤り検出回路。 - 【請求項２】 直列に伝送されてくるフレーム構成され
たデータの先頭位置を表わしたアドレス情報を基にフレ
ームの先頭データの到来する時点で所定のフレーム先頭
検出信号を出力するフレーム先頭検出手段と、 このフレーム先頭検出手段の出力するフレーム先頭検出
信号を基にフレーム内の所定の位置に配置された誤り検
出符号を抽出する誤り検出符号抽出手段と、 前記直列に伝送されてくるデータを予め定められたビッ
ト幅の並列データに順次並列展開する並列展開手段と、 前記フレーム先頭検出信号を基にフレームの先頭から１
フレーム分のデータについてこの並列展開手段によって
並列展開された並列データの各ビットごとのパリティ演
算を任意のビット数ずつ分担して行う複数のパリティ演
算手段と、 これら複数のパリティ演算手段の演算結果を基に１フレ
ーム分のデータについてのパリティデータを生成するフ
レームパリティ生成手段と、 このフレームパリティ生成手段によって生成されたパリ
ティデータと前記誤り検出符号抽出手段によって抽出さ
れた誤り検出符号の値を比較しこれらが一致しないとき
に所定の誤り検出信号を出力する比較手段とを具備する
ことを特徴とする誤り検出回路。 - 【請求項３】 前記フレームは所定のビット数の複数の
ワードによって構成され、前記並列展開手段は直列に伝
送されてくるデータを１ワードの整数倍のビット幅に並
列展開し、前記フレームパリティ生成手段は前記複数の
パリティ演算手段の演算結果を基に１フレーム分のデー
タについて１ワードのパリティデータを生成することを
特徴とする請求項１または請求項２記載の誤り検出回
路。 - 【請求項４】 前記複数のパリティ演算手段は、演算結
果を並列−直列変換する並列直列変換手段をそれぞれ備
え、演算結果を直列信号として前記フレームパリティ生
成手段に送出することを特徴とする請求項１または請求
項２記載の誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6278020A JP2671834B2 (ja) | 1994-11-11 | 1994-11-11 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6278020A JP2671834B2 (ja) | 1994-11-11 | 1994-11-11 | 誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139702A true JPH08139702A (ja) | 1996-05-31 |
| JP2671834B2 JP2671834B2 (ja) | 1997-11-05 |
Family
ID=17591533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6278020A Expired - Lifetime JP2671834B2 (ja) | 1994-11-11 | 1994-11-11 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671834B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999053641A1 (en) * | 1998-04-15 | 1999-10-21 | Alcatel | Mismatch detection in sdh frame trace identifiers |
| KR20020055519A (ko) * | 2000-12-28 | 2002-07-09 | 엘지전자 주식회사 | 통신시스템에서의 에러 검출 장치 |
| CN106301298A (zh) * | 2016-08-09 | 2017-01-04 | 上海斐讯数据通信技术有限公司 | 一种通信传输系统及通信传输方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06214815A (ja) * | 1993-01-14 | 1994-08-05 | Mitsubishi Electric Corp | 直列パリティ算出回路 |
| JP3044355U (ja) * | 1997-06-13 | 1997-12-22 | 前澤給装工業株式会社 | 管継手における抜け止め及び止水構造 |
-
1994
- 1994-11-11 JP JP6278020A patent/JP2671834B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06214815A (ja) * | 1993-01-14 | 1994-08-05 | Mitsubishi Electric Corp | 直列パリティ算出回路 |
| JP3044355U (ja) * | 1997-06-13 | 1997-12-22 | 前澤給装工業株式会社 | 管継手における抜け止め及び止水構造 |
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| CN106301298A (zh) * | 2016-08-09 | 2017-01-04 | 上海斐讯数据通信技术有限公司 | 一种通信传输系统及通信传输方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671834B2 (ja) | 1997-11-05 |
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