WO2011089981A1 - 信号生成装置および信号生成方法 - Google Patents

信号生成装置および信号生成方法 Download PDF

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filter
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signal
generation device
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裕康 佐野
浩志 富塚
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三菱電機株式会社
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H17/02—Frequency selective networks
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    • H03H17/0275—Polyphase filters comprising non-recursive filters
    • H—ELECTRICITY
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    • H03H17/02—Frequency selective networks
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    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0642—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being arbitrary or irrational

Definitions

  • the present invention relates to a signal generation device and a signal generation method for generating a signal obtained by converting a sampling frequency based on a sampled input signal.
  • sampling frequency conversion that converts a signal sampled at one sampling frequency into a signal sampled at another sampling frequency may be performed.
  • a conventional sampling frequency conversion method will be described.
  • sampling frequency conversion is performed using an oversampling polyphase filter.
  • the oversampling polyphase filter is a filter used to generate a signal having a sampling frequency M times, and M filters each having a tap coefficient set so as to generate a filter H having a desired filter characteristic. Use a filter bank. Then, the signals output from each filter bank are periodically selected at equal time intervals to be output signals, whereby filtering processing and sampling frequency conversion can be performed.
  • the tap coefficients of the four sub-filters are obtained by extracting the tap coefficients of the desired filter H at regular intervals by shifting the base points.
  • the tap coefficients of the filter banks are set according to the characteristics of the filter H, and four filter banks are set to F1, F2, F3, and F4 at equal time intervals within the sampling interval of the input signal.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a signal generation device and a signal generation method capable of performing sampling frequency conversion at an arbitrary ratio with a simple configuration.
  • the present invention includes a filter unit that performs sampling frequency conversion on an input signal having a predetermined sampling frequency and generates the signal after the sampling frequency conversion as an output signal.
  • the signal generation apparatus and the signal generation method according to the present invention have a fixed frequency of the high-speed clock for operation and include filter bank means, and the filter control means uses the frequency of the high-speed clock for operation and the sampling frequency of the output signal. Based on the ratio, a tap coefficient set to be set in the filter bank means is selected, and the output after the filter bank means performs filtering using the selected set of tap coefficients is used as the output signal after the sampling conversion. Since it did in this way, there exists an effect that sampling frequency conversion of arbitrary ratios can be performed with a simple structure.
  • FIG. 1 is a diagram illustrating a functional configuration example of the signal generation device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the filter bank.
  • FIG. 3 is a diagram illustrating an example of the switching operation of the switching unit.
  • FIG. 4A is a diagram illustrating an example of a tap coefficient corresponding to an impulse response with a desired filter characteristic H of 16 times oversample.
  • FIG. 4B is a diagram of an example of the filter bank tap coefficient set (H 0 ).
  • FIG. 4C is a diagram illustrating an example of a filter bank tap coefficient set (H 4 ).
  • FIG. 4-4 is a diagram illustrating an example of a filter bank tap coefficient set (H 8 ).
  • FIG. 1 is a diagram illustrating a functional configuration example of the signal generation device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the filter bank.
  • FIG. 3 is a diagram illustrating an example of the switching operation of the switching
  • FIG. 4-5 is a diagram illustrating an example of a filter bank tap coefficient set (H 12 ).
  • FIG. 5 is a diagram illustrating a configuration example of the control signal generation unit.
  • FIG. 6 is a diagram illustrating an example of the operation when the ratio between the frequency of the high-speed clock and the sampling frequency of the output signal is four times.
  • FIG. 7 is a diagram showing an example of the operation when the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal is smaller than four times.
  • FIG. 8 is a diagram illustrating an example of the operation when the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal is double.
  • FIG. 9 is a diagram illustrating a functional configuration example of the signal generation device according to the second embodiment.
  • FIG. 10 is a diagram illustrating a functional configuration example of the signal generation device according to the third embodiment.
  • FIG. 11 is a diagram illustrating a configuration example of the averaging processing unit.
  • FIG. 1 is a diagram illustrating a functional configuration example of a first embodiment of a signal generation device according to the present invention.
  • the signal generation device 1 according to the present embodiment performs a sampling frequency conversion process on an input signal X n (n indicates a sampling number) having a predetermined sampling frequency, and a signal Ym (m after the sampling frequency conversion process) (Sample number after sampling frequency conversion processing) is output.
  • the signal generator 1 of the present embodiment includes a filter bank 2-0 to 2- (L-1) (L is an integer of 1 or more), a control signal generator (control means) 3 And a switching unit 4.
  • FIG. 2 is a diagram illustrating a configuration example of the filter banks 2-0 to 2- (L-1).
  • the filter banks 2-0 to 2- (L-1) have the same configuration, and include a shift register 10, multipliers 11-0 to 11-4, and an adder 12.
  • the multipliers 11-0 to 11-4 constitute a coefficient multiplication unit 13.
  • the configuration of the filter banks 2-0 to 2- (L-1) is the same as that of an ordinary FIR (Finite Impulse Response) filter.
  • the shift register 10 generates signals X n , X n ⁇ 1 , X n ⁇ 2 , X n ⁇ 3 , and X n ⁇ 4 delayed by one sample with respect to the input signal X n .
  • Multiplier 11-0 multiplies Xn by tap coefficient C0
  • multiplier 11-1 multiplies Xn-1 by tap coefficient C1
  • multiplier 11-2 multiplies Xn-2 by tap coefficient C1.
  • the multiplier 11-3 multiplies Xn-3 by the tap coefficient C3, and the multiplier 11-4 multiplies Xn-4 by the tap coefficient C4.
  • the adding unit 12 adds the outputs of the multipliers 11-0 to 11-4 and outputs the result to the switching unit 4.
  • FIG. 3 is a diagram illustrating an example of the switching operation of the switching unit 4.
  • the frequency of the operation clock is made the same as the sampling frequency of the output signal (the converted sampling frequency after the sampling frequency conversion), and the filter bank is switched based on the operation clock ( By switching the filter bank to be selected as the output signal, it is possible to generate an output signal having a post-conversion sampling frequency.
  • fclk and fout are not necessarily the same because the high-speed clock frequency fclk for operation is fixed and the sampling frequencies fout of a plurality of output signals are supported. Therefore, in this embodiment, the filter bank to be selected is changed by fclk / fout.
  • L 16
  • the sampling frequency can be converted up to 16 times the input signal Xn . Therefore, the high-speed clock frequency fclk for operation may be any frequency that is 16 times or more the sampling frequency of the input signal, but here the high-speed clock frequency fclk is set to a sampling frequency 16 times that of the input signal.
  • the sampling frequency of the input signal Xn is fixed.
  • sampling frequency conversion is performed using four filter banks.
  • four filter banks 2-0, 2-4, 2-8, and 2-12 H 0 , H 4 , H 8 , H 12 ) are selected.
  • the filter banks 2-0 to 2- (L-1) a set of tap coefficients H 0 to H L-1 in which a desired filter characteristic H is extracted from the tap coefficients corresponding to each filter bank is set.
  • the tap coefficients set in each filter bank are 5 (C0, C1, C2, C3, C4).
  • H 0 ⁇ h (0,0), h (0,1), h (0,2), h (0,3), h (0,4) ⁇
  • H 1 ⁇ h (1, 0), h (1, 1), h (1, 2), h (1, 3), h (1, 4) ⁇
  • H 2 ⁇ h (2, 0), h (2, 1), h (2, 2), h (2, 3), h (2, 4), ...
  • H 4 ⁇ h (4, 0), h (4, 1), h (4, 2), h ( 4,3), h (4,4) ⁇ , ...
  • H 15 ⁇ h (15,0), h (15,1), h (15,2), h (15,3), h (15 , 4) ⁇ .
  • H 0 to H L-1 is a set of tap coefficients obtained by extracting tap coefficients corresponding to a desired filter characteristic H at equal intervals (L intervals) by changing the start points one by one. It is a set of tap coefficients obtained by polyphase decomposition of the filter characteristic H.
  • FIG. 3 shows four filter banks 2-0, 2-4, 2-8, and 2-12 (corresponding to H 0 , H 4 , H 8 , and H 12 respectively) are selected and four filter banks are selected.
  • movement which switches in order is shown.
  • FIG. 4A shows an example of all tap coefficients corresponding to the impulse response of the desired filter characteristic H with 16 times oversampling.
  • FIG. 4B shows a set of tap coefficients of the filter bank 2-0. (H 0) indicates, Figure 4-3 shows a set of tap coefficients of the filter bank 2-4 (H 4), Figure 4-4, set of tap coefficients of the filter bank 2-8 (H 8) 4-5 shows a set of tap coefficients (H 12 ) of the filter bank 2-12.
  • the tap coefficients of the filter banks 2-0, 2-4, 2-8, and 2-12 are all tap coefficients corresponding to the impulse response of the desired filter characteristic H. Are extracted at equal intervals (L intervals) by shifting the start point by four points. Therefore, as shown in FIG. 3, the switching unit 4 switches four of the filter banks 2-0, 2-4, 2-8, and 2-12 at a time interval corresponding to fout, whereby 1 of fclk is obtained.
  • An output signal Y m having a sampling frequency of / 4 can be generated.
  • the sampling frequency fout of the output signal is set in the control signal generation unit 3, and the control signal generation unit 3 generates a control signal for the switching unit 4 based on the fout, as will be described later.
  • the unit 4 switches the filter bank to be selected based on the control signal.
  • the process of the control signal generation unit 3 will be described.
  • FIG. 5 is a diagram illustrating a configuration example of the control signal generation unit 3.
  • the control signal generation unit 3 includes a phase generation unit 31, a shift register enable generation unit 32, and a filter control unit 33.
  • the control signal generation unit 3 operates with a high-speed clock (frequency fclk) for operation.
  • the control signal generator 3 receives a sampling frequency setting (phase) that is a value determined by the ratio between the frequency of the high-speed clock and the output sampling frequency.
  • the output sampling frequency may be input to the control signal generation unit 3, and the control signal generation unit 3 may calculate the sampling frequency setting (phase).
  • Sampling frequency setting (phase) ⁇ P is a value calculated based on the following equation (1). Note that ⁇ P is not necessarily an integer.
  • ⁇ P L / (fclk / fout) (1)
  • fclk / fout 4
  • the sampling frequency setting (phase) ⁇ P 4.
  • the phase of 0 to 2 ⁇ is expressed as a value that is linearly converted to a value of 0 to (L ⁇ 1), and ⁇ P is also expressed as a converted phase.
  • the phase generation unit 31 integrates the phase based on the input sampling frequency setting (phase), and uses the result (0 to (L ⁇ 1)) obtained by performing the modulo L operation on the integration result as the output phase. Output.
  • the phase generation unit 31 obtains the output phase P (k) based on ⁇ P, for example, according to the following equation (2).
  • S (0) is 0 here.
  • F (•) is a function that performs processing to round off the decimal point
  • the phase generation unit 31 outputs the output phase P (k) to the shift register enable generation unit 32 and the filter control unit 33.
  • the switching unit 4 performs switching based on this control signal.
  • the shift register enable generation unit 32 generates a shift register enable pulse that instructs updating of the contents of the shift registers 10 of the filter banks 2-0 to 2- (L-1) based on the output phase P (k).
  • the filter banks 2-0 to 2- (L-1) update the value of the shift register 10 to a value based on the next (next sample) input signal based on the shift register enable pulse.
  • the shift register enable pulse generation method of the shift register enable generation unit 32 may be any method as long as the shift register enable pulse is generated once in the sampling period of the input signal.
  • the output phase P (k) compares P (k) with a predetermined threshold value ⁇ in units of high-speed clocks, and P (k) is greater than or equal to ⁇ , one high-speed clock unit This pulse is generated.
  • FIG. 6 is a diagram illustrating an example of the operation when the ratio between the frequency of the high-speed clock and the sampling frequency of the output signal is four times.
  • one out of every four high-speed clock cycles is indicated by a high-speed clock arrow, and the filter banks 2-0 to 2- (L--) are indicated by the clock indicated by the arrow (once every four times). 1) is selected, and output signals from the selected 2-0 to 2- (L-1) are output as output signals after sampling conversion.
  • FIG. 6 shows the set numbers (H 0 , H 4 , H 8 , H 12 ) of tap coefficients of the selected filter bank 2-j and the output phase at that time (phase in FIG. 6).
  • the shift register enable pulse is set between the arrows (for four high-speed clocks), but in practice, it may be set to High for each high-speed clock.
  • the value of ⁇ is not limited to 8, and any value from 0 to L ⁇ 1 can be used.
  • FIG. 7 is a diagram showing an example of the operation when the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal is smaller than four times.
  • L 16
  • the ratio fclk / fout between the frequency of the high-speed clock for operation and the sampling frequency of the output signal is a value 4 + b (for example, 0.5 /
  • An example of operation in the case of 4 ⁇ b ⁇ 0.5 / 3) is shown.
  • the output phase P (k) calculated based on the expression (2) is rounded off to the first four points by rounding off the decimal point of S (k).
  • S (0) 0 (initial value) at the first point
  • P (3) is 12.
  • S (k) is converted to an integer (rounded or rounded down) and a filter bank to be selected is determined, so that the frequency of the high-speed clock for operation and the sampling frequency of the output signal can be reduced.
  • a case where the ratio does not become an integral multiple can also be handled. Therefore, it is possible to cope with a sampling frequency of an arbitrary output signal with a small error by using a limited number of filter banks.
  • FIG. 8 is a diagram showing an example of the operation when the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal is 8 times.
  • ⁇ P 2
  • eight filter banks of filter banks 2-0, 2-2, 2-4, 2-6, 2-8, 2-10, 2-12, and 2-14 are sequentially switched.
  • an output signal having a sampling frequency of 1/8 of the frequency of the high-speed clock for operation is generated.
  • ⁇ P is used to determine the filter banks 2-0 to 2- (L-1) to be selected.
  • the frequency of the high-speed clock for operation, the sampling frequency of the output signal Other methods may be used without using ⁇ P as long as the method performs the same selection (switching) as described above based on the ratio.
  • the control signal generation unit 3 applies the filter bank to the filter unit.
  • a tap coefficient set to be set in a filter bank selected as an output signal is instructed.
  • filter banks 2-0 to 2- (L-1) to be selected are determined based on ⁇ P, that is, the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal.
  • ⁇ P that is, the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal.
  • any method may be used as long as it is a method for determining the filter banks 2-0 to 2- (L-1) based on the sampling frequency of the output signal.
  • the frequency of the high-speed clock for operation is fixed, L filter banks 2-0 to 2- (L-1) corresponding to the maximum oversampling ratio L are provided, and the phase The generation unit 31 determines and designates the filter bank 2-0 to 2- (L-1) to be selected based on the ratio between the frequency of the high-speed clock for operation and the sampling frequency of the output signal, and the switching unit 4
  • the outputs from the filter banks 2-0 to 2- (L-1) are selected and output. Therefore, without combining multiple up-sampling and down-sampling polyphase filters, the frequency of the high-speed clock for operation is fixed with a simple configuration, and sampling frequency conversion of any oversampling ratio up to the maximum oversampling ratio It can be performed.
  • FIG. FIG. 9 is a diagram illustrating a functional configuration example of the second embodiment of the signal generation device according to the present invention.
  • the signal generation device 1 a according to the present embodiment includes a filter bank 2 and a control signal generation unit 5.
  • the filter bank 2 has the same configuration as the filter banks 2-0 to 2- (L-1) of the first embodiment. In the first embodiment, L filter banks are provided, but in the signal device 1a of the present embodiment, one filter bank 2 is used.
  • the control signal generation unit 5 includes a phase generation unit 51, a shift register enable generation unit 52, and a tap coefficient generation unit (filter control means) 53.
  • the operation is performed with the high-speed clock fclk corresponding to the maximum oversampling ratio.
  • the maximum oversampling ratio L (resolution) is assumed to be 16.
  • the phase generation unit 51 of the control signal generation unit 5 has a sampling frequency setting (phase) ⁇ P determined by the ratio of the frequency of the high-speed clock and the output sampling frequency. Entered.
  • the phase generation unit 51 obtains the output phase P (k) similarly to the phase generation unit 31 of the first embodiment, and outputs it to the shift register enable generation unit 52 and the tap coefficient generation unit 53.
  • the operation of the shift register enable generation unit 52 is the same as the operation of the shift register enable generation unit 32 of the first embodiment.
  • the coefficient multiplier 13 of the filter bank 2 sets the set of tap coefficients output from the tap coefficient generator 53 as tap coefficients (C0 to C4).
  • the filter bank 2 outputs a signal filtered using the tap coefficient set H j as the output signal Ym after the sanding frequency conversion.
  • the operations of the present embodiment other than those described above are the same as those of the first embodiment.
  • one filter bank 2 is provided, and the tap coefficient generation unit 53 holds a set of tap coefficients H 0 to H 12 and is calculated in the same manner as in the first embodiment. Based on (k), a set of tap coefficients is selected, and the coefficient multiplier 13 of the filter bank 2 sets the selected set of tap coefficients. Therefore, the same effect as in the first embodiment can be obtained by using one filter bank, and the configuration can be simplified as compared with the first embodiment.
  • FIG. 10 is a diagram illustrating a functional configuration example of the signal generation device according to the third embodiment of the present invention.
  • the signal generation device 1 b according to the present embodiment includes a signal generation unit 6 and an averaging processing unit 7.
  • the signal generation unit 6 has the same configuration as the signal generation device 1 of the first embodiment or the signal generation device 1a of the second embodiment.
  • the sampling frequency setting (phase) ⁇ P is averaged and then input to the control signal generation unit 3 of the first embodiment or the control signal generation unit 5 of the second embodiment.
  • any configuration may be used for the configuration of the averaging processing unit 7 and the averaging processing method, an example using an IIR (Infinite Impulse Response) filter will be described here.
  • FIG. 11 is a diagram illustrating a configuration example of the averaging processing unit 7.
  • the averaging processing unit 7 includes a multiplier 71, an adder 72, a multiplier 73, and a delay unit (D) 74.
  • ⁇ (0 ⁇ ⁇ ⁇ 1) is a gain for setting the smoothing of the filter. Since the process of the averaging process part 7 is the same as the process of a normal IIR filter, description is abbreviate
  • the configuration of the averaging processing unit 7 is not limited to this, and may be realized by other configurations such as a configuration using primary and secondary loop filters. The operations of the present embodiment other than those described above are the same as those in the first or second embodiment.
  • ⁇ P is input to the phase generation unit 51, and ⁇ P is averaged.
  • sampling frequency of the output signal is input to the phase generation unit 51, sampling of the output signal is performed. Average frequency.
  • the signal generation device and the signal generation method according to the present invention are useful for a signal generation device that generates a signal obtained by converting a sampling frequency based on a sampled input signal, and in particular, a signal after conversion. This is suitable when the sampling frequency is not fixed.

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Abstract

　所定のサンプリング周波数の入力信号に対してサンプリング周波数変換を行い、サンプリング周波数変換後の信号を出力信号として生成するフィルタバンク（２－０～２－（Ｌ－１））と、出力信号のサンプリング周波数を示すサンプリング周波数設定値に基づいて用いるフィルタバンク（２－０～２－（Ｌ－１））を選択する制御信号生成部３と、を備え、切替部４は、制御信号生成部３の選択結果に基づいてフィルタバンク（２－０～２－（Ｌ－１））を選択する。

Description

信号生成装置および信号生成方法
　本発明は、サンプリングされた入力信号に基づいてサンプリング周波数を変換した信号を生成する信号生成装置および信号生成方法に関する。
　無線通信等では、あるサンプリング周波数でサンプリングされた信号を別のサンプリング周波数でサンプリングされた信号に変換するサンプリング周波数変換が行なわれることがある。以下、従来のサンプリング周波数変換方法について説明する。ここでは、オーバサンプリング・ポリフェーズフィルタを用いてサンプリング周波数変換を行なう場合を説明する。
　オーバサンプリング・ポリフェーズフィルタは、サンプリング周波数をＭ倍にした信号を生成するために用いるフィルタであり、所望のフィルタ特性を有するフィルタＨを生成するように、それぞれタップ係数が設定されたＭ個のフィルタバンクを用いる。そして、各フィルタバンクから出力される信号を、周期的に等時間間隔で選択して出力信号とすることにより、フィルタリング処理を行うとともにサンプリング周波数変換を行なうことができる。
　たとえば、Ｍ＝４の場合、所定のサンプリング間隔の入力信号は、Ｍ＝４個のサブフィルタにそれぞれ入力される。４個のサブフィルタのタップ係数は、所望のフィルタＨのタップ係数をそれぞれ基点をずらして等間隔に取り出したものである。４個のサブフィルタをＦ１～Ｆ４とし、Ｆ１～Ｆ４のタップ係数のセットをそれぞれＨ0＝｛h(0，0)，h(0，1)，h(0，2)，h(0，3)，h(0，4)｝，Ｈ1＝｛h(1，0)，h(1，1)，h(1，2)，h(1，3)，h(1，4)｝，Ｈ2＝｛h(2，0)，h(2，1)，h(2，2)，h(2，3)，h(2，4)｝，Ｈ3＝｛h(3，0)，h(3，1)，h(3，2)，h(3，3)，h(3，4)｝とすると、４倍のオーバーサンプルに対応するフィルタＨのインパルス応答は、｛h(0，0)，h(1，0)，h(2，0)，h(3，0)，h(0，1)，h(1，1)，…｝となる。なお、ここでは、ＦＩＲフィルタを想定し、各フィルタバンクのタップ係数は、フィルタＨの４倍オーバーサンプルに対応するインパルス応答に基づいて設定するとする。
　以上のように、フィルタＨの特性に応じて、フィルタバンクのタップ係数を設定しておき、入力信号のサンプリング間隔内で、等時間間隔で４個のフィルタバンクをＦ１，Ｆ２，Ｆ３，Ｆ４の出力を順番に選択することにより、４倍にサンプリング周波数を変換した出力信号を得ることができる。
西村著　「ディジタル信号処理による通信システム設計」，ＣＱ出版社，ｐｐ．７９－８９（２００６年６月）
　しかしながら、上記従来のポリフェーズフィルタを用いたサンプリング変換方法によれば、出力信号を任意のサンプリング周波数に変換する場合には、入力信号のサンプリング周波数およびサンプリング変換処理用の動作クロックの周波数を変える必要がある、という問題があった。
　また、動作クロックが固定周波数の場合に、出力信号のサンプリング周波数を任意の値に設定するためには、オーバサンプリングとダウンサンプリングのポリフェーズフィルタを複数組み合わせて実現する必要がある。そのため、演算規模が増大し、またポリフェーズフィルタのタップ係数の候補数が増大することによりメモリ規模が増大する、という問題があった。
　また、動作クロックが固定周波数の場合に、出力信号のサンプリング周波数を任意の値に設定するためには、ポリフェーズフィルタを構成する際には出力信号のサンプリング周波数に対応した複数のフィルタバンクを用いる必要があるため、演算規模または回路が増大する、という問題があった。
　本発明は、上記に鑑みてなされたものであって、簡易な構成で、任意の比率のサンプリング周波数変換を行なうことができる信号生成装置および信号生成方法を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、所定のサンプリング周波数の入力信号に対してサンプリング周波数変換を行い、前記サンプリング周波数変換後の信号を出力信号として生成するフィルタ手段と、前記出力信号のサンプリング周波数を示すサンプリング周波数設定値に基づいて前記フィルタ手段が用いるタップ係数の組をあらかじめ定めた複数のタップ係数の組から選択する制御手段と、を備え、前記フィルタ手段は、前記制御手段の選択結果に基づいて前記サンプリング周波数変換を生成することを特徴とする。
　本発明にかかる信号生成装置および信号生成方法は、動作用の高速クロックの周波数を固定とし、フィルタバンク手段を備え、フィルタ制御手段が、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比に基づいて、フィルタバンク手段に設定するタップ係数のセットを選択して、選択したタップ係数のセットを用いてフィルタバンク手段がフィルタリングを行った後の出力、をサンプリング変換後の出力信号とするようにしたので、簡易な構成で、任意の比率のサンプリング周波数変換を行なうことができる、という効果を奏する。
図１は、実施の形態１の信号生成装置の機能構成例を示す図である。 図２は、フィルタバンクの構成例を示す図である。 図３は、切替部の切替動作の一例を示す図である。 図４－１は、１６倍オーバーサンプルの所望のフィルタ特性Ｈのインパルス応答に対応するタップ係数の一例を示す図である。 図４－２は、フィルタバンクのタップ係数のセット（Ｈ0）の一例を示す図である。 図４－３は、フィルタバンクのタップ係数のセット（Ｈ4）の一例を示す図である。 図４－４は、フィルタバンクのタップ係数のセット（Ｈ8）の一例を示す図である。 図４－５は、フィルタバンクのタップ係数のセット（Ｈ12）の一例を示す図である。 図５は、制御信号生成部の構成例を示す図である。 図６は、高速クロックの周波数と出力信号のサンプリング周波数との比が４倍となる場合の動作の一例を示す図である。 図７は、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比が４倍よりも小さいときの動作の一例を示す図である。 図８は、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比が２倍のときの動作の一例を示す図である。 図９は、実施の形態２の信号生成装置の機能構成例を示す図である。 図１０は、実施の形態３の信号生成装置の機能構成例を示す図である。 図１１は、平均化処理部の構成例を示す図である。
　以下に、本発明にかかる信号生成装置および信号生成方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明にかかる信号生成装置の実施の形態１の機能構成例を示す図である。本実施の形態の信号生成装置１は、所定のサンプリング周波数の入力信号Ｘn（ｎは、サンプリング番号を示す）に対してサンプリング周波数変換処理を実施し、サンプリング周波数変換処理後の信号Ｙｍ（ｍはサンプリング周波数変換処理後のサンプル番号）を出力する。
　図１に示すように、本実施の形態の信号生成装置１は、フィルタバンク２－０～２－（Ｌ－１）（Ｌは１以上の整数）と、制御信号生成部（制御手段）３と、切替部４と、で構成される。図２は、フィルタバンク２－０～２－（Ｌ－１）の構成例を示す図である。ここでは、フィルタバンク２－０～２－（Ｌ－１）がそれぞれタップ係数を５個使用する場合を例に説明するが、タップ係数の数はこれに限らない。フィルタバンク２－０～２－（Ｌ－１）は、それぞれ同様の構成であり、シフトレジスタ１０と、乗算器１１－０～１１－４と、加算部１２と、で構成される。また、乗算器１１－０～１１－４は、係数乗算部１３を構成する。
　フィルタバンク２－０～２－（Ｌ－１）の構成は、通常のＦＩＲ（Finite　Impulse　Response）フィルタと同様である。シフトレジスタ１０は、入力信号Ｘnに対して、１サンプルずつ遅延させた信号Ｘn，Ｘn-1，Ｘn-2，Ｘn-3，Ｘn-4を生成する。乗算器１１－０は、Ｘnにタップ係数Ｃ０を乗算し、乗算器１１－１は、Ｘn-1にタップ係数Ｃ１を乗算し，乗算器１１－２は、Ｘn-2にタップ係数Ｃ２を乗算し、乗算器１１－３は、Ｘn-3にタップ係数Ｃ３を乗算し、乗算器１１－４は、Ｘn-4にタップ係数Ｃ４を乗算する。加算部１２は、乗算器１１－０～１１－４の出力を加算して切替部４へ出力する。
　図３は、切替部４の切替動作の一例を示す図である。また、図４－１～４－５は、フィルタバンクのタップ係数の一例を示す図である。図３および図４－１～４－５では、Ｌ＝１６（１６倍オーバサンプルの分解能）とし、動作用の高速クロック周波数ｆｃｌｋと出力信号のサンプリング周波数ｆｏｕｔとの比（ｆｃｌｋ／ｆｏｕｔ）が４の場合の切替動作の一例を示している。
　一般に、従来のポリフェーズフィルタを用いた周波数変換では、動作クロックの周波数を出力信号のサンプリング周波数（サンプリング周波数変換後の変換後サンプリング周波数）と同一とし、動作クロックに基づいて、フィルタバンクを切替える（出力信号として選択するフィルタバンクを切替える）ことにより、変換後サンプリング周波数の出力信号を生成することができる。
　これに対し、本実施の形態では、動作用の高速クロック周波数ｆｃｌｋを固定したままで、複数の出力信号のサンプリング周波数ｆｏｕｔに対応するため、ｆｃｌｋとｆｏｕｔは同一とは限らない。したがって、本実施の形態では、ｆｃｌｋ／ｆｏｕｔによって、選択対象のフィルタバンクを変更する。ここでは、Ｌ＝１６とし、入力信号Ｘnに対して最大１６倍にサンプリング周波数を変換できる構成としている。したがって、動作用の高速クロック周波数ｆｃｌｋは、入力信号の１６倍のサンプリング周波数以上の周波数であればよいが、ここでは、高速クロック周波数ｆｃｌｋは、入力信号の１６倍のサンプリング周波数とする。また、ここでは、入力信号Ｘnのサンプリング周波数は固定とする。
　以上の前提で、ｆｃｌｋ／ｆｏｕｔが４の場合には、入力信号の４倍のサンプリング周波数に変換することになる。したがって、４つのフィルタバンクを用いてサンプリング周波数変換を行うことになる。ここでは、フィルタバンク２－０，２－４，２－８，２－１２（Ｈ0，Ｈ4，Ｈ8，Ｈ12）の４つを選択対象とする。フィルタバンク２－０～２－（Ｌ－１）には、所望のフィルタ特性Ｈを各々のフィルタバンクに対応するタップ係数をとりだしたタップ係数のセットＨ0～ＨL-1が設定されているとする。ここでは、タップ数を５としているため、各フィルタバンクに設定するタップ係数は５つ（Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４）である。
　したがって、Ｈ0＝｛h(0，0)，h(0，1)，h(0，2)，h(0，3)，h(0，4)｝，Ｈ1＝｛h(1，0)，h(1，1)，h(1，2)，h(1，3)，h(1，4)｝，Ｈ2＝｛h(2，0)，h(2，1)，h(2，2)，h(2，3)，h(2，4)，…，Ｈ4＝｛h(4，0)，h(4，1)，h(4，2)，h(4，3)，h(4，4)｝，…，Ｈ15＝｛h(15，0)，h(15，1)，h(15，2)，h(15，3)，h(15，4)｝と表現することができる。また、Ｈ0～ＨL-1は、所望のフィルタ特性Ｈに対応するタップ係数を、それぞれ１点ずつ始点を変えて等間隔（Ｌ個間隔）で抽出したタップ係数のセットであり、所望のフィルタ特性Ｈをポリフェーズ分解して得られるタップ係数のセットである。
　図３では、フィルタバンク２－０，２－４，２－８，２－１２（Ｈ0，Ｈ4，Ｈ8，Ｈ12にそれぞれ対応）の４つを選択対象とし、４つのフィルタバンクを順番に切替える動作を示している。また、図４－１は、１６倍オーバーサンプルの所望のフィルタ特性Ｈのインパルス応答に対応する全タップ係数の一例を示しており、図４－２は、フィルタバンク２－０のタップ係数のセット（Ｈ0）を示し、図４－３は、フィルタバンク２－４のタップ係数のセット（Ｈ4）を示し、図４－４は、フィルタバンク２－８のタップ係数のセット（Ｈ8）を示し、図４－５は、フィルタバンク２－１２のタップ係数のセット（Ｈ12）を示している。
　図４－１～図４－５に示すように、フィルタバンク２－０，２－４，２－８，２－１２のタップ係数は、所望のフィルタ特性Ｈのインパルス応答に対応する全タップ係数を、４点ずつ始点をずらして等間隔（Ｌ個間隔）で抽出したものとなる。したがって、図３に示すように、切替部４が、フィルタバンク２－０，２－４，２－８，２－１２の４つを、ｆｏｕｔに対応する時間間隔で切替えることにより、ｆｃｌｋの１／４のサンプリング周波数の出力信号Ｙmを生成することができる。
　本実施の形態では、制御信号生成部３に、出力信号のサンプリング周波数ｆｏｕｔを設定し、制御信号生成部３が、ｆｏｕｔに基づいて後述のように、切替部４に対する制御信号を生成し、切替部４がその制御信号に基づいて、選択するフィルタバンクを切替える。以下、制御信号生成部３の処理について説明する。
　図５は、制御信号生成部３の構成例を示す図である。図５に示すように、制御信号生成部３は、位相生成部３１と、シフトレジスタイネーブル生成部３２と、フィルタ制御部３３と、で構成される。
　制御信号生成部３は、動作用の高速クロック（周波数ｆｃｌｋ）で動作している。制御信号生成部３は、高速クロックの周波数と出力サンプリング周波数との比で決定される値であるサンプリング周波数設定（位相）が入力される。なお、制御信号生成部３には、出力サンプリング周波数が入力されることとし、制御信号生成部３が、サンプリング周波数設定（位相）を算出するようにしてもよい。サンプリング周波数設定（位相）ΔＰは以下の式（１）に基づいて算出する値とする。なお、ΔＰは必ずしも整数である必要はない。
　　ΔＰ＝Ｌ／（ｆｃｌｋ／ｆｏｕｔ）　　　　　　　　　　…（１）
ここでは、ｆｃｌｋ／ｆｏｕｔ＝４であるため、サンプリング周波数設定（位相）ΔＰ＝４となる。
　なお、本実施の形態では、０～２πの位相を０～（Ｌ－１）の値に線形に変換した値として表現し、ΔＰも変換した位相として表現している。位相生成部３１は、入力されたサンプリング周波数設定（位相）に基づき、位相を積分して、積分結果に対してモジュロＬの演算を行った結果（０～（Ｌ－１））を出力位相として出力する。
　具体的には、位相生成部３１は、ΔＰに基づいて、たとえば、以下の式（２）に従って出力位相Ｐ（ｋ）を求める。なお、ここでは初期値Ｓ（０）は０とする。
　　　Ｓ（ｋ）＝Ｆ｛Ｓ（ｋ－１）＋ΔＰ)｝
　　　Ｐ（ｋ）＝modulo｛Ｓ（ｋ)，Ｌ｝　　　　　　…（２）
　ここで、Ｆ（・）は小数点以下を四捨五入する処理を行う関数であり、ｋは出力信号のサンプル番号である。したがって、Ｐ（ｋ）は、高速クロックの４（＝ｆｃｌｋ／ｆｏｕｔ）パルスごとに１回算出すればよい。なお、Ｆ（・）は演算の簡素化のために、小数点以下を切り捨てる処理を行う関数であってもよい。
　位相生成部３１は、シフトレジスタイネーブル生成部３２とフィルタ制御部３３に出力位相Ｐ（ｋ）を出力する。フィルタ制御部３３は、出力位相Ｐ（ｋ）に基づいて、Ｐ（ｋ）が更新されるたびに、すなわち（高速クロックの４（＝ｆｃｌｋ／ｆｏｕｔ）周期に１回）、ｊ＝Ｐ（ｋ）となるフィルタバンク２－ｊを選択し、選択したフィルタバンク２－ｊによるフィルタ処理後の信号Ｙm（ｍはサンプル番号）を出力するよう指示する制御信号を切替部４に出力する。切替部４は、この制御信号に基づいて、切替を行う。
　シフトレジスタイネーブル生成部３２は、出力位相Ｐ（ｋ）に基づいて、フィルタバンク２－０～２－（Ｌ－１）のシフトレジスタ１０の内容の更新を指示するシフトレジスタイネーブルパルスを生成する。フィルタバンク２－０～２－（Ｌ－１）は、シフトレジスタイネーブルパルスに基づいて、シフトレジスタ１０の値を次の（次のサンプル）入力信号に基づく値に更新する。シフトレジスタイネーブル生成部３２のシフトレジスタイネーブルパルスの生成方法は、入力信号のサンプル周期に１回、シフトレジスタイネーブルパルスを生成するような方法であればどのような方法でもよい。ここでは、一例として、出力位相Ｐ（ｋ）が、高速クロック単位でＰ（ｋ）と所定のしきい値αを比較し、Ｐ（ｋ）がα以上となった場合に、１高速クロック単位のパルスを生成することとする。
　図６は、高速クロックの周波数と出力信号のサンプリング周波数との比が４倍となる場合の動作の一例を示す図である。なお、図６では、高速クロックの周期の４回に１回を高速クロックの矢印で示しており、矢印で示したクロック（４回に１回）でフィルタバンク２－０～２－（Ｌ－１）が選択され、選択された２－０～２－（Ｌ－１）からの出力信号がサンプリング変換後の出力信号として出力される。図６では、選択されるフィルタバンク２－ｊのタップ係数のセット番号（Ｈ0，Ｈ4，Ｈ8，Ｈ12）と、そのときの出力位相（図６では位相）を示している。
　また、図６では、αをＬ／２＝８としており、Ｐ（ｋ）＝８となったときにシフトレジスタイネーブルパルスをLowからHighにしている。なお、図６では、シフトレジスタイネーブルパルスを矢印から矢印の間（高速クロック４回分）としているが、実際には１高速クロック単位でHighとすればよい。また、αの値は８に限らず、０～Ｌ－１の任意の値を用いることができる。
　図７は、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比が４倍よりも小さいときの動作の一例を示す図である。図７では、Ｌ＝１６とし、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比ｆｃｌｋ／ｆｏｕｔが、４より若干小さく、ΔＰが４より若干大きい値４＋ｂ（たとえば、０．５／４≦ｂ＜０．５／３）となる場合の動作例を示している。
　図７の例の場合、式（２）に基づいて算出される出力位相Ｐ（ｋ）は、Ｓ（ｋ）の小数点以下が四捨五入されることにより、はじめの４点目までは、図６の例と同じである。たとえば、１点目ではＳ（０）＝０（初期値）、４点目では、Ｓ（３）＝３×ΔＰ＝３×（４＋ｂ）であり、Ｐ（３）は１２である。一方、５点目では、Ｓ（４）＝４×ΔＰ＝４×（４＋ｂ）となり、四捨五入すると１６となる。したがって、Ｐ（４）＝１となり、５点目では、ｊ＝１として、フィルタバンク２－１（タップ係数のセット番号Ｈ１）が選択される。このようにして、以降、フィルタバンク２－５，２－９，２－１３，２－２，２－６，…と入力信号のサンプリング周期ごとに選択対象のフィルタバンクが変更されることになる。
　このように、本実施の形態では、Ｓ（ｋ）を整数化（四捨五入または切り捨て）して、選択するフィルタバンクを決定することにより、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比が整数倍にならない場合にも対応することができる。したがって、限られた個数のフィルタバンクを用いて、少ない誤差で任意の出力信号のサンプリング周波数に対応することができる。
　図８は、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比が８倍のときの動作の一例を示す図である。図８は、Ｌ＝１６とし、ｆｃｌｋ／ｆｏｕｔ＝８であるため、動作用の高速クロックの周波数の１／８のサンプリング周波数の出力信号に変換する場合に相当する。この場合、ΔＰ＝２であり、フィルタバンク２－０，２－２，２－４，２－６，２－８，２－１０，２－１２，２－１４の８つのフィルタバンクを順次切替えることにより、動作用の高速クロックの周波数の１／８のサンプリング周波数の出力信号を生成する。
　なお、本実施の形態では、ΔＰを用いて、選択するフィルタバンク２－０～２－（Ｌ－１）を決定するようにしたが、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比に基づいて、上記と同様の選択（切替）を行う方法であれば、ΔＰを用いずに他の方法を用いてもよい。
　なお、本実施の形態のフィルタバンク２－０～２－（Ｌ－１）と切替部４とを１つのフィルタ手段と考えると、制御信号生成部３は、このフィルタ手段に対して、フィルタバンク２－０～２－（Ｌ－１）を選択することにより出力信号として選択するフィルタバンクに設定するタップ係数のセットを指示していると考えることができる。
　なお、本実施の形態では、ΔＰ、すなわち動作用の高速クロックの周波数と出力信号のサンプリング周波数との比に基づいて選択するフィルタバンク２－０～２－（Ｌ－１）を決定するようにしたが、出力信号のサンプリング周波数に基づいてフィルタバンク２－０～２－（Ｌ－１）を決定する方法であればこれに限らずどのような方法を用いてもよい。
　このように、本実施の形態では、動作用の高速クロックの周波数を固定とし、最大のオーバサンプリング比Ｌに対応するＬ個のフィルタバンク２－０～２－（Ｌ－１）を備え、位相生成部３１が、動作用の高速クロックの周波数と出力信号のサンプリング周波数との比に基づいて、選択するフィルタバンク２－０～２－（Ｌ－１）を決定して指示し、切替部４が、指示に基づいて、フィルタバンク２－０～２－（Ｌ－１）からの出力を選択して、出力するようにした。そのため、複数のアップサンプリングおよびダウンサンプリングのポリフェーズフィルタを組み合わせることなく、簡易な構成で、動作用の高速クロックの周波数を固定とし、最大のオーバサンプリング比までの任意のオーバサンプリング比のサンプリング周波数変換を行うことができる。
実施の形態２．
　図９は、本発明にかかる信号生成装置の実施の形態２の機能構成例を示す図である。本実施の形態の信号生成装置１ａは、フィルタバンク２と、制御信号生成部５と、で構成される。フィルタバンク２は、実施の形態１のフィルタバンク２－０～２－（Ｌ－１）と同様の構成を有する。実施の形態１では、Ｌ個のフィルタバンクを備えたが、本実施の形態の信号装置１ａでは、１つのフィルタバンク２を用いる。
　以下、実施の形態１と異なる点を説明する。制御信号生成部５は、位相生成部５１と、シフトレジスタイネーブル生成部５２と、タップ係数生成部（フィルタ制御手段）５３と、で構成される。本実施の形態では、最大オーバサンプリング比に対応する高速クロックｆｃｌｋで動作しているとする。ここでは、最大オーバサンプリング比Ｌ（分解能）を１６として説明する。
　制御信号生成部５の位相生成部５１には、実施の形態１の位相生成部３１と同様に、高速クロックの周波数と出力サンプリング周波数との比で決定される、サンプリング周波数設定（位相）ΔＰが入力される。ΔＰの算出方法は、実施の形態１と同様である。Ｌ＝１６，ｆｃｌｋ／ｆｏｕｔ＝４とすると、ΔＰ＝４である。位相生成部５１は、実施の形態１の位相生成部３１と同様に出力位相Ｐ（ｋ）を求め、シフトレジスタイネーブル生成部５２とタップ係数生成部５３に出力する。
　シフトレジスタイネーブル生成部５２の動作は、実施の形態１のシフトレジスタイネーブル生成部３２の動作と同様である。タップ係数生成部５３は、実施の形態１で示したＨ0～Ｈ12のタップ係数のセットを保持している。タップ係数生成部５３は、出力位相Ｐ（ｋ）に基づいて、ｊ＝Ｐ（ｋ）となるタップ係数のセットＨjを選択し、選択したタップ係数のセットをフィルタバンク２の係数乗算部１３に出力する。フィルタバンク２の係数乗算部１３は、タップ係数生成部５３から出力されたタップ係数のセットをタップ係数（Ｃ０～Ｃ４）として設定する。そして、フィルタバンク２からは、タップ係数のセットＨjを用いてフィルタリングされた信号がサンリング周波数変換後の出力信号Ｙｍとして出力される。以上述べた以外の本実施の形態の動作は、実施の形態１と同様である。
　このように、本実施の形態では、１つのフィルタバンク２を備え、タップ係数生成部５３が、Ｈ0～Ｈ12のタップ係数のセットを保持し、実施の形態１と同様に算出されたＰ（ｋ）に基づいて、タップ係数のセットを選択して、フィルタバンク２の係数乗算部１３は選択されたタップ係数のセットを設定するようにした。そのため、１つのフィルタバンクを用いて、実施の形態１と同様の効果を得ることができ、実施の形態１に比べ簡易な構成とすることができる。
実施の形態３．
　図１０は、本発明にかかる信号生成装置の実施の形態３の機能構成例を示す図である。本実施の形態の信号生成装置１ｂは、信号発生部６と、平均化処理部７と、で構成される。信号発生部６は、実施の形態１の信号生成装置１または実施の形態２の信号生成装置１ａと同様の構成を有する。
　本実施の形態では、サンプリング周波数設定（位相）ΔＰを平均化した後に、実施の形態１の制御信号生成部３または実施の形態２の制御信号生成部５に入力する。平均化処理部７の構成および平均化の処理方法はどのようなものを用いてもよいが、ここでは、ＩＩＲ（Infinite　Impulse　Response）フィルタを用いる例について説明する。
　図１１は、平均化処理部７の構成例を示す図である。図１１に示すように、平均化処理部７は、乗算器７１と、加算器７２と、乗算器７３と、遅延器（Ｄ）７４と、で構成される。なお、γ（０≦γ＜１）はフィルタの平滑化を設定するためのゲインである。平均化処理部７の処理は、通常のＩＩＲフィルタの処理と同様であるため説明を省略する。なお、平均化処理部７の構成は、これに限らず、１次および２次のループフィルタを用いた構成等、他の構成により実現してもよい。以上述べた以外の本実施の形態の動作は、実施の形態１または実施の形態２と同様である。
　なお、ここでは、ΔＰが位相生成部５１に入力されることとし、ΔＰを平均化するようにしたが、出力信号のサンプリング周波数が位相生成部５１に入力される場合には、出力信号のサンプリング周波数を平均化する。
　このように、本実施の形態では、サンプリング周波数設定（位相）ΔＰをあらかじめ平均化することにより、ΔＰを滑らかに変化させることができ、出力するサンプル信号についても連続的に滑らかに変化させることができる。したがって、実施の形態１または実施の形態２と同様の効果が得られるとともに、サンプリング周波数設定（位相）に雑音等が付加されている場合や途中でサンプリング周波数設定（位相）を変化させる場合に、出力信号を滑らかに変化させることができる。
　以上のように、本発明にかかる信号生成装置および信号生成方法は、サンプリングされた入力信号に基づいて、サンプリング周波数を変換した信号を生成する信号生成装置に有用であり、特に、変換後の信号のサンプリング周波数が固定でない場合に適している。
　１，１ａ，１ｂ　信号生成装置
　２，２－０～２－（Ｌ－１）　フィルタバンク
　３，５　制御信号生成部
　４　切替部
　６　信号発生部
　７　平均化処理部
　１０　シフトレジスタ
　１１－０～１１－４　乗算器
　１２　加算部
　１３　係数乗算部
　３１，５１　位相生成部
　３２，５２　シフトレジスタイネーブル生成部
　３３　フィルタ制御部
　５３　タップ係数生成部
　７１，７３　乗算器
　７２　加算器
　７４　遅延器

Claims (14)

  1. 　所定のサンプリング周波数の入力信号に対してサンプリング周波数変換を行い、前記サンプリング周波数変換後の信号を出力信号として生成するフィルタ手段と、
    　前記出力信号のサンプリング周波数を示すサンプリング周波数設定値に基づいて前記フィルタ手段が用いるタップ係数の組をあらかじめ定めた複数のタップ係数の組から選択する制御手段と、
    　を備え、
    　前記フィルタ手段は、前記制御手段の選択結果に基づいて前記サンプリング周波数変換を生成することを特徴とする信号生成装置。
  2. 　前記フィルタ手段は、
    　各々異なるタップ係数の組を設定した複数のフィルタと、
    　前記制御手段の指示に基づいて前記フィルタのうち１つを選択して前記出力信号とする切替手段と、
    　を備え、
    　前記制御手段は、前記サンプリング周波数設定値に基づいて、前記切替手段が選択する前記フィルタを決定することにより前記フィルタ手段が用いるタップ係数を選択する、
    　ことを特徴とする請求項１に記載の信号生成装置。
  3. 　前記制御手段は、複数のタップ係数の組を保持し、前記サンプリング周波数設定値に基づいて、前記タップ係数の組を選択することにより前記フィルタ手段が用いるタップ係数を選択し、
    　前記フィルタ手段は、
    　１つのフィルタ、
    　を備え、
    　前記フィルタは前記制御手段が選択した前記タップ係数の組を用いて前記サンプリング周波数変換を行う、
    　ことを特徴とする請求項１に記載の信号生成装置。
  4. 　前記フィルタをＦＩＲフィルタとする、
    　ことを特徴とする請求項２または３に記載の信号生成装置。
  5. 　前記サンプリング周波数設定値を、前記フィルタ手段の動作クロックと前記出力信号のサンプリング周波数との比に基づいて算出された値とする、
    　ことを特徴とする請求項１～４のいずれか１つに記載の信号生成装置。
  6. 　前記制御手段は、
    　前記サンプリング周波数設定値に基づいて、前記複数のタップ係数組を所定の順序で並べた際に選択するタップ係数の組の位置を示す位相を生成する位相生成手段と、
    　前記位相に基づいて前記フィルタ手段が用いるタップ係数を選択するフィルタ制御手段と、
    　を備えることを特徴とする請求項５に記載の信号生成装置。
  7. 　前記位相生成手段は、前記位相を、０を最小値とし前記タップ係数の組の総数を最大値とする値として生成することを特徴とする請求項６に記載の信号生成装置。
  8. 　前記位相生成手段は、前記位相を、小数点以下を四捨五入または切捨てを行なった値として生成することを特徴とする請求項７に記載の信号生成装置。
  9. 　前記制御手段は、
    　前記フィルタ手段に対して入力とする前記入力信号の更新のタイミングを指示するシフトレジスタイネーブル信号を生成するシフトレジスタイネーブル生成手段、
    　さらに備える、
    　ことを特徴とする請求項６、７または８に記載の信号生成装置。
  10. 　前記シフトレジスタイネーブル生成手段は、前記位相が所定のしきい値以上となった場合に前記入力信号の更新のタイミングを指示するよう、前記シフトレジスタイネーブル信号を生成する、
    　ことを特徴とする請求項９に記載の信号生成装置。
  11. 　前記サンプリング周波数設定値を平均化する平均化処理手段、
    　をさらに備え、
    　前記制御手段は、前記平均化処理手段によるサンプリング周波数設定値を、前記フィルタ手段が用いるタップ係数を選択するために用いる前記サンプリング周波数設定値とする、
    　ことを特徴とする請求項１～１０のいずれか１つに記載の信号生成装置。
  12. 　前記平均化処理手段をＩＩＲフィルタとする、
    　ことを特徴とする請求項１１に記載の信号生成装置。
  13. 　所定のフィルタリング特性のインパルス応答をポリフェーズ分解することにより、前記タップ数の組を求める、
    　ことを特徴とする請求項１～１２のいずれか１つに記載の信号生成装置。
  14. 　所定のサンプリング周波数の入力信号に対してサンプリング周波数変換を行い、前記サンプリング周波数変換後の信号を出力信号として生成する信号生成装置における信号生成方法であって、
    　前記出力信号のサンプリング周波数を示すサンプリング周波数設定値に基づいて前記フィルタ手段が用いるタップ係数の組をあらかじめ定めた複数のタップ係数の組から選択する制御ステップと、
    　前記制御ステップの選択結果に基づいて前記サンプリング周波数変換を生成するサンプリング周波数変換ステップと、
    　を含むことを特徴とする信号生成方法。
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