JP2007060160A - 半導体集積回路 - Google Patents

Abstract

【課題】 スイッチ回路によりデジタル信号のビット番号をランダムに入れ替える。
【解決手段】 スイッチ回路ＳＷＣは、デジタル入力信号ＩＮのビット番号を選択信号ＳＥＬに応じて順次シフトし、デジタル出力信号ＯＵＴとして出力する。スイッチ制御回路ＳＣＮＴは、ランダムな値に変化するシフト信号ＳＦＴを受け、ビット番号とシフト信号ＳＦＴが示す値とを演算することで次のビット番号を生成し、生成したビット番号を選択信号ＳＥＬとして順次出力する。スイッチ制御回路ＳＣＮＴによりランダムなビット番号が生成されるため、スイッチ回路ＳＷＣは、デジタル入力信号ＩＮのビット番号を規則性のないランダムな順序でシフトしてデジタル出力信号ＯＵＴとして出力できる。デジタル出力信号ＯＵＴをＤ／Ａ変換部ＤＡＰに供給することで、Ｄ／Ａ変換の精度を向上できる。
【選択図】 図１

Description

本発明は、デジタル信号のビット番号を入れ替えるスイッチ回路を有する半導体集積回路に関する。

Ｄ／Ａ変換器の方式の一つにダイナミックエレメントマッチング（以下、ＤＥＭと称する）方式がある（例えば、特許文献１参照）。ＤＥＭ方式では、抵抗等の複数の素子を一定時間内に順次切り換えることで、素子特性のばらつきを最小限に抑えることができる。この際、素子にデータ値を供給するためのスイッチ回路は、バレルシフタやシフトレジスタを用いて構成される。これにより、素子特性の相対的なばらつきにかかわらずＤ／Ａ変換の精度を向上できる。また、Ｄ／Ａ変換用の抵抗の抵抗値を調整するために微小抵抗を付加することで、Ｄ／Ａ変換器の精度を向上する技術が開示されている（例えば、特許文献２参照）。
特開２００３−１６８９７７号公報 特開２０００−３４９６４１号公報

上述したＤＥＭ方式のＤ／Ａ変換器は、素子に供給されるデータ値をスイッチ回路により所定の規則にしたがって巡回的にシフトすることで、素子特性のばらつきをキャンセルしている。すなわち、Ｄ／Ａ変換用の素子は、一定の規則にしたがって巡回的に使用される。これにより、Ｄ／Ａ変換器の精度は、ＤＥＭを用いない手法に比べて向上する。しかしその一方で、スイッチ回路が巡回的なシフト動作しかできないため、Ｄ／Ａ変換器の精度は、一定時間内で巡回的に変動してしまう。

本発明の目的は、スイッチ回路によりデジタル信号のビット番号をランダムに入れ替えることにある。特に、本発明の目的は、デジタル信号のビット番号を入れ替えることにより、Ｄ／Ａ変換用の素子をランダムに使用し、Ｄ／Ａ変換器の精度を向上することにある。

本発明の一形態では、スイッチ回路は、ビット番号を示す選択信号を受け、複数の入力信号線に供給されるデジタル入力信号のビット番号を選択信号に応じて順次シフトする。シフトされたデジタル信号は、複数ビットのデジタル出力信号として複数の出力信号線に順次出力される。スイッチ制御回路は、ランダムな値に変化するシフト信号を受け、ビット番号とシフト信号が示す値とを演算することで次のビット番号を生成する。スイッチ制御回路は、生成したビット番号を選択信号として順次出力する。スイッチ制御回路によりランダムなビット番号が生成されるため、スイッチ回路は、デジタル入力信号のビット番号を規則性のないランダムな順序でシフトしてデジタル出力信号として出力できる。したがって、入力信号のビットをランダムに入れ替えるデータ入れ替え回路を構成できる。

本発明の一形態における好ましい例では、乱数制御回路は、乱数生成器により生成される乱数に対応するシフト信号を出力する。これにより、外部のシステムに依存することなく乱数を生成でき、ランダムな順序でビット番号がシフトされたデジタル出力信号を出力できる。

本発明の一形態における好ましい例では、スイッチ回路は、第１クロック信号に同期し
てデジタル出力信号を出力する。乱数生成器は、第１クロック信号より周波数の低いクロック信号に同期して乱数を生成する。これにより、所定の規則でデジタル入力信号のビット番号をシフトしながら、複数の乱数が生成される所定の期間内では、ランダムな順序でビット番号がシフトされたデジタル出力信号を出力できる。

本発明の一形態における好ましい例では、スイッチ制御回路は、ビット信号に応じてデジタル入力信号の各ビットが出力されるデジタル出力信号のビット数の範囲を設定する。すなわち、デジタル入力信号の各ビットは、デジタル出力信号の所定数のビットのいずれかに出力される。これにより、デジタル出力信号のランダム性を変化させることができる。例えば、半導体集積回路にランダムなビット信号を生成する回路を形成することで、よりランダムな順序でビット番号がシフトされたデジタル出力信号を出力できる。

本発明の一形態における好ましい例では、第１記憶部は、デジタル入力信号の値を保持し、保持しているデジタル入力信号を入力信号線を介してスイッチ回路に出力する。第２記憶部は、スイッチ回路から出力されるデジタル出力信号の値を保持し、保持しているデジタル出力信号を出力する。第１および第２記憶部により、スイッチ回路に入力およびスイッチ回路から出力されるデジタル信号のタイミングを、スイッチ回路の動作に合わせて設定できる。この結果、スイッチ回路のタイミング設計を容易にでき、スイッチ回路の動作周波数を高くできる。

本発明の一形態における好ましい例では、スイッチ回路は、第１クロック信号に同期してデジタル出力信号を出力する。第２記憶部は、第１クロック信号に同期してデジタル入力信号を保持する。第１記憶部は、第２クロック信号に同期してデジタル入力信号を受信する。例えば、第１および第２クロック信号の周波数を同じにすることで、一つのデジタル入力信号に対応して一つのデジタル出力信号を出力できる。あるいは、第１クロック信号の周波数を第２クロック信号の周波数より高くすることで、一つのデジタル入力信号に対応して複数のデジタル出力信号を出力できる。すなわち、オーバサンプリングが可能になる。

本発明の一形態における好ましい例では、Ｄ／Ａ変換部は、出力信号線に接続され、出力信号線に伝達されるスイッチ回路からのデジタル出力信号をアナログ信号に変換する。本発明の適用により、ランダムな順序でビット番号がシフトされたデジタル出力信号を生成できるため、Ｄ／Ａ変換の精度を向上できる。

本発明の一形態における好ましい例では、スイッチ回路は、デジタル入力信号の各ビットに対応する複数の出力選択回路と、デジタル出力信号の各ビットに対応する複数の演算回路とを有している。各出力選択回路は、演算回路の入力にそれぞれ接続された複数の出力信号線を有し、受けたデジタル入力信号の各ビットをシフト信号に応じて出力信号線のいずれかに出力する。出力選択回路がデジタル出力信号を出力する出力信号線は、互いに異なる演算回路に接続されている。各演算回路は、出力信号線のＯＲ論理をデジタル出力信号として出力する。これにより、例えば、演算回路をワイヤードＯＲ論理で構成できるため、スイッチ回路の回路規模（トランジスタ数等）を削減できる。この結果、半導体集積回路のチップサイズを削減できる。

本発明の一形態における好ましい例では、スイッチ制御回路は、生成するビット番号がデジタル入力信号を構成するビット番号から外れるときに、ビット番号を巡回させ、さらにビット番号を所定値だけシフトすることで次のビット番号を生成する。ビット番号を巡回させるだけでなく、さらにシフトすることで、ビット番号が重複する頻度を下げることができる。この結果、よりランダムな順序でビット番号がシフトされたデジタル出力信号を生成できる。

本発明では、デジタル信号のビット番号をランダムに入れ替えることができる。また、デジタル信号のビット番号を入れ替えることにより、Ｄ／Ａ変換部の精度を向上できる。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体集積回路の第１の実施形態を示している。半導体集積回路ＳＥＭ１は、データ入れ替え回路ＤＳＷおよびＤ／Ａ変換部ＤＡＰを有している。例えば、半導体集積回路ＳＥＭ１は、シリコン基板上にＣＭＯＳプロセスを使用してＤ／Ａ変換器として形成されている。

データ入れ替え回路ＤＳＷは、第１記憶部ＦＦ１、スイッチ回路ＳＷＣ、第２記憶部ＦＦ２、乱数制御回路ＲＣＮＴおよびスイッチ制御回路ＳＣＮＴを有している。第１記憶部ＦＦ１は、図示しない１２個のラッチを有しており、デジタル変調された１２ビットのデジタル入力信号ＤＩＮ１１−０の値をクロック信号ＣＬＫに同期してラッチし、ラッチした値を入力信号線にデジタル入力信号ＩＮ１１−０として出力する。デジタル入力信号ＤＩＮ１１−０は、例えば、高論理レベルを示すビットの数によりデータ値が表される。第１記憶部ＦＦ１のラッチは、リセット信号ＲＳＴＸに同期してリセットされる。

スイッチ回路ＳＷＣは、入力信号線を介して供給されるデジタル入力信号ＩＮ１１−０の各ビットを選択信号ＳＥＬ（ＳＥＬ３−０）に応じて入れ替え、入れ替えたビットをデジタル出力信号ＯＵＴ１１−０として、出力信号線に出力する。換言すれば、スイッチ回路ＳＷＣは、デジタル入力信号ＩＮ１１−０のビット番号を選択信号ＳＥＬに応じてシフトし、シフトしたデジタル信号をデジタル出力信号ＯＵＴ１１−０として出力する。選択信号ＳＥＬは、後述するように、デジタル信号のビット番号のシフト仕様を示す。スイッチ回路ＳＷＣは、システムクロック信号ＳＣＬＫに同期してデジタル出力信号ＯＵＴ１１−０を出力する。この例では、システムクロック信号ＳＣＬＫは、クロック信号ＣＬＫと同じ周波数および位相を有している。スイッチ回路ＳＷＣを構成する内部回路は、リセット信号ＲＳＴＸに同期してリセットされる。

第２記憶部ＦＦ２は、図示しない１２個のラッチを有しており、１２ビットのデジタル出力信号ＯＵＴ１１−０の値をシステムクロック信号ＳＣＬＫに同期してラッチし、ラッチした値をデジタル出力信号ＤＯＵＴ１１−０として出力する。第２記憶部ＦＦ２のラッチは、リセット信号ＲＳＴＸに同期してリセットされる。第１および第２記憶部ＦＦ１−２により、スイッチ回路ＳＷＣに入出力されるデジタル信号ＩＮ、ＯＵＴのタイミングを、クロック信号ＣＬＫ、ＳＣＬＫに同期させることで、スイッチ回路ＳＷＣのタイミング設計を容易にでき、スイッチ回路ＳＷＣの動作周波数を高くできる。

乱数制御回路ＲＣＮＴは、システムクロック信号ＳＣＬＫの周波数を分周し、分周クロック信号ＤＣＬＫを生成する分周器ＤＩＶと、分周クロック信号ＤＣＬＫに同期して４ビットのランダムなシフト信号ＳＦＴ３−０を生成する乱数生成器ＲＧを有している。この実施形態では、乱数生成器ＲＧは、システムクロック信号ＳＣＬＫの１２パルス（１２クロックサイクル）毎に乱数を生成し、生成した乱数を示すシフト信号ＳＦＴを出力する。これにより、後述するように、１２クロックサイクル内ではシフト信号ＳＦＴが示す値を増加値として選択信号ＳＥＬ３−０の値を順次に更新しながら、１２クロックサイクルより長い所定の期間内では、ランダムな順序でビット番号がシフトされたデジタル出力信号
ＯＵＴを出力できる。

スイッチ制御回路ＳＣＮＴは、シフト信号ＳＦＴを受け、システムクロック信号ＳＣＬＫ毎に、シフト信号ＳＦＴが示す値を後述するデジタル入力信号ＩＮのビット番号に順次加算する。スイッチ制御回路ＳＣＮＴは、加算したビット番号をシステムクロック信号ＳＣＬＫに同期して、４ビットの選択信号ＳＥＬ３−０として順次出力する。すなわち、システムクロック信号ＳＣＬＫのクロックサイクル毎に、順次増加する選択信号ＳＥＬ３−０が出力される。選択信号ＳＥＬ３−０の値がオーバフローしたとき、選択信号ＳＥＬ３−０は巡回される。

スイッチ制御回路ＳＣＮＴにより生成される選択信号ＳＥＬ３−０の値の範囲は、４ビットのビット信号ＢＩＴ３−０に応じて決められる。例えば、ビット信号ＢＩＴ３−０が１０進数の”１１”を示すとき、１０進数の”０”−”１１”までを示す選択信号ＳＥＬ３−０が生成される。ビット信号ＢＩＴ３−０が１０進数の”５”を示すとき、１０進数の”０”−”５”までを示す選択信号ＳＥＬ３−０が生成される。他の値のビット信号ＢＩＴ３−０についても同様である。スイッチ制御回路ＳＣＮＴを構成する内部回路は、リセット信号ＲＳＴＸに同期してリセットされる。スイッチ制御回路ＳＣＮＴの動作については、後述する図２で説明する。

Ｄ／Ａ変換部ＤＡＰは、１２個の抵抗素子ＲＥＳと加算器ＡＤＤとを有している。抵抗素子ＲＥＳは、一端が第２記憶部ＦＦ２を介して出力信号線ＯＵＴ１１−０にそれぞれ接続され、デジタル出力信号ＤＯＵＴ１１−０（高論理レベルまたは低論理レベル）をそれぞれ受ける。加算器ＡＤＤは、抵抗素子ＲＥＳの他端に接続され、抵抗素子ＲＥＳを介して供給される電流を加算し、加算した電流に応じてアナログ電圧ＡＮ（アナログ信号）を生成する。

抵抗素子ＲＥＳの抵抗値は、理想的に等しいが、半導体製造条件（露光条件、エッチング条件など）により、相対的に僅かに相違する。所定の時間内での抵抗値のばらつきを完全にキャンセルするために、本発明では、デジタル入力信号ＤＩＮ１１−０をスイッチ回路ＳＷＣによりランダムに入れ替え、デジタル出力信号ＤＯＵＴ１１−０として出力する。これにより、Ｄ／Ａ変換の精度を向上できる。

図２は、図１に示したスイッチ制御回路ＳＣＮＴの詳細を示している。スイッチ制御回路ＳＣＮＴは、加算部ＡＤＤ１、ＡＤＤ２、演算部ＯＰ１、ＯＰ２、ＯＰ３およびラッチ部ＦＦ３、ＦＦ４を有している。

加算部ＡＤＤ１は、入力端子Ａ、Ｂで受けたシフト信号ＳＦＴ３−０（４ビットの２進数）および保持データ信号ＨＬＤ（５ビットの２進数）を加算し、加算結果を加算信号（加算値）ＡＤＶ１（例えば、５ビットの２進数）として出力する。加算部ＡＤＤ２は、入力端子Ｃ、Ｄでそれぞれ受けたシフト信号ＳＦＴ３−０およびビット信号ＢＩＴ３−０を加算し、加算結果を加算データ信号（加算値）ＡＤＶ２（例えば、５ビットの２進数）として出力する。

演算部ＯＰ１は、加算値ＡＤＶ１が加算値ＡＤＶ２より小さいとき、加算値ＡＤＶ１を演算結果信号ＲＬＴ１（例えば、５ビットの２進数）として出力する。演算部ＯＰ１は、加算値ＡＤＶ１が加算値ＡＤＶ２以上のとき、初期値”０”を加算結果信号ＲＬＴ１として出力する。演算部ＯＰ１は、加算値ＡＤＶ１が加算値ＡＤＶ２より大きくなることを防止する。これにより、演算部ＯＰ３が誤動作することを防止できる。すなわち、選択信号ＳＥＬ３−０が”１１（１０進数）”を超える値に設定されることを防止できる。

演算部ＯＰ２は、加算結果信号ＲＬＴ１の値が負のとき、初期値”０”を加算結果信号ＲＬＴ２（例えば、５ビットの２進数）として出力する。演算部ＯＰ２は、加算結果信号ＲＬＴ１が”０”以上のとき、加算結果信号ＲＬＴ１を加算結果信号ＲＬＴ２として出力する。

演算部ＯＰ３は、加算結果信号ＲＬＴ２がビット信号ＢＩＴ３−０の値より大きいとき、加算結果信号ＲＬＴ２から論理値”１１（１０進数）”を引いた値を加算結果信号ＲＬＴ３（例えば、５ビットの２進数）として出力する。演算部ＯＰ３は、加算結果信号ＲＬＴ２がビット信号ＢＩＴ３−０の値以下のとき、加算結果信号ＲＬＴ２を加算結果信号ＲＬＴ３として出力する。演算部ＯＰ３により、選択信号ＳＥＬ３−０の値の上限をビット信号ＢＩＴ３−０の値に設定できる。

ラッチ部ＦＦ３は、加算結果信号ＲＬＴ３をシステムクロック信号ＳＣＬＫに同期してラッチし、ラッチした値を保持データ信号ＨＬＤとして出力する。ラッチ部ＦＦ４は、保持データ信号ＨＬＤをシステムクロック信号ＳＣＬＫに同期してラッチし、ラッチした値を選択信号ＳＥＬ３−０として出力する。ラッチ部ＦＦ３、ＦＦ４は、リセット信号ＲＳＴＸに同期して”０”にリセットされる。

図３は、図１に示したスイッチ回路ＳＷＣの詳細を示している。スイッチ回路ＳＷＣは、選択部ＳＥＬＰおよびＯＲ演算部ＯＲＰを有している。選択部ＳＥＬＰは、入力信号ＩＮ１１−０のビット番号を選択信号ＳＥＬ３−０に応じてシフトし、シフトした信号をデジタル信号Ｄ１１［１１：００］−Ｄ００［１１：００］として出力する。シフト動作は、システムクロック信号ＳＣＬＫに同期して実施される。各デジタル信号Ｄ（Ｄ１１［１１：００］、Ｄ１０［１１：００］、．．．、Ｄ００［１１：００］）は、１２ビットで構成されている。シフトされた１２ビットのデジタル信号は、各デジタル信号Ｄ１１−Ｄ００の１２ビットのいずれかに出力される。

ＯＲ演算部ＯＲＰは、図示しないワイヤードＯＲ論理により構成されている。ＯＲ演算部ＯＲＰにより、１２ビットのデジタル信号Ｄ００のいずれか１ビットが、出力信号ＯＵＴ１１−０のいずれかに出力される。１２ビットのデジタル信号Ｄ０１のいずれか１ビットが、出力信号ＯＵＴ１１−０のいずれかに出力される。同様に、各デジタル信号Ｄ０２−１１において、１２ビットのうちいずれか１ビットが、出力信号ＯＵＴ１１−０のいずれかに出力される。ＯＲ演算部ＯＲＰ内の信号配線は、出力信号ＯＵＴ１１−０に出力されるデジタル信号Ｄ１１−Ｄ００が互いに衝突しないように設計されている。

図４および図５は、図３に示した選択部ＳＥＬＰの詳細を示している。選択部ＳＥＬＰは、入力信号ＩＮ００−１１をデジタル信号Ｄ００［１１−００］、Ｄ０１［１１−００］、．．．、Ｄ１１［１１−００］としてそれぞれ出力するための１２個の出力選択回路ＯＳＥＬを有している。出力選択回路ＯＳＥＬは、互いに同じ回路である。

出力選択回路ＯＳＥＬは、入力信号ＩＮ（例えば、ＩＮ００）を、選択信号ＳＥＬ３−０に応じて、出力信号線Ｄ（例えば、Ｄ００［１１−００］）のいずれかに出力する。図中に示した破線の矢印および数字は、後述するスイッチ回路ＳＷＣの動作の説明で使用する。各出力選択回路ＯＳＥＬは、システムクロック信号ＳＣＬＫに同期してシフト動作し、リセット信号ＲＳＴＸに同期して初期化される。各出力選択回路ＯＳＥＬは、初期化により、入力信号ＩＮを図中に（１）で示した経路で出力する。

図６および図７は、図３に示したＯＲ演算部ＯＲＰの詳細を示している。ＯＲ演算部ＯＲＰは、デジタル出力信号線ＯＵＴ０−１２にデジタル出力信号をそれぞれ出力する１２個のワイヤードＯＲ回路（演算回路）ＷＯＲを有している。ここで、上述した図４および
図５に示した各出力選択回路ＯＳＥＬが出力信号を出力する出力信号線（例えば、Ｄ００［１１−００］）は、互いに異なるワイヤードＯＲ回路ＷＯＲに接続されている。

各ワイヤードＯＲ回路ＷＯＲは、１２本のデジタル信号線（Ｄ００［１１−００］−Ｄ１１［１１−００］の１２本）のいずれかを、出力信号線ＯＵＴに接続する。具体的には、各ワイヤードＯＲ回路ＷＯＲは、１２本のデジタル信号（入力信号）を受ける入力端子を互いに接続（ショート）し、デジタル出力信号ＯＵＴとして出力する。すなわち、ワイヤードＯＲ回路ＷＯＲは、ワイヤードＯＲ論理により構成されている。ワイヤードＯＲ回路ＷＯＲを用いることで、トランジスタで構成されるスイッチ等の素子を少なくできる。この結果、半導体集積回路のチップサイズを削減できる。図中に示した破線の矢印および数字は、後述する動作の説明で使用する。

図８は、図１に示したＤ／Ａ変換部ＤＡＰの等価回路を示している。この例では、図１に示したデータ入れ替え回路ＤＳＷは、１２ビットのデジタル出力信号ＤＯＵＴ１１−０のうち３ビットが高論理レベル（電源電圧ＶＤＤ）を出力し、９ビットが低論理レベル（接地電圧ＶＳＳ）を出力する。この場合、アナログ電圧ＡＮは、並列接続された３本の抵抗素子ＲＥＳと、並列接続された９本の抵抗素子ＲＥＳとの抵抗分割により求まる。本発明では、デジタル出力信号ＤＯＵＴ１１−０を受ける抵抗素子ＲＥＳがランダムに入れ替わるため、抵抗素子ＲＥＳの抵抗値の製造誤差（ばらつき）をキャンセルすることができ、Ｄ／Ａ変換部ＤＡＰの精度を向上できる。換言すれば、デジタル入力信号ＤＩＮ１１−０を巡回方式などの一定の規則でなく、ランダムにシフトし、デジタル出力信号ＤＯＵＴ１１−０として出力できる。このため、従来のＤＥＭ方式に比べてＤ／Ａ変換の精度を向上できる。

図９−図１９は、シフト信号ＳＦＴ３−０が２進数で”００００”−”１０１０”のときのスイッチ回路ＳＷＣの動作をそれぞれ示している。ビット信号ＢＩＴの値は、全て２進数で”０１０１”（１０進数の”５”）に設定されている。各図では、連続する１２クロックサイクル（システムクロック信号ＳＣＬＫ）において、デジタル入力信号ＩＮの各ビットＩＮ１１−０が、デジタル出力信号ＯＵＴのどのビットＯＵＴ１１−０に出力されるかを示している。なお、シフト信号ＳＦＴ３−０の変化の範囲は、”００００”−”１０１０”でなく、”００００”−”１０１１”あるいは”０００１”−”１０１１”でもよい。

上述したように、乱数制御回路ＲＣＮＴは、シフト信号ＳＦＴ３−０を１２クロックサイクル（ＳＣＬＫ）毎にランダムに変更する。このため、図９−図１９に示す信号のシフト動作が、１２クロックサイクル毎にランダムに順次実行される。以下、一例として、シフト信号ＳＦＴ３−０が”０１００”のときの動作を、図４−図７および図１３を用いて説明する。

選択部ＳＥＬＰの各出力選択回路ＯＳＥＬは、図４および図５に破線の矢印で示したように、デジタル入力信号ＩＮの出力先をシステムクロック信号ＳＣＬＫのサイクル毎に４ビットずつシフトする。矢印に示した数値は、システムクロック信号ＳＣＬＫのクサイクル番号（図１３のＳＣＬＫ値）を示している。出力選択回路ＯＳＥＬは、全て同じ回路構成である。このため、各クロックサイクルにおいて矢印で示すデジタル入力信号ＩＮの出力先（Ｄ１１［１１：００］−Ｄ００［１１：００］）子は、全ての出力選択回路ＯＳＥＬで同じになる。

なお、図１３の４番目のクロックサイクルにおいて、デジタル入力信号ＩＮの各ビットを３番目のクロックサイクルに対して４ビットシフトすると、１番目のクロックサイクルと同じになり、ランダム性が維持されない。これを防止するために、図２に示したスイッ
チ制御回路ＳＣＮＴの演算部ＯＰ３は、ビット番号がシフトによりビット信号値ＢＩＴを超える場合、デジタル入力信号ＩＮのビット数より”１”少ない数をビット番号から差し引く。具体的には、出力すべきデジタル出力信号ＯＵＴのビット番号は、この演算により、さらに”１”だけシフトされる。図９−図１９において、この演算が実行されるクロックサイクルを太い矢印で示している。なお、図９および図１０では、シフト量が”０”および”１”のため、この演算は発生しない。

演算部ＯＰ３の演算は、ビット番号が単に巡回的にシフトされることを防止する。このように、スイッチ制御回路ＳＣＮＴでは、演算部ＯＰ１−３により、選択信号ＳＥＬ３−０の値がデジタル入力信号ＤＩＮ１１−０のビット番号を外れる場合にも、ビット番号を巡回させ、さらにビット番号を所定値だけシフトすることで次のビット番号を生成する。これにより、１２クロックサイクル内でビット番号が重複することを防止できる。したがって、デジタル出力信号ＯＵＴは、よりランダムに出力される。

次に、選択部ＳＥＬＰの各ＯＲ演算部ＯＲＰは、図６および図７に破線の矢印で示したように、１２本のデジタル信号Ｄ（Ｄ１１［１１：００］−Ｄ００［１１：００］のうちの互いに重複しない１２本）をデジタル出力信号ＯＵＴ１１−０として出力する。矢印に示した数値は、システムクロック信号ＳＣＬＫのサイクル（図１３のＳＣＬＫ値）を示している。各ＯＲ演算部ＯＲＰにおいて、デジタル信号Ｄは、１２本の入力端子の一つのみに供給される。このため、ＯＲ演算部ＯＲＰは、入力端子を出力端子に直接接続するワイヤードＯＲ論理で構成されていても誤動作しない。

図２０は、ビット信号ＢＩＴの値が２進数で”０１０１”（１０進数の”５”）に設定されているときのスイッチ回路ＳＷＣの動作を示している。この例では、シフト信号ＳＦＴ３−０は、２進数で”０１００”である。

ビット信号ＢＩＴ３−０は、デジタル入力信号ＩＮの各ビットを出力するデジタル出力信号ＯＵＴのビット数の範囲（この例では、”０”−”５”までの６通り）を示している。このため、デジタル入力信号ＩＮの各ビットは、デジタル出力信号ＯＵＴの６ビットのいずれかに出力される。例えば、デジタル入力信号ＩＮ０は、図に網掛けで示したように、デジタル出力信号ＯＵＴの６個のビットＯＵＴ０−５のいずれかに出力される。ビット信号ＢＩＴにより、デジタル信号の出力先のビット数を所定の範囲に制限することで、デジタル出力信号ＯＵＴを、よりランダムに出力できる。特に、スイッチ回路ＳＷＣの動作中にビット信号ＢＩＴの値を変更することでランダム性を向上できる。

以上、本実施形態では、デジタル入力信号ＩＮのビット番号を規則性のないランダムな順序でシフトし、デジタル出力信号ＯＵＴとして出力できる。したがって、デジタル入力信号ＩＮのビットをランダムに入れ替えるデータ入れ替え回路ＤＳＷを構成できる。この際、乱数生成器ＲＧにより乱数に対応するシフト信号を生成するため、外部のシステムに依存することなく、ランダムな順序でビット番号がシフトされたデジタル出力信号ＯＵＴを出力できる。

ランダムな順序でビット番号がシフトされたデジタル出力信号ＯＵＴをＤ／Ａ変換部ＤＡＰに供給し、デジタル信号をアナログ信号に変換するため、デジタル信号を所定の規則で巡回させていた従来に比べて、Ｄ／Ａ変換の精度を向上できる。

図２１は、本発明の半導体集積回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態の半導体集積回路ＳＥＭ２は、第１の実施形態の半導体集積回路ＳＥＭ１から第１および第２記憶部ＦＦ１−２を削除して構成されている。その他の構成は、第１の実施形態と同じである。デジタル入力信号ＤＩＮ（ＩＮ）およびデジタル出力信号ＤＯＵＴ（ＯＵＴ）をラッチする回路が存在しなくても、第１の実施形態と同様に、Ｄ／Ａ変換の精度を向上できる。さらに、この実施形態では、第１および第２記憶部ＦＦ１−２を削除することにより、半導体集積回路ＳＥＭ２の回路規模が減るため、チップサイズを削減できる。

なお、上述した実施形態では、システムクロック信号ＳＣＬＫをクロック信号ＣＬＫと同じ周波数に設定する例を述べた。本発明はこれに限定されるものではない。例えば、システムクロック信号ＳＣＬＫの周波数をクロック信号ＣＬＫの周波数より高くすることで、本発明をオーバサンプリング方式のＤ／Ａ変換器にも適用できる。この場合、システムクロック信号ＳＣＬＫは、例えば、クロック信号ＣＬＫの周波数を分周することで生成され、信号ＳＣＬＫ、ＣＬＫの位相は互いに等しい。

上述した実施形態では、本発明をＤ／Ａ変換器に適用する例を述べた。これに限定されず、本発明は、デジタル入力信号の各ビットをランダムにシフトして出力するデータ入れ替え回路（データ転送回路）に適用できる。

上述した実施形態では、デジタル入力信号ＤＩＮとデジタル出力信号ＤＯＵＴのビット数を共に１２ビットにする例を述べた。しかし、デジタル出力信号ＤＯＵＴのビット数は、デジタル入力信号ＤＩＮのビット数より少なくてもよい。

上述した実施形態では、システムクロック信号ＳＣＬＫの１２クロックサイクル毎に乱数を生成し、シフト信号ＳＦＴを変更する例を述べた。しかし、シフト信号ＳＦＴの変更頻度は、１２クロックサイクルより少なくてもよく、長くてもよい。例えば、１クロックサイクル毎にシフト信号ＳＦＴを変更してもよい。また、乱数制御回路ＲＣＮＴを形成せず、シフト信号ＳＦＴを半導体集積回路の外部から供給してもよい。

上述した実施形態では、シフト信号ＳＦＴが示す値を、システムクロック信号ＳＣＬＫ毎にビット番号に順次加算して、選択信号ＳＥＬ３−０を生成する例を述べた。しかし、シフト信号ＳＦＴが示す値を、システムクロック信号ＳＣＬＫ毎にビット番号から順次減算して、選択信号ＳＥＬ３−０を生成してもよい。

上述した実施形態では、ビット信号ＢＩＴを半導体集積回路の外部から受ける例を述べた。しかし、例えば、図２２に示すように、半導体集積回路内にビット信号ＢＩＴをランダムに生成する乱数生成器ＲＧ２（ビット信号生成回路）を形成してもよい。例えば、乱数生成器ＲＧ２は、システムクロック信号ＳＣＬＫの周波数を分周器ＤＩＶ２で分周した分周クロック信号ＤＬＣＫ２に同期して乱数を生成する。この場合、デジタル信号の出力先のビット数をランダムに変更でき、よりランダムなデジタル出力信号ＯＵＴを出力できる。

上述した実施形態では、複数の抵抗素子ＲＥＳを用いてＤ／Ａ変換部ＤＡＰを構成する例を述べた。Ｄ／Ａ変換部ＤＡＰは、複数の容量素子を用いて構成してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ビット番号を示す選択信号を受け、複数の入力信号線に供給される複数ビットのデジタル入力信号のビット番号を前記選択信号に応じて順次シフトし、シフトされたデジタル信号を複数ビットのデジタル出力信号として複数の出力信号線に順次出力するスイッチ回路
と、
ランダムな値に変化するシフト信号を受け、前記ビット番号と前記シフト信号が示す値とを演算することで次のビット番号を生成し、生成したビット番号を前記選択信号として順次出力するスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
乱数生成器を有し、前記乱数生成器により生成される乱数に対応する前記シフト信号を出力する乱数制御回路を備えていることを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記スイッチ回路は、第１クロック信号に同期して前記デジタル出力信号を出力し、
前記乱数生成器は、第１クロック信号より周波数の低いクロック信号に同期して乱数を生成することを特徴とする半導体集積回路。
（付記４）
付記１記載の半導体集積回路において、
前記スイッチ制御回路は、ビット数を示すビット信号を受け、受けたビット信号に応じて前記デジタル入力信号の各ビットが出力される前記デジタル出力信号のビット数の範囲を設定することを特徴とする半導体集積回路。
（付記５）
付記４記載の半導体集積回路において、
ランダムな前記ビット信号を生成するビット信号生成回路を備えていることを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記デジタル入力信号の値を保持し、保持しているデジタル入力信号を前記入力信号線を介して前記スイッチ回路に出力する第１記憶部と、
前記スイッチ回路から出力される前記デジタル出力信号の値を保持し、保持しているデジタル出力信号を出力する第２記憶部とを備えていることを特徴とする半導体集積回路。（付記７）
付記６記載の半導体集積回路において、
前記スイッチ回路は、第１クロック信号に同期して前記デジタル出力信号を出力し、
前記第２記憶部は、前記第１クロック信号に同期して前記デジタル入力信号を保持し、
前記第１記憶部は、第２クロック信号に同期して前記デジタル入力信号を受信し、
前記第１および第２クロック信号の周波数は、同じであることを特徴とする半導体集積回路。
（付記８）
付記６記載の半導体集積回路において、
前記スイッチ回路は、第１クロック信号に同期して前記デジタル出力信号を出力し、
前記第２記憶部は、前記第１クロック信号に同期して前記デジタル入力信号を保持し、
前記第１記憶部は、第２クロック信号に同期して前記デジタル入力信号を受信し、
前記第１クロック信号の周波数は、前記第２クロック信号の周波数より高いことを特徴とする半導体集積回路。
（付記９）
付記１記載の半導体集積回路において、
前記出力信号線に接続され、前記出力信号線に伝達される前記スイッチ回路からの前記デジタル出力信号をアナログ信号に変換するＤ／Ａ変換部を備えていることを特徴とする半導体集積回路。
（付記１０）
付記９記載の半導体集積回路において、
前記Ｄ／Ａ変換部は、
一端に前記出力信号線がそれぞれ接続された複数の抵抗素子と、
前記抵抗素子の他端に接続され、前記各抵抗素子を流れる電流に応じてアナログ電圧を生成する加算器とを備えていることを特徴とする半導体集積回路。
（付記１１）
付記１記載の半導体集積回路において、
前記スイッチ回路は、前記デジタル入力信号の各ビットに対応する複数の出力選択回路と、前記デジタル出力信号の各ビットに対応する複数の演算回路とを備え、
前記各出力選択回路は、前記演算回路の入力にそれぞれ接続された複数の出力信号線を有し、受けたデジタル入力信号の各ビットを前記シフト信号に応じて前記出力信号線のいずれかに出力し、
前記出力選択回路が前記デジタル出力信号を出力する出力信号線は、互いに異なる演算回路に接続されており、
前記各演算回路は、前記出力信号線のＯＲ論理を前記デジタル出力信号として出力することを特徴とする半導体集積回路。
（付記１２）
付記１１記載の半導体集積回路において、
前記各演算回路は、ワイヤードＯＲ論理により構成されていることを特徴とする半導体集積回路。
（付記１３）
付記１記載の半導体集積回路において、
前記スイッチ制御回路は、生成するビット番号がデジタル入力信号を構成するビット番号から外れるときに、ビット番号を巡回させ、さらにビット番号を所定値だけシフトすることで次のビット番号を生成することを特徴とする半導体集積回路。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、デジタル信号のビット番号を入れ替えるスイッチ回路を有する半導体集積回路に適用できる。

本発明の半導体集積回路の第１の実施形態を示すブロック図である。 図１に示したスイッチ制御回路の詳細を示すブロック図である。 図１に示したスイッチ回路の詳細を示すブロック図である。 図３に示した選択部の詳細を示すブロック図である。 図３に示した選択部の詳細を示すブロック図である。 図３に示したＯＲ演算部の詳細を示すブロック図である。 図３に示したＯＲ演算部の詳細を示すブロック図である。 図１のＤ／Ａ変換部を示す等価回路図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の動作を示す説明図である。 スイッチ回路の別の動作を示す説明図である。 本発明の半導体集積回路の第２の実施形態を示すブロック図である。 半導体集積回路の別の例を示すブロック図である。

符号の説明

ＡＤＤ‥加算器；ＤＡＰ‥Ｄ／Ａ変換部；ＤＳＷ‥データ入れ替え回路；ＦＦ１‥第１記憶部；ＦＦ２‥第２記憶部；ＩＮ１１−０‥デジタル入力信号；ＯＲＰ‥ＯＲ演算部；ＯＳＥＬ‥出力選択回路；ＯＵＴ１１−０‥デジタル出力信号；ＲＣＮＴ‥乱数制御回路；ＲＥＳ‥抵抗素子；ＳＣＮＴ‥スイッチ制御回路；ＳＥＬＰ‥選択部；ＳＷＣ‥スイッチ回路；ＷＯＲ‥ワイヤードＯＲ回路

Claims (10)

1. ビット番号を示す選択信号を受け、複数の入力信号線に供給される複数ビットのデジタル入力信号のビット番号を前記選択信号に応じて順次シフトし、シフトされたデジタル信号を複数ビットのデジタル出力信号として複数の出力信号線に順次出力するスイッチ回路と、
   ランダムな値に変化するシフト信号を受け、前記ビット番号と前記シフト信号が示す値とを演算することで次のビット番号を生成し、生成したビット番号を前記選択信号として順次出力するスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   乱数生成器を有し、前記乱数生成器により生成される乱数に対応する前記シフト信号を出力する乱数制御回路を備えていることを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記スイッチ回路は、第１クロック信号に同期して前記デジタル出力信号を出力し、
   前記乱数生成器は、第１クロック信号より周波数の低いクロック信号に同期して乱数を生成することを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記スイッチ制御回路は、ビット数を示すビット信号を受け、受けたビット信号に応じて前記デジタル入力信号の各ビットが出力される前記デジタル出力信号のビット数の範囲を設定することを特徴とする半導体集積回路。
5. 請求項１記載の半導体集積回路において、
   前記デジタル入力信号の値を保持し、保持しているデジタル入力信号を前記入力信号線を介して前記スイッチ回路に出力する第１記憶部と、
   前記スイッチ回路から出力される前記デジタル出力信号の値を保持し、保持しているデジタル出力信号を出力する第２記憶部とを備えていることを特徴とする半導体集積回路。
6. 請求項５記載の半導体集積回路において、
   前記スイッチ回路は、第１クロック信号に同期して前記デジタル出力信号を出力し、
   前記第２記憶部は、前記第１クロック信号に同期して前記デジタル入力信号を保持し、
   前記第１記憶部は、第２クロック信号に同期して前記デジタル入力信号を受信し、
   前記第１および第２クロック信号の周波数は、同じであることを特徴とする半導体集積回路。
7. 請求項５記載の半導体集積回路において、
   前記スイッチ回路は、第１クロック信号に同期して前記デジタル出力信号を出力し、
   前記第２記憶部は、前記第１クロック信号に同期して前記デジタル入力信号を保持し、
   前記第１記憶部は、第２クロック信号に同期して前記デジタル入力信号を受信し、
   前記第１クロック信号の周波数は、前記第２クロック信号の周波数より高いことを特徴とする半導体集積回路。
8. 請求項１記載の半導体集積回路において、
   前記出力信号線に接続され、前記出力信号線に伝達される前記スイッチ回路からの前記デジタル出力信号をアナログ信号に変換するＤ／Ａ変換部を備えていることを特徴とする半導体集積回路。
9. 請求項１記載の半導体集積回路において、
   前記スイッチ回路は、前記デジタル入力信号の各ビットに対応する複数の出力選択回路と、前記デジタル出力信号の各ビットに対応する複数の演算回路とを備え、
   前記各出力選択回路は、前記演算回路の入力にそれぞれ接続された複数の出力信号線を有し、受けたデジタル入力信号の各ビットを前記シフト信号に応じて前記出力信号線のいずれかに出力し、
   前記出力選択回路が前記デジタル出力信号を出力する出力信号線は、互いに異なる演算回路に接続されており、
   前記各演算回路は、前記出力信号線のＯＲ論理を前記デジタル出力信号として出力することを特徴とする半導体集積回路。
10. 請求項１記載の半導体集積回路において、
    前記スイッチ制御回路は、生成するビット番号がデジタル入力信号を構成するビット番号から外れるときに、ビット番号を巡回させ、さらにビット番号を所定値だけシフトすることで次のビット番号を生成することを特徴とする半導体集積回路。

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