CN101404502B - 包括多个数模转换器的集成电路、σ-δ调制器电路和校准多个多比特数模转换器的方法 - Google Patents

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Abstract

本发明涉及包括多个数模转换器的集成电路、Σ-Δ调制器电路和校准多个多比特数模转换器的方法。在包括第一多比特数/模转换器和第二多比特数/模转换器的集成电路中，提供在第一和第二数/模转换器之间共用的校准电路。

Description

包括多个数模转换器的集成电路、∑-Δ调制器电路和校准多个多比特数模转换器的方法
技术领域
本发明涉及包括多个数/模转换器的集成电路、∑-Δ调制器电路、以及用于校准多个多比特数/模转换器的方法。
背景技术
在一些应用中，多比特模拟转换器的高线性度是基本的。例如，∑-Δ(sigma-delta)调制器电路，(例如如在用于模/数转换的通信应用中所使用的)得益于在∑-Δ调制器电路反馈环中所使用的数/模转换器(digital-to-analog converter)的高线性度。
为了提高数/模转换器的线性度，已知利用动态元件匹配技术或提供具有自校准功能的数/模转换器。
在一些应用中，在集成电路中提供多个多比特数/模转换器。例如，在多反馈∑-Δ调制器中，利用第一数/模转换器以及第二数/模转换器将模拟反馈信号提供给不同的反馈节点。在这种情况下，利用动态元件匹配技术可能导致∑-Δ调制器电路的增加的额外环路延时(excess loop delay)。此外，利用自校准数/模转换器则导致增加的芯片面积需求以及功率消耗。
发明内容
根据本发明提出了一种集成电路，包括：第一多比特数/模转换器，第二多比特数/模转换器，以及在所述第一和第二多比特数/模转换器之间共用的校准电路，其中所述第一和第二多比特数/模转换器分别包括多个输出单元，其中配置所述校准电路用以控制所述输出单元的相应输出信号的校准，其中所述校准电路包括控制电路，所述控制电路被配置用以将校准输入信号提供给所述第一和第二多比特数/模转换器来选择至少一个输出单元用于校准。
根据本发明还提出了一种∑-Δ调制器电路，包括：第一多比特数/模转换器，第二多比特数/模转换器，以及在所述第一和第二多比特数/模转换器之间共用的校准电路，其中所述第一和第二多比特数/模转换器分别包括多个输出单元，其中配置所述校准电路来控制所述输出单元的相应输出信号的校准，其中所述校准电路包括控制电路，所述控制电路被配置用以将校准输入信号提供给所述第一和第二多比特数/模转换器以选择至少一个输出单元用于校准。
根据本发明还提出了一种用于校准多个多比特数/模转换器的方法，包括：生成校准输入信号；提供校准输入信号到每个多比特数/模转换器；其中所述多比特数/模转换器分别包括多个输出单元，其中所述方法包括控制所述输出单元的相应输出信号的校准，和借助于校准输入信号来选择至少一个输出单元用于校准。
根据本发明的一个实施例，提供了一种在第一多比特数/模转换器以及第二多比特数/模转换器之间共用的校准电路。
附图说明
图1示意性地描述了根据本发明实施例的∑-Δ调制器电路。
图2示意性地描述了根据本发明实施例的∑-Δ调制器中的被校准的数/模转换器的电路组件。
图3示出了如图1中所示的∑-Δ调制器中的典型信号值。
图4示意性描述了根据本发明另一实施例的多级∑-Δ调制器电路。
具体实施方式
在下面，通过参考典型实施例以及附图，本发明将得到进一步说明。并不是在限制的意义上来进行描述，而只是为了说明本发明一般性原理的目的。应当理解的是，本发明的范围仅仅由权利要求限定，并不被后文所描述的典型实施例所限制。
另外，应当理解，在后续的典型实施例的详细说明中，任意示出的或者所描述的在两个功能模块、设备、组件、或其它物理或功能单元之间的直接连接或耦合，同样也可以通过间接连接或耦合来实施。
后面所描述的实施例涉及一种包括∑-Δ调制器电路的集成电路，并且典型地被用在用于对通信数据数/模转换的通信应用中，以及涉及相应的校准方法。可以通过无线连接或通过有线连接来传输通信数据。在所示的实施例中，∑-Δ调制器电路是连续时间型的。在其它实施例中，也可以利用其它类型的∑-Δ调制器电路，如开关电容器(switched-capacitor)型的。另外，应当理解的是，后边所描述的构想也可以应用于包括至少两个多比特数/模转换器的其它类型的集成电路。
图1示意性描述了连续时间型的多反馈∑-Δ调制器电路。如所示，∑-Δ调制器电路包括模拟输入端140、滤波网络150、N比特模/数转换器(ADC)160、和由第一数/模转换器(DAC)100A和第二DAC 100B组成的反馈环路。该ADC 160是多比特类型的，即N＞1。类似地，第一DAC 100A和第二DAC 100B也是多比特类型的。第一DAC 100A和第二DAC 100B与ADC 160有着同样的比特数。第一DAC 100A和第二DAC 100B的目的是将ADC 160的数字输出信号反馈到滤波网络150的反馈节点中。也就是说，第一DAC 100A可以位于第一反馈环路中，第二DAC 100B可以位于第二反馈环路中。如所示，反馈节点可以位于滤波网络150内或者在滤波网络150的输入端处。第一DAC 100A和第二DAC 100B分别可以基于多个可选择控制的输出单元(例如电流单元(current cell))来实现。每个输出单元都提供输出信号，所述输出信号被加在DAC的信号输出端。ADC 160基于时钟信号CLK来工作。第一DAC 100A和第二DAC 100B基于时钟信号CLKDAC来工作。
滤波网络包括具有缓冲器152、电容器C1和电阻器RZ1的第一集成器以及具有缓冲器154、电容器C2和电阻器RZ2的第二集成器。第一集成器通过电阻器R1接收来自模拟输入端140的其输入信号。第二集成器通过电阻器R2接收第一集成器的输出信号。第二集成器的输出信号被提供到ADC 160。另外，通过电阻器RG将第一集成器的输入与第二集成器的输出相耦合。应当理解的是，滤波网络150的以上实施只是示例性的。在其它实施例中，可以利用其它类型的滤波网络。例如，集成器可以以不同的方式来实施。另外，可以适当地选择在滤波网络150中集成器的数量。
如另外所示的，第一DAC 100A将其输出信号提供给在第一集成器的输入端处的反馈节点，第二DAC 100B将其输出信号提供给在第二集成器的输入端处的反馈节点。在其它实施例中，反馈节点可以位于不同的位置。
如进一步所示，配置∑-Δ调制器电路的模拟部分用以基于差分信号进行工作。在其它的实施例中，可以配置∑-Δ调制器电路的模拟部分用以基于单端信号(single-ended signal)进行工作。
根据所示的实施例，∑-Δ调制器电路还包括校准电路200，用来校准第一DAC 100A和第二DAC 100B。这就是说，在第一DAC 100A和第二DAC 100B间共用该校准电路200。
校准电路200提供校准输入信号CALIN给第一DAC 100A和第二DAC 100B。在第一DAC 100A和第二DAC 100B内使用该校准输入信号CALIN用以选择多个输出单元中的至少一个用于校准。这在第一DAC 100A和第二DAC 100B的正常工作期间以连续模式来完成。
另外，校准电路200接收ADC 160的输出信号ADCOUT，并且基于ADC的输出信号ADCOUT，产生用于第一DAC 100A和第二DAC 100B的数据输入信号DACIN。在第一DAC 100A和第二DAC 100B内利用该数据输入信号DACIN，用以根据编码数字值来控制输出单元。
根据所示的实施例，根据编码数字值受控地选择那些没有被选择用于校准的输出单元。例如，如果在给定的时间点，选择第一DAC 100A的输出单元之一以及第二DAC 100B的输出单元之一用于校准，则可以根据编码数字值来控制其它的输出单元。为了这个目的，第一DAC 100A和第二DAC 100B的输出单元的数量要大于用于仅仅转换编码数字值而实际所需要的输出单元的数量。例如，第一DAC 100A和第二DAC 100B可以各包括16个输出单元，每个输出单元都提供单位输出信号，所述单位输出信号要被施加在DAC信号输出端。为了产生具有16个不同电平的输出信号，只需要15个输出单元，所述电平包括输出电平0。因此，输出单元之一可以用于校准。在每个时钟周期中，选择输出单元中的不同的一个用于校准。以以下方式来产生第一DAC 100A和第二DAC 100B的数据输入信号DACIN，即用于校准所选择的输出单元并不被数据输入信号DACIN控制。这种结构允许在正常转换运行期间校准DAC 100A、100B。
可以将ADC 160的N比特输出信号ADCOUT提供给在温度计编码中使用2N-1个线路的校准电路200。当存在在第一DAC 100A中要控制的一个额外输出单元以及在第二DAC 100B中要控制的一个额外输出单元时，于是也利用温度计编码，通过2N个线路将数据输入信号DACIN提供给所述DAC。在其它的实施例中，可以利用加权二进制编码。另外，在第一DAC 100A和第二DAC 100B中，可以提供甚至更大数量的输出单元。在这种情况下，可以同时校准更多的输出单元，或者输出单元可以被用作备用单元(spare cell)。
按照所示的实施例，校准电路200包括数据多路复用器220和基于有限状态机所实现的控制电路240。基于由ADC 160的输出信号ADCOUT编码的数字值，数据多路复用器220完成上述用于第一DAC 100A和第二DAC 100B的数据输入信号DACIN的生成。控制电路240生成校准输入信号CALIIN。另外，控制电路240生成控制信号MUXCTL，用于控制数据多路复用器220。
根据一个实施例，校准输入信号CALIN包括与第一DAC 100A中的输出单元的数目和第二DAC 100B中的输出单元的数目相对应的多个开关信号，其中利用该开关信号将相应的输出单元切换为校准模式。类似地，用于数据多路复用器的控制信号MUXCTL可以包括多个开关信号，这些开关信号与用于从数据多路复用器220向第一DAC 100A和第二DAC 100B提供数据输入信号DACIN所使用的线路的数目相对应。
控制电路240和/或有限状态机可以以硬件、软件、或其组合的方式来实现。
图2示意性示出了DAC的内部电路组件，例如如在根据本发明实施例的集成电路中所使用的第一DAC 100A或第二DAC 100B。根据所示的实施例，该DAC包括多个输出单元300，这些输出单元被实施为电流单元，每个都提供单位输出电流。根据所示的实施例，用于N比特DAC的输出单元300的数目为2N个。基于与电流源块330有关的电流镜(current mirror)来实现这些输出单元。如所示，电流源块330包括晶体管340、350、360，所述晶体管340、350、360被配置用以在每个输出单元300中与晶体管305、310、315一起形成电流镜。在所示的实施例中，所述电流镜基于PMOS晶体管来实现。在其它实施例中，也可以利用其它类型的晶体管。
在每一个输出单元300中，晶体管310作为镜像晶体管，其镜像通过电流源块330的晶体管340、350的电流。晶体管305作为在输出单元300的输出节点与镜晶体管310之间所设置的级联晶体管起作用，由此形成级联结构。晶体管315作为校准晶体管起作用并且并联连接到镜晶体管310。
通过相应的开关370将输出单元300的相应输出节点耦合到DAC的差分信号输出端。也就是说，借助于开关370，可以将每个输出单元300耦合到DAC的差分输出端用以输出单位电流。于是通过各个单位电流的和来形成DAC的输出信号。利用开关370可以将输出信号的总值控制到2N个不同的电平之一。
作为进一步描述，DAC包括校准源400，且每个输出单元300包括用于将输出单元300耦合到校准源400的开关320。该校准源400也可以基于电流镜来实现。在所示的实施例中，该校准源400包括NMOS晶体管430、440、450。在其它实施例中，可以利用其它类型的晶体管或校准源400的其它实施形式。
具有上述电路组件的DAC的运行如下：在DAC的正常运行中，利用2N-1个输出单元300来生成该DAC的输出信号，也就是如由开关370所控制的那样，选择性地将单位电流提供给差分输出端380、390。选择输出单元300中的剩余一个用于校准并利用开关320耦合到校准源400。在输出单元300的这个校准模式中，闭合相应的开关320。在这种配置中，连接校准晶体管315以使基本作为二极管来运行，也就是通过级联晶体管305将校准晶体管315的漏极端子耦合到校准晶体管315的栅极端子。在这种状态下，通过输出单元300的电流被调整到与由校准源400所提供的校准电流相对应的值。在打开开关320后，在输出单元300的正常运行中保持所调整的电流值，因为校准晶体管315的栅源容量将校准晶体管315的栅极电压保持在恒定值，直到该输出单元300再次被选择用来校准。
以循环方式选择输出单元300用于校准，因此循环地调整输出单元300的单位电流以便基本对应于由校准源400所提供的校准电流。这样，每个输出单元300基本提供相同的单位电流，而不考虑在输出单元300中所使用的晶体管的失配。这又改善了DAC的线性度。
如结合图1所示，由校准输入信号CALIN来控制输出单元300的开关320。如结合图1所示，由数据输入信号DACIN来控制开关370。开关320和370可以利用晶体管或其它合适的开关器件来实现。
图3示出了结合图1所示的信号ADCOUT、DACIN、MUXCTL、和CALIN的典型值。图3的典型值涉及一种实施方式，其中ADC 160的比特数以及第一DAC 100A和第二DAC 100B的比特数为N＝4。由此通过15个数据线将ADC 160的输出信号ADCOUT以温度计编码(thermometer coding)来表示。
在图3的左上部分中，以表格的形式示出了信号ADCOUT的典型值。表格的每列对应于不同的数据线，以及表格的不同行对应于ADC 160的不同时钟周期。在表格的左边，给出了时钟周期数，所述时钟周期数在垂直箭头的方向上增加。在表格的右边，以十进制形式给出由表格的相应行编码的数字值。如所示，当经编码的数字值增加时，使增加数量的数据线进入激活状态。
在图3的左下部分中，以类似的表格形式示出了数据输入信号DACIN的对应值。同样，在表格的左边给出了时钟周期数，以及在表格的右边给出了经编码的数字值。如所示，对于信号DACIN比对于信号ADCOUT要多一个数据线。这是由于输入信号DACIN适应于DAC的输出单元之一，其被选择用于校准并且因此不能用于生成DAC的输出信号。在图3中，与用于校准所选择的输出单元相对应的数据线的位置被标为“X”。直至标为“X”的位置，信号DACIN与信号ADCOUT相对应。从标为“X”的位置开始，信号ADCOUT的第n个数据线对应于信号DACIN的第n+1个数据线。这样，信号DACIN包含与信号ADCOUT相同的关于编码数字值的信息。在其它实施例中，可以使用在信号ADCOUT和DACIN之间的不同联系。
在图3的右上部分中，以类似表格的形式示出了信号MUXCTL的对应值。同样，在表格的左边给出了时钟周期数。对于信号DACIN的每个数据线，信号MUXCTL均包括数据线。在描述的示例中，从在第一时钟周期所激活的所有数据线开始，通过在下一时钟周期从左到右依次去激活数据线中的一个来生成信号MUXCTL。这导致通过上述数据多路复用器220将信号ADCOUT转换为信号DACIN。在其它的实施例中，可以以不同的方式来生成信号MUXCTL，这依赖于数据多路复用器220的配置。如果最后所有的数据线都被去激活，则所有的输出单元都被校准，并且该流程从所激活的信号MUXCTL的所有数据线重新开始。
在右下部分中，示出了信号CALIN的对应值。如可以看出，对于信号DACIN的每个数据线，信号CALIN均包括一个数据线，也就是对于DAC的每个输出单元而言有一个数据线。激活对应于要被校准的输出单元的数据线，不激活其它的数据线。在第一时钟周期，激活第一数据线。然后在每个时钟周期将激活数据线向右移动一个位置。这导致对应于在示出了数据输入信号DACIN的表中标为“X”的位置的该输出单元被选择用于校准。
应当理解，信号ADCOUT、DACIN、MUXCTL以及CALIN仅仅是范例。特别地，可以根据不同的方式来实现对要被校准的输出单元的选择。在一些实施例中，甚至可以以随机的方式来选择要被校准的输出单元。正如本领域技术人员应当理解的，因而需要采用信号MUXCTL的生成来控制数据多路复用器220。
图4示意性示出了根据本发明另一实施例的集成多反馈∑-Δ调制器电路。此外，该∑-Δ调制器电路是连续时间型。然而，根据其它实施例也可以是不同的实施方式，如开关电容器实施方式。
与图1的∑-Δ调制器电路相比较，图4的∑-Δ调制器电路为多级型，例如MASH型。在图4的下部中概括示出了第一调制器级。在图4的上部中概括示出了第二调制器级。
通过电阻器R11将模拟信号输入540耦合到第一调制器级的滤波网络550A。将该滤波网络550A的输出信号提供给第一调制器级的ADC 560A。提供反馈环路用于将ADC 560A的输出信号ADCOUT反馈给滤波网络550A的反馈节点。为了该目的，在第一调制器级中设置第一DAC 500A以及第二DAC 500B。
反馈环路550A包括具有第一缓冲器552A、电容器C11和电阻器RZ11的第一集成器，以及具有第二缓冲器554A、电阻器C21和电阻器RZ21的第二集成器。通过电阻器R21将第一集成器的输出信号提供给第二集成器。另外，提供电阻器RG1，该电阻器RG1将第一集成器的输入端与第二集成器的输出端相耦合。应当理解，滤波网络550A的实施方式仅仅是范例，且在其它实施例中可以利用其它滤波网络的实施方式。
在所描述的实施例中，将第一DAC 500A的输出信号提供给位于第一集成器输入端处的反馈节点，以及将第二DAC 500B的输出信号提供给在滤波网络550A的第二集成器输入端处的反馈节点。在其它实施例中，反馈节点可以位于不同的位置。
与第一调制器级类似，第二调制器级包括滤波网络550B和被耦合用于接收滤波网络550B的输出信号的ADC 560B。另外，第二调制器级包括用于将ADC 560B的输出信号ADCOUT反馈到滤波网络550B的反馈节点的反馈环路。该反馈环路包括第二调制器级的第一DAC 500C和第二DAC 500D。
第二调制器级的滤波网络550B包括具有第一缓冲器552B、电容器C12和电阻器RZ12的第一集成器，以及具有第二缓冲器554B、电阻器C22和电阻器RZ22的第二集成器。另外由点划线所示，第一集成器可以还包括附加的电阻器RHC2。通过电阻器R22将第一集成器的输出信号提供给第二集成器。另外，通过电阻器RG2将第一集成器的输入端与第二集成器的输出端相耦合。
将第一DAC 500C的输出信号提供给滤波网络550B的第一集成器输入端处的反馈节点，以及将第二DAC 500C的输出信号提供给滤波网络550B的第二集成器输入端处的反馈节点。在其它实施例中，可以以不同的方式来定位反馈节点，或者可以以不同的方式来实现滤波网络550B。
第一调制器级和第二调制器级之间的耦合如下：通过电阻器RS1将第一调制器级中滤波网络550A的第一集成器的输出信号提供给第二调制器级中滤波网络550B的第一集成器的输入端。通过电阻器RS2将第一调制器级中滤波网络550A的第二集成器的输出信号提供给第二调制器级中滤波网络550B的第一集成器的输入端。在其它实施例中，可以以不同的实施方式来实现第一调制器级和第二调制器级之间的耦合。
基于差分信号来实现第一调制器级和第二调制器级的模拟部分。在其它实施例中，可以基于单端信号来实现第一调制器级和第二调制器级的模拟部分。
可以以与结合图2所示相同的方式来实现DAC 500A、DAC 500B、DAC 500C、DAC 500D。特别地，每个DAC 500A、500B、500C、500D可以包括基于数据输入信号而被控制的多个输出单元。输出单元可以被实现为电流单元。
将时钟信号CLK分别提供给ADC 560A和ADC 560B。将时钟信号CLKDAC提供给DAC 500A、500B、500C、500D。
如另外所示，∑-Δ调制器电路包括过载块570和模拟多路复用器580，该模拟多路复用器580耦合到第一调制器级中滤波网络550A的第一集成器的输出端和第二集成器的输出端并且耦合到第二调制器级中滤波网络550B的第一集成器的输出端和第二集成器的输出端。将模拟测量输出缓冲器590耦合到模拟多路复用器580。提供这些结构用于监控和过载管理的目的。
另外，∑-Δ调制器电路包括被耦合用以接收第一调制器级的ADC 560A的输出信号ADCOUT的第一数据多路复用器520A，和被耦合用以接收第二调制器级的ADC 560B的输出信号ADCOUT的第二数据多路复用器620B。数据多路复用器620A、620B如针对图1的数据多路复用器220所述的那样运行。特别地，数据多路复用器620A选择要被控制的、第一DAC 500A和第二DAC 500B的输出单元来根据由ADC 560A的输出信号ADCOUT编码的数字值来生成DAC的输出信号。数据多路复用器620B选择要被控制的、第二调制器级的第一DAC 500C和第二DAC500D的输出单元来根据由第二调制器级的ADC 560B的输出信号ADCOUT编码的数字值来生成DAC的输出信号。
∑-Δ调制器电路还包括第一调制器级的第一控制电路600A和第二调制器级的第二控制电路600B。有限状态机600A、600B分别具有与图2的控制电路240类似的功能。特别地，第一控制电路600A生成校准输入信号CALIN，将其提供给第一调制器级的第一DAC 500A和第二DAC 500B，用以选择DAC的多个输出单元之一用于校准。另外，控制电路600A生成用于第一调制器级的数据多路复用器620A的控制信号MUXCTL。如结合图3以上所描述的，以这种方式生成信号CALIN和MUXCTL，使得在每个时钟周期选择DAC的不同的输出单元用于校准，以及使用剩余的输出单元用于基于由第一调制器级的ADC 560A的输出信号ADCOUT的编码数字值来生成DAC的输出信号。
类似地，第二控制电路600B生成校准输入信号CALIN，将其提供给第二调制器级的第一DAC 500C和第二DAC 500D，用以选择DAC的多个输出单元之一用于校准。另外，控制电路600B生成用于数据多路复用器620B的控制信号MUXCTL。如上所述，以这种方式生成信号CALIN和MUXCTL，使得在每个时钟周期选择DAC的输出单元中的不同的一个用于校准，以及使用剩余的输出单元用于根据由第二调制器级的ADC 560B的输出信号ADCOUT编码的数字值来生成DAC的输出信号。
与图1的实施例类似，控制电路600A和控制电路600B可以基于有限状态机来实现。
根据所描述的实施例，通过数据锁存器630A将第一数据输入信号DACIN从数据多路复用器620A提供到DAC 500A和DAC 500B。类似地，通过数据锁存器630B将第二数据输入信号DACIN从数据多路复用器620B提供到DAC 500C和DAC 500D。在其它实施例中，可以省略数据锁存器630A和/或630B。
如进一步所述，分别将第一调制器级的ADC 560A的输出信号ADCOUT和第一调制器级的数据锁存器630A的输出信号提供给解码器650A和650B。类似地，分别将第二调制器级的ADC 560B的输出信号ADCOUT和第二调制器级的数据锁存器630B的输出信号提供给解码器650C和650D。解码器650A、650B、650C、650D具有将其输入信号的温度计代码转换为二进制加权代码的作用，由此减少传输信号的数字线的数目。
将信号从第一调制器级的解码器650A、650B提供给第一多路复用器700A。借助于第一多路复用器700A，可以在解码器650A的输出信号和解码器650B的输出信号之间选择要被进一步提供的信号。类似地，第二调制器级包括被耦合用以接收解码器650C和解码器650D的输出信号的第二多路复用器700B。借助于第二多路复用器700B，可以在解码器650C的输出信号和解码器650D的输出信号之间选择要被进一步传输的信号。
将多路复用器700A的输出信号提供给下一级(downrater)740A，以及将复用器700B的输出信号提供给下一级740B。下一级的作用是通过并行化来降低输出数字速率。
将下一级740A、740B的输出信号提供给低压差分信号接口750，该低压差分信号接口750用来以低信号振荡输出数字数据。
如进一步所示，∑-Δ调制器电路包括多路复用器710、存储控制编程信息的芯片控制接口720、以及生成伪随机数字信号的线性反馈移位寄存器730。为了分析或调整反馈环路的属性，可以通过多路复用器710将伪随机数字信号提供给第一调制器级和/或第二调制器级的反馈环路。
在图4的实施例中，控制电路600A、数据多路复用器620A、和数据锁存器630A形成在第一调制器级的第一DAC 500A和第二DAC 500B之间共用的校准电路。类似地，控制电路600B、数据多路复用器620B、和数据锁存器630B形成在第二调制器级的第一DAC 500C和第二DAC 500D之间共用的校准电路。在其它实施例中，也可以利用在DAC 500A、DAC 500B、DAC 500C、以及DAC 500D之间共用的单控制电路，也就是具有被所有DAC共用的校准电路。
应当理解，在不脱离本发明的范围的情况下在上述实施例范围内各种不同修改都是可行的。例如，上述构想可以用在不同于∑-Δ调制器电路的集成电路中。另外，这些构想可以用在其它类型的∑-Δ调制器电路中，如开关电容器∑-Δ调制器电路中。另外，可以利用不同类型的被校准的DAC，而不局限于电流操纵(current streering)的DAC。依赖于DAC的类型，可以利用其它校准机制，不局限于结合图2所示的输出电流的校准。
最后，应当理解上述实施例的特征可以适当地互相组合。

Claims (19)

1.一种集成电路，包括：第一多比特数/模转换器，第二多比特数/模转换器，
以及在所述第一和第二多比特数/模转换器之间共用的校准电路，
其中所述第一和第二多比特数/模转换器分别包括多个输出单元，其中配置所述校准电路用以控制所述输出单元的相应输出信号的校准，和
其中所述校准电路包括控制电路，所述控制电路被配置用以将校准输入信号提供给所述第一和第二多比特数/模转换器来选择至少一个输出单元用于校准。
2.根据权利要求1所述的集成电路，其中所述控制电路包括有状态机。
3.根据权利要求1所述的集成电路，其中所述校准电路包括用以基于数据输入信号来选择要被控制的、所述第一和/或第二多比特数/模转换器的输出单元的数据多路复用器。
4.根据权利要求3所述的集成电路，其中配置所述控制电路用以生成所述数据多路复用器的控制信号。
5.根据权利要求1所述的集成电路，其中所述校准电路包括用以基于第一数据输入信号来选择要被控制的、所述第一多比特数/模转换器的输出单元的第一数据多路复用器、和用以基于第二数据输入信号来选择要被控制的、所述第二多比特数/模换器的输出单元的第二数据多路复用器。
6.根据权利要求1所述的集成电路，其中所述输出单元被配置为电流单元，所述电流单元提供输出电流作为输出信号。
7.根据权利要求1所述的集成电路，包括∑-Δ调制器电路。
8.一种∑-Δ调制器电路，包括：第一多比特数/模转换器，第二多比特数/模转换器，以及在所述第一和第二多比特数/模转换器之间共用的校准电路，
其中所述第一和第二多比特数/模转换器分别包括多个输出单元，其中配置所述校准电路来控制所述输出单元的相应输出信号的校准，和
其中所述校准电路包括控制电路，所述控制电路被配置用以将校准输入信号提供给所述第一和第二多比特数/模转换器以选择至少一个输出单元用于校准。
9.根据权利要求8所述的∑-Δ调制器电路，包括：第一反馈环路，以及第二反馈环路，其中在第一反馈环路中提供所述第一多比特数/模转换器和在第二反馈环路中提供所述第二多比特数/模转换器。
10.根据权利要求8所述的∑-Δ调制器电路，包括：第一调制器级，以及第二调制器级，其中在第一调制器级中提供所述第一多比特数/模换器和在第二调制器级中提供所述第二多比持数/模换器。
11.根据权利要求8所述的∑-Δ调制器电路，其中所述控制电路包括有限状态机。
12.根据权利要求8所述的∑-Δ调制器电路，其中所述校准电路包括用以基于数据输入信号来选择要被控制的、所述第一和/或第二多比特数/模换器的输出单元的数据多路复用器。
13.根据权利要求12所述的∑-Δ调制器电路，其中配置所述控制电路用以生成所述数据多路复用器的控制信号。
14.根据权利要求8所述的∑-Δ调制器电路，其中所述校准电路包括用以基于第一数据输入信号来选择要被控制的、所述第一多比特数/模转换器的输出单元的第一数据多路复用器和用以基于第二数据输入信号来选择要被控制的、所述第二多比特数/模转换器的输出单元的第二数据多路复用器。
15.根据权利要求8所述的Σ-Δ调制器电路，其中所述输出单元被配置为电流单元，所述电流单元提供输出电流作为输出信号。
16.根据权利要求8所述的∑-Δ调制器电路，其中所述∑-Δ调制器电路为连续时间型。
17.一种用于校准多个多比特数/模转换器的方法，包括：
生成校准输入信号，
提供校准输入信号到每个多比特数/模转换器，
其中所述多比特数/模转换器分别包括多个输出单元，其中所述方法包括控制所述输出单元的相应输出信号的校准，和
借助于校准输入信号来选择至少一个输出单元用于校准。
18.根据权利要求17所述的用于校准多个多比特数/模转换器的方法，包括：基于数据输入信号来选择要被控制的至少两个输出单元。
19.根据权利要求17所述的用于校准多个多比特数/模转换器的方法，其中在多比特数/模转换器的正常运行期间来实现对多比特数/模转换器的校准。
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