JP2007506340A - マルチビット・デジタルアナログ変換器を調整するための方法、この方法が適用されたマルチビット・デジタルアナログ変換器、及び当該マルチビット・デジタルアナログ変換器が設けられた変換器 - Google Patents

Abstract

マルチビットＤＡＣを調整するための方法において、前記ＤＡＣは、特にΣΔＡＤＣのような高速且つ高分解能のＡＤＣ内に装備するためのものであり、且つ、複数のＤＡＣセルを備え、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられており、前記追加ＤＡＣセルを、他の各ＤＡＣセルと交替させることが可能であり、これによって、各ＤＡＣセルを順々に前記マルチビットＤＡＣから調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する。前記調整回路は、調整中の前記ＤＡＣセル内のエラーを測定する手段と、前記ＤＡＣセルを補正する手段とを含む。

Description

本発明は、マルチビット・デジタルアナログ変換器（ＤＡＣ）を調整（ｃａｌｉｂｒａｔｅ）するための方法に関し、当該デジタルアナログ変換器は、特にΣΔＡＤＣのような高速且つ高分解能のアナログデジタル変換器（ＡＤＣ）内に装備するためのものであり、且つ、複数のデジタルアナログ変換器セル（ＤＡＣセル）を備える。

既知の方法では、通常の変換処理のためのＤＡＣセル内にあるスイッチング手段が、調整（ｃａｌｉｂｒａｔｉｏｎ）の間、非アクティブになる。マルチビット・デジタルアナログ変換器がΣΔＡＤＣ内に装備される場合、通常処理の間に上記スイッチング手段により当該ΣΔＡＤＣの積分器内に注入される電荷は、既知の調整方法では考慮されない。

本発明の目的は、この問題を回避し、調整がより正確に実行されるマルチビットＤＡＣを提供することである。

よって、本発明によれば、「技術分野」の欄に記載の方法は、以下のことを特徴とする。即ち、本方法においては、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられ、当該追加ＤＡＣセルを、他の各ＤＡＣセルと交替させることが可能であり、これによって、各ＤＡＣセルを順々に（ｓｕｃｃｅｓｓｉｖｅｌｙ）前記マルチビットＤＡＣから調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する。この方法を、パッシブ調整方法とみなすことのできる既知の方法とは対照的に、「アクティブ調整方法」と呼ぶ。

本発明は更に、マルチビット・デジタルアナログ変換器（ＤＡＣ）に関し、当該デジタルアナログ変換器は、特にΣΔＡＤＣのような高速且つ高分解能のアナログデジタル変換器（ＡＤＣ）内に装備するためのものであり、且つ、複数のデジタルアナログ変換器セル（ＤＡＣセル）と、これらのＤＡＣセルを調整する調整回路とを備える。本発明によれば、前記マルチビット・デジタルアナログ変換器は、以下のことを特徴とする。即ち、当該デジタルアナログ変換器には、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられ、当該追加ＤＡＣセルを、他の各ＤＡＣセル及びスイッチング手段と交替させることが可能であり、当該スイッチング手段は、各ＤＡＣセルを順々に前記マルチビットＤＡＣから前記調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する。

二進化ＤＡＣは、上述の方法と同様に調整可能であるが、好ましい実施形態では、単純化の観点から、各ＤＡＣが、複数の単位ＤＡＣセル（ｕｎｉｔａｒｙ ＤＡＣ ｃｅｌｌｓ）によって構成される。ある種の実施形態では、当該実施形態内に含まれている１つの単位ＤＡＣセルを有する前記調整回路が、１ビット・アナログデジタル変換器を構成する。よって、前記調整回路が有するＤＡＣセルは、１つのＡＤＣ内にある場合と同じように使用可能であり、当該ＡＤＣには、マルチビットＤＡＣが装備される。この手段により、ＤＡＣセルのＤＣミスマッチだけでなく、スイッチング寄生効果（ｓｗｉｔｃｈｉｎｇ ｐａｒａｓｉｔｉｃ ｅｆｆｅｃｔｓ）の帰結としての動的ミスマッチもが、測定可能になると共に、補償可能になる。

本発明はまた、上述のマルチビット・デジタルアナログ変換器が設けられた変換器に関する。より詳細には、上述の調整処理は、高速且つ高分解能の（ΣΔ）ＤＡＣ、ΣΔＡＤＣ、パイプラインＡＤＣ、及び逐次比較ＡＤＣに適用するのに適している。

本発明の上記の及びその他の目的及び特徴は、添付の図面に関連付けて考察がなされた以下の詳細な説明から、より明らかになろう。

図１は、マルチビットΣΔＡＤＣトポロジーの例を示し、当該マルチビットΣΔＡＤＣは、４個の積分器１−４と、１個の５ビット量子化器５（３１個の比較器を備える）と、５ビットＤＡＣ６−９（フィードバック経路内にあり、上記量子化器５により供給される温度計コード化信号（ｔｈｅｒｍｏｍｅｔｅｒ−ｃｏｄｅｄ ｓｉｇｎａｌ）により制御される）と、ＳＴＦ（信号転送機能）制御素子１０−１２（フィードフォワード経路内にある）とを有する。主な設計課題は通常、全部の設計仕様を満足しなければならない第１の積分器１にあり、後続の積分器の性能要件はループゲインにより緩和される。

第１の積分器１については、アクティブＲＣトポロジーが利用される。図２に示すこのトポロジーは、ＤＡＣ６と入力抵抗器Ｒｉとを、積分器１のオペアンプ１３の入力端子の仮想接地ノードに接続することにより、高い線形性を示す。ＤＡＣ６は、３１個のＤＡＣセルのセットを備え、ＤＡＣ０，ＤＡＣ１，．．．，ＤＡＣ３０のそれぞれは、準差動電流源（ｐｓｅｕｄｏ−ｄｉｆｆｅｒｅｎｔｉａｌ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）として実装され、量子化器５により供給される温度計コード化３１ビットワード（Ｂ０，Ｂ１，．．．，Ｂ３０）により制御される。この目的用の各ＤＡＣセル（ｉ＝０，１，．．．，３０）は、トランジスタ１４，１５と複数のスイッチとを備え、Ｂｉ信号及びＢｉ反転信号により制御される。Ｂｉ＝１の場合には、電流はオペアンプ１３の＋入力端子へと流れ、Ｂｉ＝０の場合には、電流はオペアンプ１３の−入力端子へと流れる。３１個のＤＡＣセルのそれぞれは、量子化器５内の対応する比較器の判定に応じて、オペアンプ１３に直接スイッチされる、又は、オペアンプ１３に交差連結される。

シングルビットΣΔＡＤＣとは対照的に、マルチビット設計では、非線形ＤＡＣの動作により誘発される非線形歪みの影響を被る。マルチビットＤＡＣには複数の状態があり、それらマルチビットＤＡＣの微分非線形性（ｄｉｆｆｅｒｅｎｔｉａｌ ｎｏｎ−ｌｉｎｅａｒｉｔｙ）は、それらマルチビットＤＡＣの状態と全状態セットへの挿入直線とのピーク差によって特定される。従って、マルチビットＤＡＣ内のＤＡＣセルの処理誘発ミスマッチ（ｐｒｏｓｅｓｓ−ｉｎｄｕｃｅｄ ｍｉｓｍａｔｃｈ）により、その線形性が弱まる。例えば、１００ｄＢ ＤＲ（ダイナミックレンジ）用に設計されたΣΔＡＤＣでは、ミスマッチ値が５％の場合、調和的な歪みと低周波の帯域外ノイズの変化とにより、ＤＲが６０ｄＢ未満に下がることがある。ミスマッチが０．０１％未満の場合には、ＤＲ値及びＳＮ−ＤＲ値につき、いかなる有意な増加も生じない。非線形性により誘発される調和振動のパワーが、帯域内ノイズのパワー未満のレベルに下がるからである。そのような良好なマッチング（０．０１％）は、優れたレイアウト技術や広いトランジスタゲート領域を用いる場合にのみ達成可能なわけではない。個々のＤＡＣセルは、このマッチングレベルを達成するように調整されなければならない。

本発明では、調整手順は、実際には全部で３２個実装されているＤＡＣセルを調整対象とするバックグラウンド調整となり、上述のΣΔＡＤＣ内又は「メインΣΔＡＤＣ」として後述するΣΔＡＤＣ内では、所定時間においてはいつでも、それらの内の３１個だけが利用される。その間に、１個の予備のＤＡＣセルが調整される。それらのＤＡＣセルの各々は、代わる代わる予備のＤＡＣセルとして選択され調整される。よって、各ＤＡＣユニットは、１調整サイクル毎に１回の割合で調整される。各ＤＡＣセルについて、調整は、そのＤＡＣセルを「調整ΣΔＡＤＣ」内に配置する（ｐｌａｃｅ）ことにより実行される。当該調整ΣΔＡＤＣは、シングルビット設計となっている。調整中のＤＡＣユニットは、調整ΣΔＡＤＣ内の１ビットＤＡＣとして利用される。調整ΣΔＡＤＣのデジタル出力は、各ＤＡＣセルの出力電流からなるデジタル表示となる。

本発明によるこのアクティブ調整の方式は、異なるＤＡＣセル間のＤＣ電流のミスマッチと、それらのＤＡＣセルに関連するスイッチ間のミスマッチとに対処すべく開発されたものであり、それらのスイッチは、クロック作用（ｃｌｏｃｋ ｆｅｅｄ−ｔｈｒｏｕｇｈ）と電荷注入とによって積分器内に供給される電荷量を変化させることができる。従来の全ての（パッシブ）調整方法では、通常のＤＡＣ処理で実際に利用されるスイッチが、調整の間、非アクティブになる。従って、通常処理の間にこれらのスイッチにより積分器内に注入される電荷は、当該調整手順では考慮されない。

上述のように及び図３に示すように、アクティブ調整は、シングルビットΣΔＡＤＣを利用して基礎が形作られており、当該シングルビットΣΔＡＤＣは、一定の入力信号Ｒｅｆと、調整中のＤＡＣセルの電流とを比較する。このセルは、利用可能な３２個のセルの中から選択信号ＳＥＬにより選択され、その他の３１個のセルは、メインΣΔＡＤＣ内で利用される。調整ΣΔＡＤＣは、ループフィルタ１５を用いて構成され、当該ループフィルタ１５は、１ビット比較器１６によりもたらされる量子化ノイズのシェーピングを保証し、当該１ビット比較器１６は、調整ΣΔＡＤＣの一部としてＤＡＣセル３２をスイッチするのに利用される１ビットＣＡＬ ＣＳＤ ＦＢフィードバック信号を供給する。デジタルストリームＣＡＬ ＳＤ ＦＢのＤＣ成分は、Ｒｅｆ信号とＤＡＣセル３２の電流との比を表す。

調整回路全体は、クロック信号ＣＡＬ ＣＬＫをメインΣΔＡＤＣのマスタークロックＣＬＫから取得することにより、メインΣΔＡＤＣよりも低速で動作できる。ＣＡＬ ＣＬＫ周波数を下げることにより、調整回路の電力消費の削減を促進することができるが、それは一方で、調整スロット時間を増加させる。

マルチビットΣΔＡＤＣの複数のＤＡＣセルを、１ビット調整ΣΔＡＤＣ内に配置することにより、それらＤＡＣセルのＤＣミスマッチだけでなく、それらＤＡＣセルの動的ミスマッチ（スイッチング効果）もが、測定可能になると共に、補償可能になる。このアクティブ調整の方式は、各ＤＡＣセルの出力を、目標値にマッチ（一致）するよう修正するのに利用可能である。ミスマッチを測定する図３の調整ΣΔループに加えて、別のループが、補正器ブロック１７により形成される（図４参照）。当該補正器ブロック１７は、調整中のＤＡＣセルの値を制御する。

補正器１７は、１ビットＣＡＬ ＳＤ ＦＢ信号を読み込む。当該信号は、ＤＡＣセル電流と基準入力信号Ｒｅｆとの比のデジタル表示となっている。この値は、タイミング信号Ｃｏｒｒ ＣＬＫに基づいて、デジタルドメイン内で処理され、補正器内部で生成される基準状態と比較される。調整ΣΔＡＤＣ出力と補正器１７内の基準状態信号との差は、調整中のＤＡＣセルを、ＣＡＬ ＦＢ信号を利用して補正するのに利用される。

従って、アクティブ調整ループは、調整スロット全体を通して、各ＣＡＬ ＣＬＫクロックサイクル毎に、ＤＡＣセルを補正する。調整エラー（即ち、補正器１７により生成されるような補正信号）は、調整スロットの間に減少し、スロットは、調整エラーが目標値未満に減少すると終了する。

スロットが終了したとき、ＤＡＣセルを、補正器１７により形成された調整ループから外すことにより、ＤＡＣセル出力の重大な障害が生成されることがある。これを防止するために、１回の調整スロット間の調整タイミングは以下のように設計可能である。即ち、ＤＡＣセルが補正器１７から外されている場合には、そのＤＡＣセルは、調整ΣΔＡＤＣへのフィードバックを出力するためだけに利用されるようにする。図５のように、タイミングユニット１８内において、メインＣＬＫ信号（メインΣΔＡＤＣを駆動するのに利用される信号）は、調整クロックＣＡＬ ＣＬＫを生成するために８分割される。補正器１７は、補正クロック信号Ｃｏｒｒ ＣＬＫがｌｏｗ論理の場合にのみ、ＤＡＣセルを作動させる。当該ｌｏｗ論理は、調整クロックＣＡＬ ＣＬＫと対応しており、この期間の間は、ＤＡＣセルは、調整ΣΔＡＤＣへのフィードバックを供給するのに利用されない。ＤＡＣセルは、立ち上がりＣｏｒｒ ＣＬＫにより調整が禁じられた後、短期間Ａ（図５）の間だけアクティブになる。そのように調整信号のタイミングをとることによって、補正器１７により形成される調整ループのＯＮ・ＯＦＦスイッチングの影響は常に、調整中にもたらされることになる。調整スロットの終了時に調整ループからＤＡＣセルを外すことにより、当該ＤＡＣセルが、Ｒｅｆ値に厳密にマッチ（一致）するよう調整されることになる。

同時に、そのように調整処理のタイミングをとることによって、ＤＡＣセルは、メインΣΔＡＤＣ内で利用される時間と同じ時間分だけ、調整ΣΔＡＤＣ内で利用される。これは、ＤＣ出力と比較したスイッチング誘起電荷の相対的影響が、通常利用時と調整時とにわたって同じになることを意味し、よって、この影響は、当該調整処理により良好に補償される。

上述のように、このアクティブ調整方法の１つの利点は、ＤＡＣセルを、ＤＣ入力を有する１ビットΣΔＡＤＣ内に配置することによる、調整中のＤＡＣセルの動的利用にある。このように、ＤＡＣは、ちょうどメインΣΔＡＤＣ内で通常処理中に利用されるのと同様に利用される。高速スイッチングＤＡＣにおいては、それらＤＡＣが生成する電流の内のかなりの部分が、スイッチング時の電荷注入とクロック作用とに由来するので、これらの影響を調整する重要性は特に、関連の静電容量が絶えず増加するような新たな高速ＣＭＯＳ処理において明白となる。単なる非調整スイッチングとなるのは、調整ΣΔＡＤＣへのスイッチングと調整ΣΔＡＤＣからのスイッチングであり、当該スイッチングは通常処理速度よりもとても遅いので、当該スイッチングの影響は無視できる。

アクティブ調整の別の利点は、そのフレキシビリティにある。上述のような単位ＤＡＣセルだけでなく、二進化ＤＡＣ（各々が２の累乗の比率を有する複数の異なるＤＡＣセルの組み合わせ）もが、同じ構成を利用して調整可能であり、当該調整は単に、補正器１７内で生成されたデジタル状態信号を、Ｒｅｆ信号の比と二進化ＤＡＣ内のＤＡＣセルの桁とに応じてシフトさせることによって実行可能である。ＬＳＢ ＤＡＣが、調整ΣΔＡＤＣに過剰な負荷をかけず、且つ、調整ΣΔＡＤＣのダイナミックレンジが、調整フィードバックＤＡＣとしてＭＳＢ ＤＡＣを利用してＲｅｆを正確に変換するのに十分に大きい場合には、二進化ＤＡＣ全体を調整するために、いかなるアナログ信号も改変する必要はない。改変されるのはデジタルだけであり、従って、比は完全に１：２になる。アクティブ調整は更に、消費電力を変えるまでもなく、精度に応じてスロット継続時間を変更することにより、広範な調整精度に適合することが可能である。

調整ΣΔＡＤＣの出力は、非線形ＤＡＣによりメインΣΔＡＤＣ内にもたらされる歪みを補正するのに、様々な方法で利用可能である。図６にて、第１のＤＡＣのみが存在する（又は第１のＤＡＣのみが非線形性の観点から重要である）と仮定すると、そのＤＡＣの複数の構成要素（複数のＤＡＣセル）は、図３を参照して説明されたアクティブ調整回路（調整１ビットΣΔＡＤＣ）によって、一度に１個ずつ測定されることになる。このアクティブ調整回路は、図６のアクティブ調整ブロック１９内に組み込まれている。Ｒｅｆ信号と調整中の一連のＤＡＣセル（ＤＡＣセル６）の出力信号（即ちエラー信号）との比の各測定値は、アクティブ調整ブロック１９の一部であるデジタルメモリ内に記憶される。通常処理では、アクティブ調整ブロック１９に、メインΣΔＡＤＣ出力Ｏｕｔ１（歪んだ入力信号スペクトルを含んでいる）が送られる。アクティブ調整ブロック１９は、出力Ｏｕｔ１を生成するのに利用される複数のＤＡＣセルのセットと、これらのＤＡＣセルについて計測され記憶されているエラー測定結果とに基づいて、エラー補正値を生成する。当該エラー補正値は、ＤＡＣによりもたらされる非線形性を補償するために、デジタルドメイン内でＯｕｔ１信号に加えられる。

要約すると、マルチビット・デジタルアナログ変換器（特にＣＭＯＳ電流モード・マルチビット・デジタルアナログ変換器）のための新たな調整方法が説明された、と言うことができる。調整中の各ＤＡＣセルを静的に測定する公知の調整とは対照的に、このアクティブ調整では、メインΣΔＡＤＣ内で利用されるのと同様にＤＡＣセルを実際に利用して、調整中のＤＡＣセルを、調整ΣΔＡＤＣのフィードバックループ内に配置する。この動的調整は、調整中のＤＡＣセルのＤＣ電流値を調整するだけでなく、ＤＡＣセルのスイッチングに関連した動的影響を調整する。更に、ＤＡＣセルの調整に関与する種々のスイッチからの望ましくない影響は、調整処理の間のタイミング補正によって低減可能である。

本明細書で説明された本発明の実施形態は、例示として解すべきものであり、限定的な意味に解すべきものではない。それらの実施形態に対しては、様々な変形形態が、添付の特許請求の範囲で規定される本発明の範囲から逸脱することなく、当業者により想到されよう。

例えば、以下のことが明らかであろう。即ち、図１（本明細書の該当部分で議論済）に示す本発明によるマルチビット・デジタルアナログ変換器の実施形態は、５ビット・デジタルアナログ変換器に関するものであるが、本発明は、５ビット・デジタルアナログ変換器に限定されるものではなく、都合に合わせて、異なる分解能を有するデジタルアナログ変換器にも適用可能である。

ΣΔＡＤＣのループトポロジーを示す。 ΣΔＡＤＣの一部である５ビットＤＡＣを、積分器と共に示す。 ＤＡＣセルミスマッチ測定回路を示す。 本発明による調整回路の第１の実施形態を示す。 図４の実施形態の処理を例示するタイムダイアグラムを示す。 本発明による調整回路の第２の実施形態を示す。

Claims (9)

1. マルチビット・デジタルアナログ変換器（ＤＡＣ）を調整するための方法であって、
   前記デジタルアナログ変換器は、特にΣΔＡＤＣのような高速且つ高分解能のアナログデジタル変換器（ＡＤＣ）内に装備するためのものであり、且つ、複数のデジタルアナログ変換器セル（ＤＡＣセル）を備え、
   前記デジタルアナログ変換器には、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられており、前記方法では、前記追加ＤＡＣセルを、他の各ＤＡＣセルと交替させることが可能であり、これによって、各ＤＡＣセルを順々に前記マルチビットＤＡＣから調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する、ことを特徴とする方法。
2. マルチビット・デジタルアナログ変換器（ＤＡＣ）であって、
   前記デジタルアナログ変換器は、特にΣΔＡＤＣのような高速且つ高分解能のアナログデジタル変換器（ＡＤＣ）内に装備するためのものであり、且つ、複数のデジタルアナログ変換器セル（ＤＡＣセル）と、これらのＤＡＣセルを調整する調整回路とを備え、
   前記デジタルアナログ変換器には、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられており、前記デジタルアナログ変換器では、前記追加ＤＡＣセルを、他の各ＤＡＣセル及びスイッチング手段と交替させることが可能であり、前記スイッチング手段は、各ＤＡＣセルを順々に前記マルチビットＤＡＣから前記調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する、ことを特徴とするマルチビット・デジタルアナログ変換器。
3. 各ＤＡＣセルが、単位ＤＡＣセルである、ことを特徴とする請求項２に記載のマルチビット・デジタルアナログ変換器。
4. 前記デジタルアナログ変換器内に組み込まれている１つのＤＡＣセルを有する前記調整回路が、１ビット・アナログデジタル変換器を構成する、ことを特徴とする請求項２又は３に記載のマルチビット・デジタルアナログ変換器。
5. 前記デジタルアナログ変換器内に組み込まれている１つのＤＡＣセルを有する前記調整回路が、前記ＤＡＣセル内の複数のスイッチを制御するためのフィードバック信号を供給する１ビット・アナログデジタル変換器と、前記ＤＡＣセルの出力信号を基準値と演算するための演算回路とを備え、演算後、演算された信号が、ループフィルタを介して前記１ビット・アナログデジタル変換器に送られる、ことを特徴とする請求項４に記載のマルチビット・デジタルアナログ変換器。
6. 前記デジタルアナログ変換器内に組み込まれている１つのＤＡＣセルを有する前記調整回路が更に、１ビット比較器の出力信号に応じて前記ＤＡＣセルを調整するための補正器を備える、ことを特徴とする請求項５に記載のマルチビット・デジタルアナログ変換器。
7. タイミング回路が設けられており、前記タイミング回路は、調整スロット時間をインターバル時間内に設定し、前記１ビット・アナログデジタル変換器は、ＤＡＣセルのエラー測定に関連して非アクティブになる、ことを特徴とする請求項６に記載のマルチビット・デジタルアナログ変換器。
8. アクティブ調整ブロックが設けられており、前記アクティブ調整ブロックは、１つの組込ＤＡＣセルと共に、１ビット・アナログデジタル変換器を含み、更に、複数の前記組込ＤＡＣセルのエラーを記憶するためのメモリを備え、
   複数の前記組込ＤＡＣセルは、前記１ビット・アナログデジタル変換器によって測定され、複数の前記組込ＤＡＣセルのデータと、前記マルチビット・デジタルアナログ変換器が装備されている変換器の出力信号とに基づいて動作し、
   エラー補正値が生成されて、前記エラー補正値が、前記マルチビット・デジタルアナログ変換器が装備されている変換器の出力信号に加えられる、ことを特徴とする請求項４に記載のマルチビット・デジタルアナログ変換器。
9. 請求項２乃至８のいずれか１項に記載のマルチビット・デジタルアナログ変換器が設けられた変換器。

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