JP2010104002A - Ｘ線画素検出器の読出し回路及び集積回路 - Google Patents

Abstract

【課題】単純な構造で、空間非線形特性にすぐれ、空間アーティファクトがないＸ線読み出しシステムを提供する。
【解決手段】Ｘ線画素検出器の画素からアナログＸ線露光値をそれぞれ読み取る複数のアナログフロントエンド回路と、逐次近似ＡＤＣを含む複数のチャネルとを備え、複数のアナログフロントエンド回路の各々はＡＤＣに接続される出力を有し、各ＡＤＣは１つの画素のＸ線露光値を示すデジタル値を提供するように構成し、ＡＤＣのそれぞれはＤＡＣを含むフィードバックループを有し、読出し回路は、複数のＡＤＣのうちのいくつかのＡＤＣの前記ＤＡＣに複数の基準電圧を提供する電圧基準ユニットを備える。
【選択図】図２

Description

本発明は、固体Ｘ線撮像システム、及びこのようなシステムに適している高速デジタル読出しユニットに関する。

本願は、２００８年１０月２４日に出願された欧州特許出願第０８１６７５７４．６号の利益を主張し、該特許出願の主題は参照により本明細書に援用される。

Ｘ線撮像は群を抜いて重要な医療用撮像診断ツールであり、また手術、放射線治療、及び工業非破壊検査の用途において広範に採用されている。Ｘ線撮影の初期から使用されてきた従来の写真フィルム検出器は、現在ますますデジタルＸ線検出器に取って代わられている。

一般的なデジタルＸ線検出器はたとえば、適切なシンチレータ層と固体光検出器のアドレス指定可能なアレイとを組み合わせたサンドイッチ状のパネルを備える。特徴として、この技術の大面積の可能性を考慮して、非晶質シリコンをベースとする２次元フォトダイオード／薄膜トランジスタ（ＴＦＴ）センサマトリクスが使用される。このようなアクティブパネルの記載は、中でも特許文献１に見出すことができる。他の種類のＸ線パネルは既知であり、本発明の範囲内に含まれる。

図１は、既知のデジタルＸ線撮像システムの一部の概略図である。Ｘ線露光の後、アレイ２０内の画素２５のそれぞれが、受信したＸ線強度によって決まるアナログ形式の電気情報、たとえば電荷を記憶する。提示されている例では、各画素は、ここではキャパシタとして表されているフォトダイオード２５０と、ＴＦＴスイッチ２５３とを備える。行指定回路３０によって１行のスイッチを閉じることによって、行内の画素のそれぞれの電気情報がデータ列６１に対して放電され、データ列６１から電気情報が読み取られ、読出し回路６０において処理される。図１に示されている読出し回路６０は、個々の列ごとに別個のＡＤＣ（Analog-Digital Converter）を備える。この配置によって、高い全体的なデータスループットがもたらされるが、シリコンのスペースを使い尽くし、システムの全体的なコストを増大させる。

この並列の解決策の別の欠点は、個々の並列ＡＤＣを必ず単純なものにしておかなければならず、チャネルごとに異なる利得、オフセット及び非線形性を呈するおそれがあることである。これらの不均衡は常に完全に補正することはできず、Ｘ線画像内にアーチファクト（線条又は縞）として見えてしまう。この効果は空間非線形性と呼ばれ、これは、異なる複数のチャネルの利得誤差及びオフセット誤差を補償した後の、２つの隣接するチャネル間の差分に関する非線形性である。

個々の列に並列アナログフロントエンド、たとえば並列電荷増幅器及び／又はサンプル／ホールドを設け、結果として生じるアナログ信号を高速ＡＤＣ内に多重化することも既知である。高速ＡＤＣはアナログ部と同じＡＳＩＣ内に集積することもできるし、アナログ部から分離することもできる。この解決策は１つのＡＤＣしか有しないが、これははるかに高速でなければならないと共に、複雑でなければならず、したがって一部においてこの利点を相殺してしまう。高い変換速度が必要であることも、達成することができる垂直解像度を制限してしまう。

特許文献２は、アクティブ画素センサアレイ内の異なる部分における画素からのアナログ信号を記憶するいくつかのサンプルホールド回路と、共通のＡＤＣとを備えるアクティブ画素センサアレイのための読出し回路について記載している。特許文献３は、逐次近似ＡＤＣとすることができるＡＤＣを備えるＣＭＯＳ画素光センサのための読出し回路を開示している。

他の関連する回路は、特許文献４、特許文献５、特許文献６、特許文献２、及び特許文献１に開示されている。

国際公開第０２／０６７３３７号 国際公開第９９／０４６８５１号 米国特許出願公開第２００８／００１０５５９号明細書 米国特許出願公開第２００７／００２９４９４号明細書 特開２００４−１３５８８６号公報 米国特許出願公開第２００８／０１８０５５９号明細書

したがって、本発明の目的は、技術水準のデバイスよりも低い空間非線形性を呈する読出しシステムを提供することである。

本発明のさらなる目的は、空間アーチファクトがない画像を供給すると共に、他の既知のシステムよりも構造が単純なＸ線読出しシステムを提供することである。

本発明によれば、これらの目的は添付の特許請求の範囲の対象によって達成される。

本発明は、一例として与えられると共に図面によって示される一実施形態の説明によってよりよく理解されよう。

従来のタイプのＸ線画素検出器及び付属する読出し回路の構成の図である。 読出しインタフェース回路のための可能な構成を示す図である。 読出しインタフェース回路のための可能な構成を示す図である。 本発明のＤＡＣ（Digital-Analog Converter）回路の変形構成を示す図である。 本発明のＤＡＣ回路の変形構成を示す図である。 本発明の一態様による電荷／電圧変換回路の概略図である。 本発明において使用されるサーモメータタイプのＤＡＣの構造を示す図である。 本発明の読出し回路内のアナログ差動段の可能な構造を示す図である。 本発明の読出し回路内のアナログ差動段の可能な構造を示す図である。 本発明の実施形態において使用される逐次近似ＡＤＣ構造の概略図である。 複数の逐次近似段を含むパイプラインＡＤＣの概略図である。 １つの逐次近似段を含むアルゴリズムＡＤＣの概略図である。 複数の逐次近似段を含む組合せＡＤＣアーキテクチャを表す図である。 本発明の一態様による変形読出しインタフェース回路の概略図である。 本発明の一態様による変形読出しインタフェース回路の概略図である。 本発明による読出しシステムのための可能な配置の概略図である。

図１は、デジタルＸ線検出器の一般的な電子アーキテクチャの概略図である。実際のＸ線感応パネルはＸ線感応画素２５の２次元アレイを備え、Ｘ線感応画素２５のそれぞれが、ここでは静電キャパシタとして表されている固体検出器２５０と、スイッチ２５３とを備える。Ｘ線検出器２５０の１つの電極は、スイッチ２５３によって列読出し線６１に接続され、一方で他方の端子は、接地又は任意の適切なバイアス電圧とすることができる基準電位に結合される。

この着想を確定するために、以下において、Ｘ線検出器がフォトダイオードであること、並びにフォトダイオード及びトランジスタが非晶質シリコンＴＦＴ工程によって実現されることを仮定する。しかしながら、これは本発明の本質的特徴ではなく、本発明は、Ｘ線検出器の任意の適切なアレイに拡張することができる。

Ｘ線感応画素２５のそれぞれは、局部でのＸ線露光値によって決まる読出し値を供給する。図示されている事例のフォトダイオードでは、読出し値は、受信したＸ線露光に本質的に比例する電荷の形態をとる。しかしながら、他の検出器は読出しにおいて異なる電気量、たとえば電圧又は電流を提供することができ、これらも本発明の範囲内に含まれる。

好ましくは、図示される構成において、単一の画素が、それぞれが時間積分Ｘ線強度に比例する電荷を記憶する複数のアナログメモリセルとして機能する。読出し回路６０は、行指定回路３０によってセットされるスイッチ２５３の状態に従って画素行を逐次読み取る。しかしながら、他の読出し方式が可能である。参照符号６２はデジタルインタフェース回路を指定しているが、その構造は本発明の機能には必須ではなく、ここでは説明しない。

図２及び図３は、読出し回路６０の２つの代替的な配置の概略図である。第１の変形は、列ごとに、専用電荷−電圧インタフェース６３１（Ｑ２Ｖ）と、専用ＡＤＣ６３２とを備え、それによって、Ｘ線検出器のすべての列が並列に読み取られる。図３の代替的な配置では、共通ＡＤＣ６２１内のマルチプレクサ６２０によって電圧出力が多重化される。ここで、共通ＡＤＣ６２１は、マルチプレクサ及び電荷−電圧変換器と同じ集積回路内にあってもよいし、別個の構成要素として供給されてもよい。

図４は、本発明の１つの態様による逐次近似ＡＤＣの機能原理の概略図である。ＡＤＣは、近似反復コードをＤＡＣ１２に供給するように設計される逐次近似レジスタ１８を備える。逐次近似レジスタは、たとえば基準クロック信号１８１に従って、最上位ビットから開始して、最下位ビットの値を反復して求める。

逐次近似ＡＤＣの機能の原理は当該技術分野において既知であり、ここでは一般用語のみにおいて想起される。変換の開始時に、逐次近似レジスタ１８は、一般的に８ビットＡＤＣに対する入力信号の非常に粗い推定値を有してロードされ、変換は、利用可能な動的範囲の中心、例えばコード１０００００００ｂ、において開始する。ＤＡＣ１２は、反復コードをアナログ電圧に変換し、該アナログ電圧は差分ノード１５において入力電圧ｖｉｎから減算される。比較器１７は、残差電圧の符号を検出し、デジタル値Ｑを逐次近似レジスタに提供する。残差電圧が負である場合、比較器は逐次近似レジスタ１８に、最上位ビットをリセットさせ、次に続くビットをセットさせる。そうでない場合、最上位ビットは変化しないままであり、次に続くビットがセットされる。これは、逐次近似レジスタ１８内のすべてのビットがテストされ、出力コードがｖｉｎの所望の表現に収束するまで継続する二分探索法である。

逐次近似ＡＤＣの一変形は、差分ノード１６及びシングルエンド比較器１７を、図５内のような２入力比較器１９と置き換えることに存する。そのとき、アナログ差分が比較器の差動入力段内で実施されると考えると、これは図４の概略図と厳密に等価である。

上で与えられた一例としてのアルゴリズムは、（各ステップにおいて、２ずつ入力信号の不確定間隔を減らし、各ステップにおいて、１ビットを決定する）二分法に基づく。これは逐次近似ＡＤＣの最も一般的な実施態様であるが、他の逐次近似アルゴリズムも可能であり、本発明の範囲内に含まれる。図４及び図５によって決定され、試行コードを生成する逐次近似レジスタと、試行コードをまたアナログ値に再変換するフィードバックでのＤＡＣと、電流近似における誤差を表すアナログ値Ｖｒｅｓｉｄｕｅを生成するために入力信号とＤＡＣ出力との間の差分をとるアナログ回路と、所望の精度が満たされるまで反復して試行コードを修正するために、この誤差を２値的に推定するのに使用される粗ＡＤＣ又は単純な比較器とを備える逐次近似ＡＤＣの一般的な構造は、本発明に適合している。

ＳＡＲの出力において残差電圧が利用可能であるとき、入力信号は原則として、出力コード及びＶｒｅｓｉｄｕｅ電圧からの誤差を量子化することも丸めることもなく正確に求めることができる。

実際には、図４を考慮すると以下のようになる。
Ｖ_{ｒｅｓｉｄｕｅ}＝Ａ（Ｖ_ｉｎ−Ｖ_ｄａｃ（ｃｏｄｅ））

したがって、入力信号を以下のように推定することができる。
Ｖ_ｉｎ＝Ｖ_ｄａｃ（ｃｏｄｅ）＋Ｖ_{ｒｅｓｉｄｕｅ}／Ａ
ここで、Ａは段１６の利得を表し、Ｖ_ｄａｃはＤＡＣ１２の出力におけるアナログ値を表す。

したがって、Ｖ_{ｒｅｓｉｄｕｅ}は各段における誤差だけでなく、変換終了時における出力コードにおける誤差も表す。たとえば図６に示すように、この残差をサンプリングすること、及び次のＡＤ段において該残差を正確に推定することによって、誤差が増幅されている利得Ａが正確に分かっていることを条件として、より正確な入力信号推定値を得ることができる。実際には、この事例では、第１の段の近似誤差は、第２の段において評価されることによって補償される。残りの誤差は第２の段の丸め誤差であり、これは一般的に、残差に対して実施される増幅に起因してはるかに小さい。

より詳細には、図６のＡＤＣは、好ましくはデジタルコード６６１及びアナログ残差電圧１３を生成する逐次近似ＡＤＣである第１のＡＤＣ段６３を含む。残差電圧は第２のＡＤＣ段６４によって符号化され、第２のＡＤＣ段６４は、量子化誤差Ｖ_{ｃｏｄｅ１}・Ｖ_ｉｎを表す第２のデジタルコード６６２を生成する。デジタル連結ユニット６５は、必要な計算を実施し、修正された出力コード６６を生成する。

逐次近似ＡＤＣの線形性は、主としてフィードバック経路、すなわち、図４のＤＡＣ１２の線形性及びアナログ差動回路１５の精度によって決定される。したがって、非常に線形的且つ単調なＤＡＣ、すなわち非常に小さな差分非線形性を呈するＤＡＣを有することが有利である。優れた差分線形性はサーモメータコード化（thermometer-coded）ＤＡＣによって得ることができ、サーモメータコード化ＤＡＣの出力はいくつかの同値抵抗１２１を備える分割器のタップによってとられる（図７）。この事例では、分割器はＤＡＣが受け入れることができる入力コードの数と同数のタップを有し、出力電圧１２９は入力コード１２３によって指定されるタップの電圧として選択される。ＤＡＣ１２６は、アナログマルチプレクサとみなすことができる。ＤＡＣ入力コードがインクリメントされるたびに出力電圧が１タップ高く選択され、それによって、１ｌｓｂに対応する１基本抵抗の１抵抗分の電圧降下によって出力電圧が常に増大するため、サーモメータＤＡＣの構造は自動的に単調性を保証される。すべての抵抗１２１に同じ値を与える結果として、線形変換ＤＡＣが得られる。線形性が非常に高いＤＡＣを他の方法で提供することもできる。

平均値に対して抵抗に±１％の広がりがあると仮定すると、ＤＡＣ電圧の増大は理論的には０．９９ｌｓｂ〜１．０１ｌｓｂとなり、０．０１ｌｓｂという無視できる差分非線形性誤差となる。

入力信号とＤＡＣ信号との間のアナログ減算は、たとえば、スイッチドキャパシタ構成によって得ることができ、他の技法も可能である。図８に示す例では、入力キャパシタＣｉｎは、スイッチＳ１が閉じており且つスイッチＳ２が開いている第１の段階の間に、予めＶｉｎに充電される。スイッチＳ１及びＳ２の状態を反転することによる第２の段階において、Ｃｉｎの他方の電極（左側）に接続されるノード８７はＶｉｎからＶｄａｃに切り替えられる間、Ｃｉｎの右にあるノード８５（Ｃｉｎの右側電極）が高インピーダンス状態に置かれ、キャパシタの両端の電圧は一定に維持されるため（寄生容量Ｃｐは無視する）、右側電極（ノード８５）に対する電圧もＶｄａｃ−Ｖｉｎだけ変化する。この電圧レベルは０Ｖに初期化されたため、残差はＶｄａｃ−Ｖｉｎの値をとる。実際には、寄生容量Ｃｐに起因して、Ｃｉｎの底部電極に印加される電圧ステップは、ＣｉｎとＣｐとの間の電荷再分配に起因して１をわずかに下回るファクタＣｉｎ／（Ｃｐ＋Ｃｉｎ）だけ減衰するように見える。これは、Ｃｐが正確に分かっていない場合で、次の段において残差を正確に評価しなければならない場合、問題となる可能性がある。

図９は、本発明に適しているスイッチドキャパシタアナログ差動入力段の別の実施例を示している。この実施例では、入力キャパシタの上部電極が増幅器の仮想接地入力に結合されている。この事実によって、Ｃｐの両端の電圧は一定であるため、回路は寄生容量の値の影響を受けない。第１の段階中、フィードバックキャパシタＣｆｂが放電されている間、入力キャパシタは予めＶｉｎまで充電される。第１の段階の終了時、まずＣｆｂを短絡するフィードバックスイッチＳ１が開く。それ以降、仮想接地に対する全電荷が保持されなければならない。第２の段階中、Ｃｉｎの底部電極がＳ２によってＶｉｎからＶｄａｃに切り替えられる。キャパシタＣｉｎはＶｄａｃまで充電され、入力キャパシタに対する電荷変動Ｃｉｎ（Ｖｄａｃ−Ｖｉｎ）はフィードバックキャパシタによって引きとられる。したがって、増幅器の出力電圧は反対の方向において且つキャパシタ比Ｃｉｎ／Ｃｆｂによって規定される利得によって変動する。

容量結合を通じてのＶｉｎとＶｄａｃとの間の差分を得ることを可能にするいくつかの他の回路、特に増幅器のオフセットを補償することを可能にする他の回路が可能であり、本発明の範囲内に含まれるが、ここでは詳細には説明しない。

本発明の範囲から逸脱することなく、ＶｉｎとＶｄａｃとの間のアナログ差分をスイッチドキャパシタ以外の技法によって得ることもできる。

図１０は、本発明の読出しシステムに適しているＡＤＣユニットの一実施例を示している。これは、図９に示されている構造を有する差分回路と、図７に示されている構造による抵抗ラダーを有するＤＡＣ１２とを備える。弁別器１７、ＳＡＲ１８、マルチプレクサ１２６、出力信号１３及び６６は、機能において、前述の図面において同じ参照符号によって識別される回路要素に対応する。

ここで図１１を参照すると、本発明の読出し回路は、変換がいくつかのステップにおいて実施される多段ＡＤＣ又はマルチステップＡＤＣを含む。これはいくつかの段６３０から成るカスケードから形成される。各段において、粗ＡＤＣ（単純な比較器に縮小することもできる）によってＡＤＣ入力信号がサンプリングされ、デジタルに変換される。次いで、得られたコードがＤ／Ａによってまたアナログに再変換され、ＤＡＣ出力が入力信号から減算される。次いで、現在の段において実施される量子化誤差のアナログ表現であるこの差分は、結局は増幅され、さらに処理することができる残差信号を生成するためにサンプルホールド回路によって最終的にはキャパシタ内に記憶される。この残差信号は次いで次の段に供給され、それによって次の段が前の段において実施された誤差のデジタル推定値を与えることができる。各段に関連する量子化誤差は、最後の段と予期される次の段に残差を供給することによって補償することができる。したがって、最後の段の残差は全体の変換誤差の像である。

異なる複数の段からの出力コードは次いで、カスケードにわたる伝播時間を保証するために遅延され、少なくとも理想的には、すべての内部残差が補償された高解像度出力コードを得るために出力連結部６５０内で共に組み合わされる。この組合せは、すべての段からのコードの出力の適切に加重された総和を含む。各段内のＡＤＣ及びＤＡＣのビット数は異なる可能性があり、各段内の量子化は単純な比較に縮小することもできる。

図１１の表現では、変換アルゴリズムの各ステップは専用の段によって実施される。この場合、これはパイプラインＡＤＣと呼ばれる。しかし他の可能性が存在し、これも本発明の範囲内に入る。

異なる複数のステップを同じアナログ段によって時間的に連続して実施することもできるとき、変換器は図１２に示されるようなアルゴリズムＡＤＣと呼ばれる。その構造はパイプライン段の構造と類似しているが、ブロックの入力においてマルチプレクサが追加されており、それによって、ブロックの実効入力が、入力信号がサンプリングされたときのブロックの実際の入力であるか、又は信号推定を修正するための、前のステップにおいて計算された段の残差であるかのいずれかである点が異なる。次いで、異なる複数のステップにおいて連続して得られる異なる複数のビット又はコードを、適切な重みで適切に累算しなければならない。これらの重みは一般的に２の累乗に対応するため、対応するデジタル乗算は一般的に単純なシフトに縮小される。実際には、累算ループの直前のこの重みによる乗算は一般的に累算ループ内の乗算と置き換えられる。この場合における乗算係数は、２つの連続するコードの重みの比に対応する。

最後に、各段がアルゴリズムＡＤＣ（図１３）である２つ以上の段をカスケード接続することによって双方の手法を組み合わせることができる。この場合には、各段はいくつかの変換ステップを実施し、次いで残差を次のステップの処理のために次の段に渡す。同様のプロセスがデジタル部において行われる。第１の累算器は、第１の段に関するビットを累算し、次いでその結果を第２の段の累算器に転送し、以下同様に続く。

図１４によって示されている本発明の一態様によれば、Ｘ線読出しシステムは、一揃いの逐次近似ＡＤＣ６３２を備え、逐次近似ＡＤＣ６３２のそれぞれは検出器の画素のサブセット、たとえば画素列を逐次読み取るように構成される。個々のＡＤＣは、上記で図７に示されている抵抗ラダー１２７からタップを選択することによって実現される各チャネル内のフィードバックＤＡＣを含む。各チャネルは独自の抵抗分割器とマルチプレクサとを含む。したがって、各ＡＤＣのフィードバック経路内のＤＡＣはサーモメータの原理に基づき、単調な変換及び非常に低い差分非線形性を本質的に保証する。

図１４上に表されている本発明の実施形態では、異なるチャネルの抵抗ラダー１２７の対応するタップが低抵抗経路１３７によって相互接続されており、それによって、すべてのチャネル、特に隣接するチャネルにより同じ基準レベルが参照される。そうすることによって、異なる複数のチャネルの抵抗分割器の非線形性が平均化されるだけでなく、重要なことには、すべてのチャネルにとって、全体の非線形性も同じになる。したがって、読出しシステムは優れた空間線形性を呈する。

図１４を見ると、各チャネル内の相互接続されている抵抗分割器は単一の大域的な抵抗分割器を構成していると考えることができ、そのためこの解決策は、単一の抵抗ラダー１２７のみが存在する図１５の実施形態と等価である。

図１６は、本発明による読み出しシステムのための可能な配置を表しており、該配置において、個々のチャネルの変換器６３２は、複数のチャネル間で共有される抵抗ラダー１２７を参照するフィードバック内のＤＡＣを有する逐次近似ＡＤＣ６３を備え、逐次近似ＡＤＣ６３は、全体の解像度を改善するために、連続デジタイザ６４ａ、６４ｂが利用可能な残差信号を生成するように構成される。この構造の利点は、各チャネルの非線形性が基本的に、すべてのチャネルに共通の抵抗分割器（第１の段のフィードバック経路）の非線形性によって決定づけられることである。この事実によって、空間非線形性は大幅に改善される。

Claims (9)

1. Ｘ線画素検出器の画素（２５）からアナログＸ線露光値をそれぞれ読み取る複数のアナログフロントエンド回路（６３１、１５）と、
   逐次近似ＡＤＣ（６３２、６２１、１７）を含む複数のチャネルと、を備え、前記複数のアナログフロントエンド回路（６３１、１５）の各々はＡＤＣに接続される出力を有し、各前記ＡＤＣは１つの画素の前記Ｘ線露光値を示すデジタル値を提供するように構成される、前記Ｘ線画素検出器のための読出し回路であって、
   前記ＡＤＣのそれぞれはＤＡＣ（１２、１２６）を含むフィードバックループを有し、前記読出し回路は、前記複数のＡＤＣのうちのいくつかのＡＤＣの前記ＤＡＣに複数の基準電圧を提供する電圧基準ユニットを備える、ことを特徴とする、Ｘ線画素検出器のための読出し回路。
2. 前記電圧基準ユニットは抵抗ラダー（１２１、１２７）である、ことを特徴とする請求項１に記載の読出し回路。
3. 前記基準ユニットは一連の等間隔に離間される電圧を提供する、ことを特徴とする請求項１又は２に記載の読出し回路。
4. 前記ＤＡＣはサーモメータコード化ＤＡＣである、ことを特徴とする請求項１〜３のいずれか１項に記載の読出し回路。
5. 各前記チャネル内の前記ＤＡＣ（１２６）は、デジタルコード（１２３）に従って前記電圧基準ユニットによって提供される電圧値を選択するマルチプレクサである、ことを特徴とする請求項１〜４のいずれか１項に記載の読出し回路。
6. 前記基準ユニットは、前記チャネル間で共通であると共に複数のタップを有する１つの基準ラダーを含み、前記基準電圧は前記タップに存在する、ことを特徴とする請求項１〜５のいずれか１項に記載の読出し回路。
7. 前記チャネルはそれぞれ、複数のタップを有する抵抗ラダー（１２７）を含み、異なる複数のチャネルの異なる複数の抵抗ラダー（１２７）の対応する前記タップは低抵抗経路（１３７）によって接続され、該異なる複数の抵抗ラダーは従って、前記電圧基準ユニットを構成して相互接続される、ことを特徴とする請求項１〜６のいずれか１項に記載の読出し回路。
8. 前記逐次近似ＡＤＣは、１つ又はいくつかのさらなるＡＤＣ段によって符号化される残差信号を生成するように構成される、ことを特徴とする請求項１〜７のいずれか１項に記載の読出し回路。
9. 請求項１〜８のいずれか１項に記載の読出し回路を含む集積回路。

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