JP2000349641A - デルタシグマ方式ｄ／ａ変換器 - Google Patents
デルタシグマ方式ｄ／ａ変換器Info
- Publication number
- JP2000349641A JP2000349641A JP11159852A JP15985299A JP2000349641A JP 2000349641 A JP2000349641 A JP 2000349641A JP 11159852 A JP11159852 A JP 11159852A JP 15985299 A JP15985299 A JP 15985299A JP 2000349641 A JP2000349641 A JP 2000349641A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- bit
- output
- code
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0663—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using clocked averaging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 低コストかつ、低歪率や高Ｓ／Ｎのデルタシ
グマ方式Ｄ／Ａ変換器を提供する。 【解決手段】 サーモメータコード変換器２の出力する
コードをバレルシフタ５により、Ｑビット毎にＰ個のブ
ロックに分け、ブロックの配列を周波数ｆｓで巡回的に
シフトするとともに、シフトレジスタ７によって周波数
ｆｓにＱを乗じた値の周波数（Ｑ・ｆｓ）でブロック内
のビット配列を巡回的にシフトして得られたコードの各
ビットを対応する所定のローカルＤＡＣ（ＬＤＡＣ１〜
ＬＡＤＣ１２）に与える。動作周波数を抑えかつ、サー
モメータコード化されるデータに依存してローカルＤＡ
Ｃの回り方が変わることによる歪を抑える。
グマ方式Ｄ／Ａ変換器を提供する。 【解決手段】 サーモメータコード変換器２の出力する
コードをバレルシフタ５により、Ｑビット毎にＰ個のブ
ロックに分け、ブロックの配列を周波数ｆｓで巡回的に
シフトするとともに、シフトレジスタ７によって周波数
ｆｓにＱを乗じた値の周波数（Ｑ・ｆｓ）でブロック内
のビット配列を巡回的にシフトして得られたコードの各
ビットを対応する所定のローカルＤＡＣ（ＬＤＡＣ１〜
ＬＡＤＣ１２）に与える。動作周波数を抑えかつ、サー
モメータコード化されるデータに依存してローカルＤＡ
Ｃの回り方が変わることによる歪を抑える。
Description
【０００１】
【発明の技術分野】低歪率・高Ｓ／Ｎ（信号対雑音比）
のオーディオ用のデルタシグマ（変調）方式Ｄ／Ａ変換
器に関するものであり、特に、３レベル以上の量子化レ
ベルをもつデルタシグマ方式Ｄ／Ａ変換器の量子化器か
らローカルＤＡＣまでの構成に係わるものである。
のオーディオ用のデルタシグマ（変調）方式Ｄ／Ａ変換
器に関するものであり、特に、３レベル以上の量子化レ
ベルをもつデルタシグマ方式Ｄ／Ａ変換器の量子化器か
らローカルＤＡＣまでの構成に係わるものである。
【０００２】
【従来の技術】オーディオ用のＤ／Ａ変換器の方式とし
ては、デルタシグマ（変調）方式が多く用いられてい
る。オーディオ用のＤ／Ａ変換器の性能は主に、歪率
（高調波成分と信号との比）、Ｓ／Ｎ（信号対雑音比）
などで表される。従来のＤ／Ａ変換方式の性能は、回路
方式もあるが、主に抵抗や容量（コンデンサ）などのア
ナログ素子の絶対ばらつきや相対ばらつきに大きく依存
しており、微細化が進んできた現在では、これらのばら
つきを小さくすることが難しい。一方、デルタシグマ方
式では、２レベル（１ビット）から数レベルの量子化レ
ベルしか必要としないため、アナログ素子のばらつきは
従来方式ほど問題とされなかった。しかし、最近になっ
て、オーディオ用のＤ／Ａ変換器の要求性能は16ビット
のＣＤ（Compact Disc）からＤＶＤ（Digital Versatil
e Disc）の２４ビットフォーマットへの対応が必要とな
り、高性能が求められてきている。
ては、デルタシグマ（変調）方式が多く用いられてい
る。オーディオ用のＤ／Ａ変換器の性能は主に、歪率
（高調波成分と信号との比）、Ｓ／Ｎ（信号対雑音比）
などで表される。従来のＤ／Ａ変換方式の性能は、回路
方式もあるが、主に抵抗や容量（コンデンサ）などのア
ナログ素子の絶対ばらつきや相対ばらつきに大きく依存
しており、微細化が進んできた現在では、これらのばら
つきを小さくすることが難しい。一方、デルタシグマ方
式では、２レベル（１ビット）から数レベルの量子化レ
ベルしか必要としないため、アナログ素子のばらつきは
従来方式ほど問題とされなかった。しかし、最近になっ
て、オーディオ用のＤ／Ａ変換器の要求性能は16ビット
のＣＤ（Compact Disc）からＤＶＤ（Digital Versatil
e Disc）の２４ビットフォーマットへの対応が必要とな
り、高性能が求められてきている。
【０００３】デルタシグマ方式で歪率・Ｓ／Ｎを向上さ
せる手法には、デルタシグマ変調器の次数、サンプリン
グ周波数、量子化レベル数（もしくはビット数）のいず
れかを増加することが理論上必要である（文献：「オー
バーサンプリング方式のＡ−Ｄ／Ｄ−Ａ変換技術（第２
回）、日経エレクトロニクス１９８８．８．８（Ｎｏ．
４５３）ｐｐ．２１１−２２１）。
せる手法には、デルタシグマ変調器の次数、サンプリン
グ周波数、量子化レベル数（もしくはビット数）のいず
れかを増加することが理論上必要である（文献：「オー
バーサンプリング方式のＡ−Ｄ／Ｄ−Ａ変換技術（第２
回）、日経エレクトロニクス１９８８．８．８（Ｎｏ．
４５３）ｐｐ．２１１−２２１）。
【０００４】しかしながら、デルタシグマ変調器の次数
を大きくすることは、ノイズシェーパと呼ばれるフィー
ドバック系の安定性を確保するために、むやみに増加す
ることは適当でない。なお、ノイズシェーパ演算部はオ
ーバーサンプリングされて入力される多ビットデジタル
信号をノイズシェイパー演算によって多ビットデジタル
信号より低ビットのデジタル信号に変換して量子化器か
ら出力するものであり、例えば、３次ノイズシェーパ演
算器は図６のようなものであり、乗算器Ｙ１、Ｙ２、遅
延回路Ｙ３、Ｙ４、Ｙ５、加算器Ｙ６、Ｙ７からなる。
遅延回路Ｙ３、Ｙ４、Ｙ５はそれぞれ１サンプル周期の
遅延を有し、順次縦列に接続されている。入力された多
ビットデジタル信号は加算器Ｙ６で、遅延回路Ｙ５の出
力と、乗算器Ｙ１、Ｙ２を介してそれぞれ係数３、−３
を乗算された遅延回路Ｙ３、Ｙ４の出力と加算され、量
子化器１に出力される。量子化器１の出力は加算器Ｙ７
でその入力から減算され、遅延回路Ｙ３の入力となって
いる。なお、同図では２２ビットのデジタル信号を入力
とし、４ビットの１１レベルのデジタル信号に変換する
ものを示している。
を大きくすることは、ノイズシェーパと呼ばれるフィー
ドバック系の安定性を確保するために、むやみに増加す
ることは適当でない。なお、ノイズシェーパ演算部はオ
ーバーサンプリングされて入力される多ビットデジタル
信号をノイズシェイパー演算によって多ビットデジタル
信号より低ビットのデジタル信号に変換して量子化器か
ら出力するものであり、例えば、３次ノイズシェーパ演
算器は図６のようなものであり、乗算器Ｙ１、Ｙ２、遅
延回路Ｙ３、Ｙ４、Ｙ５、加算器Ｙ６、Ｙ７からなる。
遅延回路Ｙ３、Ｙ４、Ｙ５はそれぞれ１サンプル周期の
遅延を有し、順次縦列に接続されている。入力された多
ビットデジタル信号は加算器Ｙ６で、遅延回路Ｙ５の出
力と、乗算器Ｙ１、Ｙ２を介してそれぞれ係数３、−３
を乗算された遅延回路Ｙ３、Ｙ４の出力と加算され、量
子化器１に出力される。量子化器１の出力は加算器Ｙ７
でその入力から減算され、遅延回路Ｙ３の入力となって
いる。なお、同図では２２ビットのデジタル信号を入力
とし、４ビットの１１レベルのデジタル信号に変換する
ものを示している。
【０００５】また、サンプリング周波数、すなわち、ノ
イズシェーパ演算部の動作周波数を大きくすることも、
それによりオーディオ装置のもつシステムクロック周波
数を敢えて上げる必要が生じ、結果としてオーディオ装
置のコストアップや消費電力の上昇、アナログオーディ
オ回路系への干渉ノイズの発生原因となる可能性があ
り、限界がある。
イズシェーパ演算部の動作周波数を大きくすることも、
それによりオーディオ装置のもつシステムクロック周波
数を敢えて上げる必要が生じ、結果としてオーディオ装
置のコストアップや消費電力の上昇、アナログオーディ
オ回路系への干渉ノイズの発生原因となる可能性があ
り、限界がある。
【０００６】上記のことから、デルタシグマ変調器の次
数、そのサンプリング周波数を適当に設定し、量子化レ
ベル数を増加することがＤ／Ａ変換器を低歪率・高Ｓ／
Ｎ化する手段としては最適である。デルタシグマ変調器
の次数とサンプリング周波数を適当に設定し、量子化レ
ベル数を増加するためには、その量子器出力をＤ／Ａ変
換するローカルＤ／Ａ変換器の実現方法を工夫する必要
がある。
数、そのサンプリング周波数を適当に設定し、量子化レ
ベル数を増加することがＤ／Ａ変換器を低歪率・高Ｓ／
Ｎ化する手段としては最適である。デルタシグマ変調器
の次数とサンプリング周波数を適当に設定し、量子化レ
ベル数を増加するためには、その量子器出力をＤ／Ａ変
換するローカルＤ／Ａ変換器の実現方法を工夫する必要
がある。
【０００７】デルタシグマ変調方式のローカルＤ／Ａ変
換器の分解能は、最低２レベルで多くても数１０レベル
程度である。従来、３レベル以上ではＰＷＭ（パルス幅
変調）方式Ｄ／Ａ変換器やダイナミック・エレメント・
マッチング（ＤＥＭ）方式Ｄ／Ａ変換器が使用されてき
ている。
換器の分解能は、最低２レベルで多くても数１０レベル
程度である。従来、３レベル以上ではＰＷＭ（パルス幅
変調）方式Ｄ／Ａ変換器やダイナミック・エレメント・
マッチング（ＤＥＭ）方式Ｄ／Ａ変換器が使用されてき
ている。
【０００８】ＰＷＭ方式の利点は、１サンプリング期間
内に複数レベルをサンプリング周波数の数倍のクロック
を使用して表現するため、その変換精度が水晶発振クロ
ックで決まり、高い精度を実現できることである。しか
し、ＰＷＭ方式の欠点は、その動作のために高いシステ
ムクロックを必要とすることである。
内に複数レベルをサンプリング周波数の数倍のクロック
を使用して表現するため、その変換精度が水晶発振クロ
ックで決まり、高い精度を実現できることである。しか
し、ＰＷＭ方式の欠点は、その動作のために高いシステ
ムクロックを必要とすることである。
【０００９】一方のＤＥＭ方式の利点は、複数の変換エ
レメントをもつＤ／Ａ変換器を用いて同時に変換するた
め、サンプリング周波数を比較的高く設定するデルタシ
グマ変調方式の実現が可能なことである。
レメントをもつＤ／Ａ変換器を用いて同時に変換するた
め、サンプリング周波数を比較的高く設定するデルタシ
グマ変調方式の実現が可能なことである。
【００１０】このＤＥＭ方式では、抵抗やコンデンサな
どのアナログ的素子を複数もつため、ＩＣで実現する場
合にはその製造に用いる半導体プロセスのもつエレメン
トの相対ばらつきにその精度を依存している。そのた
め、ＤＥＭ方式では、ある手順に従ってあらゆるエレメ
ントが一定時間内に平均的に使用されるようにすること
で、半導体製造上の相対ばらつきで決まる素子精度以上
のＤ／Ａ変換精度を実現する。
どのアナログ的素子を複数もつため、ＩＣで実現する場
合にはその製造に用いる半導体プロセスのもつエレメン
トの相対ばらつきにその精度を依存している。そのた
め、ＤＥＭ方式では、ある手順に従ってあらゆるエレメ
ントが一定時間内に平均的に使用されるようにすること
で、半導体製造上の相対ばらつきで決まる素子精度以上
のＤ／Ａ変換精度を実現する。
【００１１】具体的には図７に示すようなものがある。
なお、以下では多レベルＤ／Ａ変換器のことを「マルチ
レベルＤＡＣ」と称することにする。ここでは、簡単の
ため、マルチレベルＤＡＣの最高レベルを１１レベルと
している。また、１ビットのローカルＤＡＣはＬＤＡＣ
１〜ＬＤＡＣ１２の１２個あるものとする。以降説明の
便宜上ローカルＤＡＣＬＤＡＣ１〜ＬＤＡＣ１２を単に
ＬＤＡＣ１〜ＬＤＡＣ１２として説明する。したがっ
て、全部がＯＮすること、すなわち、全てが単位量を与
えられることは無いとする。さて、図７に示すものは、
図６に示す量子化器１の出力レベル数に応じたサーモメ
ータ（温度計）コードを出力するサーモメータコード変
換器Ｘ２と、サーモメータコードのビット配列を巡回的
にシフトするバレルシフタＸ３と、互いに等価な重み付
をされた、すなわち、例えば互いに同一抵抗値の抵抗を
備えるＬＤＡＣ１〜ＬＤＡＣ１２、アナログ加算器Ｘ４
からなる。サーモメータコード変換器２、バレルシフタ
Ｘ３によって量子化器１の出力レベルに応じた数のビッ
トからなるサーモメータコードを生成するとともに、バ
レルシフタＸ３によってサーモメータコードのビット配
列を巡回的にシフトしながら、ＬＤＡＣ１〜ＬＤＡＣ１
２に選択的に電流（単位量）を供給する。各ローカルＤ
ＡＣに供給される単位量はアナログ加算され、量子化器
１の出力レベルに応じたアナログ出力が発生する。
なお、以下では多レベルＤ／Ａ変換器のことを「マルチ
レベルＤＡＣ」と称することにする。ここでは、簡単の
ため、マルチレベルＤＡＣの最高レベルを１１レベルと
している。また、１ビットのローカルＤＡＣはＬＤＡＣ
１〜ＬＤＡＣ１２の１２個あるものとする。以降説明の
便宜上ローカルＤＡＣＬＤＡＣ１〜ＬＤＡＣ１２を単に
ＬＤＡＣ１〜ＬＤＡＣ１２として説明する。したがっ
て、全部がＯＮすること、すなわち、全てが単位量を与
えられることは無いとする。さて、図７に示すものは、
図６に示す量子化器１の出力レベル数に応じたサーモメ
ータ（温度計）コードを出力するサーモメータコード変
換器Ｘ２と、サーモメータコードのビット配列を巡回的
にシフトするバレルシフタＸ３と、互いに等価な重み付
をされた、すなわち、例えば互いに同一抵抗値の抵抗を
備えるＬＤＡＣ１〜ＬＤＡＣ１２、アナログ加算器Ｘ４
からなる。サーモメータコード変換器２、バレルシフタ
Ｘ３によって量子化器１の出力レベルに応じた数のビッ
トからなるサーモメータコードを生成するとともに、バ
レルシフタＸ３によってサーモメータコードのビット配
列を巡回的にシフトしながら、ＬＤＡＣ１〜ＬＤＡＣ１
２に選択的に電流（単位量）を供給する。各ローカルＤ
ＡＣに供給される単位量はアナログ加算され、量子化器
１の出力レベルに応じたアナログ出力が発生する。
【００１２】
【発明が解決しようとする課題】しかしながら、サンプ
リング周波数毎にサーモメータコードをシフトさせ、Ｎ
個のローカルＤＡＣを順番に平均的に単位量を与える従
来のＤＥＭ方式では、次の問題があった。量子化器のサ
ーモメータコード化した出力データに依存してローカル
ＤＡＣの回り方が変わるため、入力データに依存した歪
が出てしまい、１１を越えるような多レベルでのＤＥＭ
方式には向かない。図８はサンプリング周波数ｆｓにお
ける周期Ｔｓ及びＴｓ／４毎におけるＬＤＡＣ１〜ＬＤ
ＡＣ１２に与えられる単位量の状態、積分値、各ローカ
ルＤＡＣの誤差の周期積分値、周期平均値及び累積平均
値、アナログ加算器９の出力レベルの状態を示してあ
る。同図に示すように、サーモメータコードが１レベル
であるとすると、１サンプリング期間Ｔｓでは１個のロ
ーカルＤＡＣにしか入力されない。このため、図８から
分かるように量子化出力Ｘがレベル１で続くようなとき
にはＬＤＡＣ１〜ＬＤＡＣ１２がすべて使用されるのに
数Ｔｓサイクルを要する。一方、レベル数が大きいとき
には１ＴsサイクルでほとんどのローカルＤＡＣを使用
する。つまりこの方式はローカルＤＡＣのばらつきに対
しての平均化具合が信号と関係しやすい欠点がある。ち
なみに、ＬＤＡＣ１〜ＬＤＡＣ１２が図８の右上欄にあ
るような誤差を持つ場合をシミュレーションしてみる
と、図８にあるように、低レベル時の誤差の影響が後を
引いて残りやすい。
リング周波数毎にサーモメータコードをシフトさせ、Ｎ
個のローカルＤＡＣを順番に平均的に単位量を与える従
来のＤＥＭ方式では、次の問題があった。量子化器のサ
ーモメータコード化した出力データに依存してローカル
ＤＡＣの回り方が変わるため、入力データに依存した歪
が出てしまい、１１を越えるような多レベルでのＤＥＭ
方式には向かない。図８はサンプリング周波数ｆｓにお
ける周期Ｔｓ及びＴｓ／４毎におけるＬＤＡＣ１〜ＬＤ
ＡＣ１２に与えられる単位量の状態、積分値、各ローカ
ルＤＡＣの誤差の周期積分値、周期平均値及び累積平均
値、アナログ加算器９の出力レベルの状態を示してあ
る。同図に示すように、サーモメータコードが１レベル
であるとすると、１サンプリング期間Ｔｓでは１個のロ
ーカルＤＡＣにしか入力されない。このため、図８から
分かるように量子化出力Ｘがレベル１で続くようなとき
にはＬＤＡＣ１〜ＬＤＡＣ１２がすべて使用されるのに
数Ｔｓサイクルを要する。一方、レベル数が大きいとき
には１ＴsサイクルでほとんどのローカルＤＡＣを使用
する。つまりこの方式はローカルＤＡＣのばらつきに対
しての平均化具合が信号と関係しやすい欠点がある。ち
なみに、ＬＤＡＣ１〜ＬＤＡＣ１２が図８の右上欄にあ
るような誤差を持つ場合をシミュレーションしてみる
と、図８にあるように、低レベル時の誤差の影響が後を
引いて残りやすい。
【００１３】また、その構成について詳しく述べない
が、サンプリング期間Ｔｓにおける１つのコードに対し
てＮ個のローカルＤＡＣを順番に平均的に単位量を与え
るＤＥＭ方式では、次の問題があった。
が、サンプリング期間Ｔｓにおける１つのコードに対し
てＮ個のローカルＤＡＣを順番に平均的に単位量を与え
るＤＥＭ方式では、次の問題があった。
【００１４】量子化レベル数＝Ｎ、ノイズシェーパ周波
数＝ｆｓとすると、システムクロックに最低でも（Ｎ・
ｆｓ）のシステムクロックを必要とし、オーディオシス
テム全体に高いシステムクロックを必要とすることにな
る。図８と同じ誤差条件でシミュレートした図９を示
す。同図では、１サンプリング期間Ｔｓを細かく１２分
割した場合を示してあり、（Ｔｓ／１２）期間では１レ
ベルがＬＤＡＣ１〜ＬＤＡＣ１２が巡回的に与えられ
る。このようにすると、量子化器の出力が１レベル時で
あっても全ローカルＤＡＣが平均して使用されるため、
Ｔｓ期間では完全に平均化される。しかし、この場合に
は１２ｆｓのクロックが必要であり、コスト面で問題で
ある。
数＝ｆｓとすると、システムクロックに最低でも（Ｎ・
ｆｓ）のシステムクロックを必要とし、オーディオシス
テム全体に高いシステムクロックを必要とすることにな
る。図８と同じ誤差条件でシミュレートした図９を示
す。同図では、１サンプリング期間Ｔｓを細かく１２分
割した場合を示してあり、（Ｔｓ／１２）期間では１レ
ベルがＬＤＡＣ１〜ＬＤＡＣ１２が巡回的に与えられ
る。このようにすると、量子化器の出力が１レベル時で
あっても全ローカルＤＡＣが平均して使用されるため、
Ｔｓ期間では完全に平均化される。しかし、この場合に
は１２ｆｓのクロックが必要であり、コスト面で問題で
ある。
【００１５】
【課題を解決するための手段】そこで本発明では、サー
モメータコードのビット配列をＱ個のビット毎に１つの
ブロックとしてＰ個のブロックに分け、上記サンプリン
グ周波数ｆｓで各上記ブロック単位でビット配列を巡回
的にシフトするとともに、周波数（ｆｓ・Ｑ）で１ビッ
ト単位で上記ビット配列を巡回的にシフトしたコード出
力を発生し、コード出力の各ビットをそれぞれに対応す
る上記ローカルＤＡＣに与える。また、上記コード出力
のビット配列を、ブロックの配列を行、ブロック内の配
列を列とするＰ行Ｑ列の行列として、行と列を交換し、
単位量を与えられる各上記ローカルＤＡＣに空間的なば
らつきをもたせる。これらの何れかまたは組み合わせる
ことにより、動作周波数を抑えかつ、サーモメータコー
ド化した出力データに依存してローカルＤＡＣの回り方
が変わることによる入力データ依存性の歪を抑える。す
なわち、上記の従来ＤＥＭ方式の問題点を解決し、変換
特性を改善しつつ、コストの上昇を押さえたＤ／Ａ変換
器を実現する。
モメータコードのビット配列をＱ個のビット毎に１つの
ブロックとしてＰ個のブロックに分け、上記サンプリン
グ周波数ｆｓで各上記ブロック単位でビット配列を巡回
的にシフトするとともに、周波数（ｆｓ・Ｑ）で１ビッ
ト単位で上記ビット配列を巡回的にシフトしたコード出
力を発生し、コード出力の各ビットをそれぞれに対応す
る上記ローカルＤＡＣに与える。また、上記コード出力
のビット配列を、ブロックの配列を行、ブロック内の配
列を列とするＰ行Ｑ列の行列として、行と列を交換し、
単位量を与えられる各上記ローカルＤＡＣに空間的なば
らつきをもたせる。これらの何れかまたは組み合わせる
ことにより、動作周波数を抑えかつ、サーモメータコー
ド化した出力データに依存してローカルＤＡＣの回り方
が変わることによる入力データ依存性の歪を抑える。す
なわち、上記の従来ＤＥＭ方式の問題点を解決し、変換
特性を改善しつつ、コストの上昇を押さえたＤ／Ａ変換
器を実現する。
【００１６】
【発明の実施の形態】等価な重み付けをもつ（Ｐ・Ｑ）
個（Ｐ，Ｑはそれぞれ２以上の任意整数）の１ビットの
ローカルＤＡＣと、サンプリング周波数ｆｓで（Ｐ・Ｑ
−１）レベルの量子化レベルの出力を発生する量子化器
と、上記量子化器の出力をＰ・Ｑ個のビットからなるサ
ーモメータコードに変換する第１変換器と、上記サーモ
メータコードを受け、当該サーモメータコードのビット
配列をＱ個のビット毎に１つのブロックとしてＰ個のブ
ロックに分け、上記サンプリング周波数ｆｓで上記ブロ
ック単位でビット配列を巡回的にシフトするとともに、
周波数（ｆｓ・Ｑ）で１ビット単位でビット配列を巡回
的にシフトしたコード出力を発生する第２変換器とを備
え、上記第２変換器の発生するコード出力の各ビットを
それぞれに対応する上記ローカルＤＡＣに与えるデルタ
シグマ方式Ｄ／Ａ変換器を構成する。
個（Ｐ，Ｑはそれぞれ２以上の任意整数）の１ビットの
ローカルＤＡＣと、サンプリング周波数ｆｓで（Ｐ・Ｑ
−１）レベルの量子化レベルの出力を発生する量子化器
と、上記量子化器の出力をＰ・Ｑ個のビットからなるサ
ーモメータコードに変換する第１変換器と、上記サーモ
メータコードを受け、当該サーモメータコードのビット
配列をＱ個のビット毎に１つのブロックとしてＰ個のブ
ロックに分け、上記サンプリング周波数ｆｓで上記ブロ
ック単位でビット配列を巡回的にシフトするとともに、
周波数（ｆｓ・Ｑ）で１ビット単位でビット配列を巡回
的にシフトしたコード出力を発生する第２変換器とを備
え、上記第２変換器の発生するコード出力の各ビットを
それぞれに対応する上記ローカルＤＡＣに与えるデルタ
シグマ方式Ｄ／Ａ変換器を構成する。
【００１７】上記第２変換器は、上記コード出力のビッ
ト配列を、ブロックの配列を行、ブロック内の配列を列
とするＰ行Ｑ列の行列として、行と列を交換してＱ行Ｐ
列のコード出力に変換するものであり、半導体基板上に
互いに並列に配置された（Ｐ・Ｑ）個の上記ローカルＤ
ＡＣを順にＰ個毎にＱ行に対応させたブロックとし、当
該各ブロック内の配列をＰ列に対応させ、上記第２の変
換器は上記Ｑ行Ｐ列のコード出力を対応するローカルＤ
ＡＣに与えることも好ましい。
ト配列を、ブロックの配列を行、ブロック内の配列を列
とするＰ行Ｑ列の行列として、行と列を交換してＱ行Ｐ
列のコード出力に変換するものであり、半導体基板上に
互いに並列に配置された（Ｐ・Ｑ）個の上記ローカルＤ
ＡＣを順にＰ個毎にＱ行に対応させたブロックとし、当
該各ブロック内の配列をＰ列に対応させ、上記第２の変
換器は上記Ｑ行Ｐ列のコード出力を対応するローカルＤ
ＡＣに与えることも好ましい。
【００１８】また、等価な重み付けをもつ（Ｐ・Ｑ）個
（Ｐ，Ｑはそれぞれ２以上の任意整数）の１ビットのロ
ーカルＤＡＣと、サンプリング周波数ｆｓで（Ｐ・Ｑ−
１）レベルの量子化レベルの出力を発生する量子化器
と、上記量子化器の出力をＰ・Ｑ個のビットからなるサ
ーモメータコードに変換する第１変換器と、上記サーモ
メータコードを受け、当該サーモメータコードのビット
配列をＱ個毎に１つのブロックとしてＰ個のブロックに
分け、上記コード出力のビット配列を、ブロックの配列
を行、ブロック内の配列を列とするＰ行Ｑ列の行列とし
て、行と列を交換してＱ行Ｐ列のコード出力に変換する
ものであり、半導体基板上に互いに並列に配置された
（Ｐ・Ｑ）個の上記ローカルＤＡＣを順にＰ個毎にＱ行
に対応させたブロックとし、当該各ブロック内の配列を
Ｐ列に対応させ、上記第２の変換器は上記Ｑ行Ｐ列のコ
ード出力を対応するローカルＤＡＣに与える第２変換器
とからデルタシグマ方式Ｄ／Ａ変換器を構成する。
（Ｐ，Ｑはそれぞれ２以上の任意整数）の１ビットのロ
ーカルＤＡＣと、サンプリング周波数ｆｓで（Ｐ・Ｑ−
１）レベルの量子化レベルの出力を発生する量子化器
と、上記量子化器の出力をＰ・Ｑ個のビットからなるサ
ーモメータコードに変換する第１変換器と、上記サーモ
メータコードを受け、当該サーモメータコードのビット
配列をＱ個毎に１つのブロックとしてＰ個のブロックに
分け、上記コード出力のビット配列を、ブロックの配列
を行、ブロック内の配列を列とするＰ行Ｑ列の行列とし
て、行と列を交換してＱ行Ｐ列のコード出力に変換する
ものであり、半導体基板上に互いに並列に配置された
（Ｐ・Ｑ）個の上記ローカルＤＡＣを順にＰ個毎にＱ行
に対応させたブロックとし、当該各ブロック内の配列を
Ｐ列に対応させ、上記第２の変換器は上記Ｑ行Ｐ列のコ
ード出力を対応するローカルＤＡＣに与える第２変換器
とからデルタシグマ方式Ｄ／Ａ変換器を構成する。
【００１９】
【実施例】本発明に係わるシグマデルタ方式Ｄ／Ａ変換
器の詳細を図１に示す第１の実施例にそって説明する。
同図において、図６、６に示したものと同じ符号はこれ
らの図と同じ構成を示している。１は量子化器であり、
２はサーモメータコード変換器である。量子化器１はサ
ンプリング周波数ｆｓに従って入力される多ビットデジ
タル信号、例えば、２４ビットのデジタル信号を４ビッ
トの１１レベルのデジタル信号に変換して出力する。サ
ーモメータコード変換器２は量子化器１からの出力を１
２ビットのサーモメータコードに変換する。例えば、１
レベルの量子化器１の出力“０００１”は“０００００
００００００１”、２レベルの量子化出力“００１０”
は“００００００００００１１”に変換する。３は分周
回路であり、４は３ステートカウンタであり、５はバレ
ルシフタであり、６はデータラッチである。分周回路３
は周波数４ｆｓのクロックを１／４に分周し周波数ｆｓ
のクロックを出力する。３ステートカウンタ４は周波数
ｆｓのクロックに応じて３値をカウントする。バレルシ
フタ５はサーモメータコードのビット配列をＱ個毎に、
ここでは４個毎に１つのブロックとしてＰ個、ここでは
３個のブロックに分けてあり、３ステートカウンタ４の
カウントに応じ、ブロック単位でＰ＝１、２、３、１、
２、３・・・と巡回的にシフトする。例えば、サーモメ
ータコードの初期のビット配列が“０００００００００
００１”であれば、“０００００００１００００”、
“０００１００００００００”、“０００００００００
００１”と３ステートカウンタ４のカウント値に応じて
巡回的にシフトして出力する。データラッチ６は周波数
ｆｓのクロックに応じてバレルシフタ５の出力するコー
ドをラッチする。７はシフトレジスタであり、周波数４
ｆｓのクロックに従い、データラッチ６の出力するコー
ドをブロック毎に１ビット単位で巡回的にシフトする。
８はデータラッチであり、周波数４ｆｓのクロックに応
じてシフトレジスタ７の出力するコードをラッチする。
ＬＤＡＣ１〜ＬＤＡＣ１２はそれぞれ互いに等価な重み
付けをもつ１ビットのローカルＤＡＣであり、データラ
ッチ８の出力するコードの各ビットに対応しており、対
応するビットが“１”のときに所定の単位量が与えられ
る。９はアナログ加算器であり、ＬＤＡＣ１〜ＬＤＡＣ
１２に接続され、これらに与えられる単位量をアナログ
加算してアナログ出力を発生する。
器の詳細を図１に示す第１の実施例にそって説明する。
同図において、図６、６に示したものと同じ符号はこれ
らの図と同じ構成を示している。１は量子化器であり、
２はサーモメータコード変換器である。量子化器１はサ
ンプリング周波数ｆｓに従って入力される多ビットデジ
タル信号、例えば、２４ビットのデジタル信号を４ビッ
トの１１レベルのデジタル信号に変換して出力する。サ
ーモメータコード変換器２は量子化器１からの出力を１
２ビットのサーモメータコードに変換する。例えば、１
レベルの量子化器１の出力“０００１”は“０００００
００００００１”、２レベルの量子化出力“００１０”
は“００００００００００１１”に変換する。３は分周
回路であり、４は３ステートカウンタであり、５はバレ
ルシフタであり、６はデータラッチである。分周回路３
は周波数４ｆｓのクロックを１／４に分周し周波数ｆｓ
のクロックを出力する。３ステートカウンタ４は周波数
ｆｓのクロックに応じて３値をカウントする。バレルシ
フタ５はサーモメータコードのビット配列をＱ個毎に、
ここでは４個毎に１つのブロックとしてＰ個、ここでは
３個のブロックに分けてあり、３ステートカウンタ４の
カウントに応じ、ブロック単位でＰ＝１、２、３、１、
２、３・・・と巡回的にシフトする。例えば、サーモメ
ータコードの初期のビット配列が“０００００００００
００１”であれば、“０００００００１００００”、
“０００１００００００００”、“０００００００００
００１”と３ステートカウンタ４のカウント値に応じて
巡回的にシフトして出力する。データラッチ６は周波数
ｆｓのクロックに応じてバレルシフタ５の出力するコー
ドをラッチする。７はシフトレジスタであり、周波数４
ｆｓのクロックに従い、データラッチ６の出力するコー
ドをブロック毎に１ビット単位で巡回的にシフトする。
８はデータラッチであり、周波数４ｆｓのクロックに応
じてシフトレジスタ７の出力するコードをラッチする。
ＬＤＡＣ１〜ＬＤＡＣ１２はそれぞれ互いに等価な重み
付けをもつ１ビットのローカルＤＡＣであり、データラ
ッチ８の出力するコードの各ビットに対応しており、対
応するビットが“１”のときに所定の単位量が与えられ
る。９はアナログ加算器であり、ＬＤＡＣ１〜ＬＤＡＣ
１２に接続され、これらに与えられる単位量をアナログ
加算してアナログ出力を発生する。
【００２０】次に図１、図２及び図３を参照しながら本
例の動作について説明する。図２及び図３はサンプリン
グ周波数ｆｓにおける周期Ｔｓ及びＴｓ／４毎における
ＬＤＡＣ１〜ＬＤＡＣ１２に与えられる単位量の状態、
アナログ加算器９による積分値、各ローカルＤＡＣの誤
差の周期積分値、周期平均値及び累積平均値、アナログ
加算器９の出力レベルの状態を示してある。
例の動作について説明する。図２及び図３はサンプリン
グ周波数ｆｓにおける周期Ｔｓ及びＴｓ／４毎における
ＬＤＡＣ１〜ＬＤＡＣ１２に与えられる単位量の状態、
アナログ加算器９による積分値、各ローカルＤＡＣの誤
差の周期積分値、周期平均値及び累積平均値、アナログ
加算器９の出力レベルの状態を示してある。
【００２１】まず、量子化器１の出力する４ビットのデ
ジタル信号Ｘはサーモメータコード変換器２によりサー
モメータコードに変換される。それをさらにサンプリン
グ周波数ｆｓでバレルシフタ５により４ビット単位でブ
ロックＰとして、Ｐ＝１、２、３、１、２・・・という
順でシフトする。このバレルシフタ５のシフト動作は、
周波数ｆｓで動作する３ステートカウンタ３に従って行
われる。データラッチ６はバレルシフタ５のシフト結果
を保持する。シフトレジスタ７はデータラッチ６の出力
を周波数４ｆｓでシフトする。そのシフトレジスタの出
力するコードＹ（Ｐ，Ｑ）はＬＤＡＣ１〜１２に出力さ
れ、これらを加算することで、アナログ出力が得られ
る。
ジタル信号Ｘはサーモメータコード変換器２によりサー
モメータコードに変換される。それをさらにサンプリン
グ周波数ｆｓでバレルシフタ５により４ビット単位でブ
ロックＰとして、Ｐ＝１、２、３、１、２・・・という
順でシフトする。このバレルシフタ５のシフト動作は、
周波数ｆｓで動作する３ステートカウンタ３に従って行
われる。データラッチ６はバレルシフタ５のシフト結果
を保持する。シフトレジスタ７はデータラッチ６の出力
を周波数４ｆｓでシフトする。そのシフトレジスタの出
力するコードＹ（Ｐ，Ｑ）はＬＤＡＣ１〜１２に出力さ
れ、これらを加算することで、アナログ出力が得られ
る。
【００２２】ＬＤＡＣ１〜ＬＤＡＣ１２を等分に３ブロ
ックに分割し、ＬＤＡＣ１〜ＬＤＡＣ４をＤＡＣブロッ
ク（Ｐ＝１)、 ＬＤＡＣ５〜ＬＤＡＣ８をＤＡＣブロッ
ク（Ｐ＝２）、 ＬＤＡＣ９〜ＬＤＡＣ１２をＤＡＣブ
ロック（Ｐ＝３）とみなすと、シフトレジスタ７によっ
て周期Ｔｓを４分割した周期Ｔｓ／４毎にサーモメータ
コード２がＬＤＡＣ１〜ＬＤＡＣ１２を巡回するように
１ＬＤＡＣずつシフトしていくことになる。また、周期
Ｔｓ毎にバレルシフタ５によってサーモメータコードが
上記ブロック単位で巡回的にシフトするされる。これに
よって１Ｔｓ毎に、ＤＡＣブロックをＰ＝１、２、３、
１、２、・・・と巡回的にシフトさせることとなる。こ
れにより、図２及び図３に示すようにレベル１でも３Ｔ
ｓで全ＬＤＡＣを使いきり、平均化にかかるサンプル周
期数は少なくて済む。図８で説明したように、 ＬＤＡ
Ｃ１〜ＬＤＡＣ１２が図３右上にあるような誤差を持つ
場合をシミュレーションしてみると、低レベル時の誤差
の影響が図８に示す従来のものに比べて早く改善されて
いることが理解されよう。
ックに分割し、ＬＤＡＣ１〜ＬＤＡＣ４をＤＡＣブロッ
ク（Ｐ＝１)、 ＬＤＡＣ５〜ＬＤＡＣ８をＤＡＣブロッ
ク（Ｐ＝２）、 ＬＤＡＣ９〜ＬＤＡＣ１２をＤＡＣブ
ロック（Ｐ＝３）とみなすと、シフトレジスタ７によっ
て周期Ｔｓを４分割した周期Ｔｓ／４毎にサーモメータ
コード２がＬＤＡＣ１〜ＬＤＡＣ１２を巡回するように
１ＬＤＡＣずつシフトしていくことになる。また、周期
Ｔｓ毎にバレルシフタ５によってサーモメータコードが
上記ブロック単位で巡回的にシフトするされる。これに
よって１Ｔｓ毎に、ＤＡＣブロックをＰ＝１、２、３、
１、２、・・・と巡回的にシフトさせることとなる。こ
れにより、図２及び図３に示すようにレベル１でも３Ｔ
ｓで全ＬＤＡＣを使いきり、平均化にかかるサンプル周
期数は少なくて済む。図８で説明したように、 ＬＤＡ
Ｃ１〜ＬＤＡＣ１２が図３右上にあるような誤差を持つ
場合をシミュレーションしてみると、低レベル時の誤差
の影響が図８に示す従来のものに比べて早く改善されて
いることが理解されよう。
【００２３】このように本発明の方式では、システムク
ロック周波数を極端に高く設定することなく、ローカル
ＤＡＣのばらつきによる誤差を解消し、従来からあった
クロック周波数の増加させるかレベル数の増加させるか
という互いに矛盾する問題を改善することが可能であ
る。
ロック周波数を極端に高く設定することなく、ローカル
ＤＡＣのばらつきによる誤差を解消し、従来からあった
クロック周波数の増加させるかレベル数の増加させるか
という互いに矛盾する問題を改善することが可能であ
る。
【００２４】また、本発明は上記第１の実施例に限るも
のではない。次に本発明の第２の実施例について説明す
る。本例は、サーモメータコードのビット配列をＱ個毎
に１つのブロックとしてＰ個のブロックに分け、上記コ
ード出力のビット配列を、ブロックの配列を行、ブロッ
ク内の配列を列とするＰ行Ｑ列の行列として、行と列を
交換して複数のローカルＤＡＣに出力することによっ
て、単位量を与えられる上記ローカルＤＡＣに空間的な
ばらつきを与え、入力データ依存性の歪を抑えるもので
ある。図４（ａ）において、特に図示しないが、従来で
はサーモメータコード変換器、バレルシフタを介し、ロ
ーカルＤＡＣにそのまま与えられていた１２ビットのコ
ードのビット配列をＱ（ここではＱ＝１〜４）個毎に順
にＰ（ここではＰ＝１〜３）個のブロックに分け、ｙ
（Ｐ，Ｑ）としてある。１０、１１はデータラッチであ
る。データラッチ１０はコードｙ（Ｐ，Ｑ）を受けその
ままのビット配列で出力する。データラッチ１１は入力
のビット配列をＰ個毎に順にＱ個のブロックに分けてあ
り、入力ブロック（Ｑ＝１）の入力（Ｐ＝１）にはデー
タラッチ１０の出力ブロック（Ｐ＝１）の出力（Ｑ＝
１）を受け、入力ブロック（Ｑ＝１）の入力（Ｐ＝２）
にはデータラッチ１０の出力ブクロック（Ｐ＝２）の出
力１（Ｑ＝１）を受け、入力ブロック（Ｑ＝１）の入力
（Ｐ＝３）にはデータラッチ１０の出力ブクロック（Ｐ
＝３）の出力１（Ｑ＝１）を受ける。このようにデータ
ラッチ１１は、データラッチ１０の出力ブロックの番号
と、ブロック内でのビット番号を入れ換えるかたちでデ
ータラッチ１０からの出力を各入力に受け、コードｙ
（Ｐ，Ｑ）をＰ行Ｑ列の行列とすると、その行と列を交
換したコードｚ（Ｑ，Ｐ）を出力する。データラッチ１
１の出力するコードｚ（Ｑ，Ｐ）の各ビットはビット配
列をそのままにＬＤＡＣ１〜ＬＤＡＣ１２に出力され
る。
のではない。次に本発明の第２の実施例について説明す
る。本例は、サーモメータコードのビット配列をＱ個毎
に１つのブロックとしてＰ個のブロックに分け、上記コ
ード出力のビット配列を、ブロックの配列を行、ブロッ
ク内の配列を列とするＰ行Ｑ列の行列として、行と列を
交換して複数のローカルＤＡＣに出力することによっ
て、単位量を与えられる上記ローカルＤＡＣに空間的な
ばらつきを与え、入力データ依存性の歪を抑えるもので
ある。図４（ａ）において、特に図示しないが、従来で
はサーモメータコード変換器、バレルシフタを介し、ロ
ーカルＤＡＣにそのまま与えられていた１２ビットのコ
ードのビット配列をＱ（ここではＱ＝１〜４）個毎に順
にＰ（ここではＰ＝１〜３）個のブロックに分け、ｙ
（Ｐ，Ｑ）としてある。１０、１１はデータラッチであ
る。データラッチ１０はコードｙ（Ｐ，Ｑ）を受けその
ままのビット配列で出力する。データラッチ１１は入力
のビット配列をＰ個毎に順にＱ個のブロックに分けてあ
り、入力ブロック（Ｑ＝１）の入力（Ｐ＝１）にはデー
タラッチ１０の出力ブロック（Ｐ＝１）の出力（Ｑ＝
１）を受け、入力ブロック（Ｑ＝１）の入力（Ｐ＝２）
にはデータラッチ１０の出力ブクロック（Ｐ＝２）の出
力１（Ｑ＝１）を受け、入力ブロック（Ｑ＝１）の入力
（Ｐ＝３）にはデータラッチ１０の出力ブクロック（Ｐ
＝３）の出力１（Ｑ＝１）を受ける。このようにデータ
ラッチ１１は、データラッチ１０の出力ブロックの番号
と、ブロック内でのビット番号を入れ換えるかたちでデ
ータラッチ１０からの出力を各入力に受け、コードｙ
（Ｐ，Ｑ）をＰ行Ｑ列の行列とすると、その行と列を交
換したコードｚ（Ｑ，Ｐ）を出力する。データラッチ１
１の出力するコードｚ（Ｑ，Ｐ）の各ビットはビット配
列をそのままにＬＤＡＣ１〜ＬＤＡＣ１２に出力され
る。
【００２５】以上のように本例では単位量を与えられる
各ローカルＤＡＣに空間的なばらつきをもたせることに
より、サーモメータコード化した出力データに依存して
ローカルＤＡＣの回り方が変わることによる入力データ
依存性の歪を抑えることが可能となる。
各ローカルＤＡＣに空間的なばらつきをもたせることに
より、サーモメータコード化した出力データに依存して
ローカルＤＡＣの回り方が変わることによる入力データ
依存性の歪を抑えることが可能となる。
【００２６】また、特にデータラッチ１１を省き、図４
（ｂ）のようにデータラッチ１１から各ＬＤＡＣ１〜Ｌ
ＤＡＣ１２に配線しても同様の作用効果を奏する。
（ｂ）のようにデータラッチ１１から各ＬＤＡＣ１〜Ｌ
ＤＡＣ１２に配線しても同様の作用効果を奏する。
【００２７】また、本例は図５に示すように上記第１の
実施例のシフトレジスタ７の出力するコードＹ（Ｐ，
Ｑ）を上述のデータラッチ１０からデータラッチ１１へ
の出力方法と同じく行列入れ替えてデータラッチ１１に
出力するように変更しても良い。これにより、上記第１
の実施例のように時間的にも単位量を与えられる各ロー
カルＤＡＣにばらつきをもたせることとなり、さらにロ
ーカルＤＡＣのばらつきを平均化することにより、ＤＡ
Ｃの歪率やＳ／Ｎを向上することができる。
実施例のシフトレジスタ７の出力するコードＹ（Ｐ，
Ｑ）を上述のデータラッチ１０からデータラッチ１１へ
の出力方法と同じく行列入れ替えてデータラッチ１１に
出力するように変更しても良い。これにより、上記第１
の実施例のように時間的にも単位量を与えられる各ロー
カルＤＡＣにばらつきをもたせることとなり、さらにロ
ーカルＤＡＣのばらつきを平均化することにより、ＤＡ
Ｃの歪率やＳ／Ｎを向上することができる。
【００２８】
【発明の効果】ノイズシェーパ周波数ｆｓを必要以上に
アップさせず、多レベルのローカルＤＡＣのばらつきを
時間方向にも空間的にも平均化させるようにコントロー
ルすることにより、オーディオ性能で重要な低歪率や高
Ｓ／Ｎを実現できる。
アップさせず、多レベルのローカルＤＡＣのばらつきを
時間方向にも空間的にも平均化させるようにコントロー
ルすることにより、オーディオ性能で重要な低歪率や高
Ｓ／Ｎを実現できる。
【図１】本発明の第１実施例のデルタシグマ方式Ｄ／Ａ
変換器の構成を示す説明図。
変換器の構成を示す説明図。
【図２】図１の動作説明のための説明図。
【図３】図１の動作説明のための説明図。
【図４】本発明の第２実施例のデルタシグマ方式Ｄ／Ａ
変換器の構成を示す説明図。
変換器の構成を示す説明図。
【図５】本発明の第２実施例のデルタシグマ方式Ｄ／Ａ
変換器の変更例を示す説明図。
変換器の変更例を示す説明図。
【図６】従来のデルタシグマ方式Ｄ／Ａ変換器の構成の
要部を示す説明図。
要部を示す説明図。
【図７】従来のデルタシグマ方式Ｄ／Ａ変換器の構成を
示す説明図。
示す説明図。
【図８】図７の動作説明のための説明図。
【図９】図７の動作説明のための説明図。
１ 量子化器 ２ サーモメータコード変換器（第１の変換器） ３ 分周回路（第２の変換器） ４ ３ステートカウンタ（第２の変換器） ５ バレルシフタ（第２の変換器） ６ データラッチ（第２の変換器） ７ シフトレジスタ（第２の変換器） ８ データラッチ（第２の変換器） １０ データラッチ（第２の変換器） １１ データラッチ（第２の変換器）
Claims (3)
- 【請求項１】 互いに等価な重み付けをもつ（Ｐ・Ｑ）
個（Ｐ，Ｑはそれぞれ２以上の任意整数）の１ビットの
ローカルＤＡＣと、 サンプリング周波数ｆｓで（Ｐ・Ｑ−１）レベルの量子
化レベルの出力を発生する量子化器と、 上記量子化器の出力をＰ・Ｑ個のビットからなるサーモ
メータコードに変換する第１変換器と、 上記サーモメータコードを受け、当該サーモメータコー
ドのビット配列をＱ個のビット毎に１つのブロックとし
てＰ個のブロックに分け、上記サンプリング周波数ｆｓ
で各上記ブロック単位でビット配列を巡回的にシフトす
るとともに、さらに周波数（ｆｓ・Ｑ）で１ビット単位
で上記ビット配列を巡回的にシフトしたコード出力を発
生する第２変換器とを備え、上記第２変換器の発生する
コード出力の各ビットをそれぞれに対応する上記ローカ
ルＤＡＣに与えることを特徴とするデルタシグマ方式Ｄ
／Ａ変換器。 - 【請求項２】 上記第２変換器は、上記コード出力のビ
ット配列を、ブロックの配列を行、ブロック内の配列を
列とするＰ行Ｑ列の行列として、行と列を交換してＱ行
Ｐ列のコード出力に変換するものであり、半導体基板上
に互いに並列に配置された（Ｐ・Ｑ）個の上記ローカル
ＤＡＣを順にＰ個毎にＱ行に対応させたブロックとし、
当該各ブロック内の配列をＰ列に対応させ、上記第２の
変換器は上記Ｑ行Ｐ列のコード出力を対応するローカル
ＤＡＣに与えることを特徴とする上記請求項１に記載の
デルタシグマ方式Ｄ／Ａ変換器。 - 【請求項３】 等価な重み付けをもつ（Ｐ・Ｑ）個
（Ｐ，Ｑはそれぞれ２以上の任意整数）の１ビットのロ
ーカルＤＡＣと、 サンプリング周波数ｆｓで（Ｐ・Ｑ−１）レベルの量子
化レベルの出力を発生する量子化器と、 上記量子化器の出力をＰ・Ｑ個のビットからなるサーモ
メータコードに変換する第１変換器と、 上記サーモメータコードを受け、当該サーモメータコー
ドのビット配列をＱ個のビット毎に１つのブロックとし
てＰ個のブロックに分け、上記コード出力のビット配列
を、ブロックの配列を行、ブロック内の配列を列とする
Ｐ行Ｑ列の行列として、行と列を交換してＱ行Ｐ列のコ
ード出力に変換するものであり、半導体基板上に互いに
並列に配置された（Ｐ・Ｑ）個の上記ローカルＤＡＣを
順にＰ個毎にＱ行に対応させたブロックとし、当該各ブ
ロック内の配列をＰ列に対応させ、上記第２の変換器は
上記Ｑ行Ｐ列のコード出力を対応するローカルＤＡＣに
与える第２変換器とを備えることを特徴とするデルタシ
グマ方式Ｄ／Ａ変換器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985299A JP3420531B2 (ja) | 1999-06-07 | 1999-06-07 | デルタシグマ方式ｄ／ａ変換器 |
| TW089110985A TW498624B (en) | 1999-06-07 | 2000-06-05 | δ-Σ type digital/analog converter |
| SG200003136A SG83798A1 (en) | 1999-06-07 | 2000-06-06 | Delta sigma d/a converter |
| US09/587,870 US6344812B1 (en) | 1999-06-07 | 2000-06-06 | Delta sigma digital-to-analog converter |
| GB0013775A GB2350950B (en) | 1999-06-07 | 2000-06-06 | Delta sigma D/A converter |
| KR1020000030988A KR100343063B1 (ko) | 1999-06-07 | 2000-06-07 | 델타 시그마 방식 ｄ/ａ 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985299A JP3420531B2 (ja) | 1999-06-07 | 1999-06-07 | デルタシグマ方式ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349641A true JP2000349641A (ja) | 2000-12-15 |
| JP3420531B2 JP3420531B2 (ja) | 2003-06-23 |
Family
ID=15702650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15985299A Expired - Lifetime JP3420531B2 (ja) | 1999-06-07 | 1999-06-07 | デルタシグマ方式ｄ／ａ変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6344812B1 (ja) |
| JP (1) | JP3420531B2 (ja) |
| KR (1) | KR100343063B1 (ja) |
| GB (1) | GB2350950B (ja) |
| SG (1) | SG83798A1 (ja) |
| TW (1) | TW498624B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374170A (ja) * | 2001-06-12 | 2002-12-26 | Nippon Precision Circuits Inc | １ビットｄ／ａ変換器 |
| JP2005524328A (ja) * | 2002-04-29 | 2005-08-11 | フリースケール セミコンダクター インコーポレイテッド | シグマデルタアナログディジタル変換器と方法 |
| JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型ｄａコンバータ |
| US7209063B2 (en) | 2005-08-23 | 2007-04-24 | Fujitsu Limited | Semiconductor integrated circuit having switch circuit of digital signal |
| JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
| JP2012065322A (ja) * | 2010-09-17 | 2012-03-29 | Asahi Kasei Electronics Co Ltd | 高速データ加重平均 |
| JP2020167529A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | タイミング発生器および半導体集積回路 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3376314B2 (ja) * | 1999-05-12 | 2003-02-10 | 株式会社東芝 | デジタル映像情報媒体、デジタル映像情報記録再生装置およびデジタル映像情報処理方法 |
| US6531973B2 (en) * | 2000-09-11 | 2003-03-11 | Broadcom Corporation | Sigma-delta digital-to-analog converter |
| US20030202612A1 (en) * | 2001-12-18 | 2003-10-30 | Bijit Halder | Method and system for rate enhanced SHDSL |
| FR2840471A1 (fr) * | 2002-05-28 | 2003-12-05 | St Microelectronics Sa | Modulateur sigma-delta numerique-numerique, et synthetiseur de frequence numerique l'incorporant |
| US6738004B2 (en) * | 2002-08-15 | 2004-05-18 | Cirrus Logic, Inc. | Method and system of integrating a mismatch noise shaper into the main loop of a delta-sigma modulator |
| US6677876B1 (en) * | 2002-08-27 | 2004-01-13 | Motorola, Inc. | Differential sigma-delta DAC with dynamic spectral shaping |
| DE60302543D1 (de) * | 2003-03-14 | 2006-01-05 | St Microelectronics Srl | Fraktional-Phasenregelschleife |
| US6774832B1 (en) * | 2003-03-25 | 2004-08-10 | Raytheon Company | Multi-bit output DDS with real time delta sigma modulation look up from memory |
| US7053808B2 (en) * | 2003-11-26 | 2006-05-30 | Texas Instruments Incorporated | Suppressing digital-to-analog converter (DAC) error |
| JP2007520136A (ja) * | 2004-01-28 | 2007-07-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | マルチビットデジタル信号をアナログ信号に変換するｄａコンバータシステムおよび方法 |
| US7593483B2 (en) * | 2004-05-07 | 2009-09-22 | Broadcom Corporation | Nonlinear mapping in digital-to-analog and analog-to-digital converters |
| WO2006112657A1 (en) * | 2005-04-22 | 2006-10-26 | Il Ho Moon | Heating medium circulation type mat |
| KR100824173B1 (ko) * | 2006-08-16 | 2008-04-21 | 엘지이노텍 주식회사 | 디지털/아날로그 컨버터 |
| EP2019487B1 (en) * | 2007-07-27 | 2013-05-01 | Fujitsu Semiconductor Limited | Switching circuitry |
| US7486210B1 (en) | 2007-08-07 | 2009-02-03 | Faraday Technology Corp. | DWA structure and method thereof, digital-to-analog signal conversion method and signal routing method |
| JP2009290455A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | Ｄｅｍシステム、デルタシグマａ／ｄ変換器、及び受信機 |
| US7777658B2 (en) * | 2008-12-12 | 2010-08-17 | Analog Devices, Inc. | System and method for area-efficient three-level dynamic element matching |
| CN102170292B (zh) * | 2011-01-31 | 2014-05-07 | 华为技术有限公司 | 一种数据处理方法、数据处理系统以及相关设备 |
| US8552896B2 (en) * | 2011-10-25 | 2013-10-08 | Raytheon Company | Digital to analog converter (DAC) |
| CN102404672B (zh) * | 2011-10-27 | 2013-12-18 | 苏州上声电子有限公司 | 数字化扬声器阵列系统的通道均衡与波束控制方法和装置 |
| US8915646B2 (en) * | 2012-03-30 | 2014-12-23 | Integrated Device Technology, Inc. | High accuracy temperature sensor |
| US8912936B1 (en) | 2013-05-30 | 2014-12-16 | Analog Devices Technology | Electric signal conversion |
| US9356614B1 (en) | 2015-01-23 | 2016-05-31 | Qualcomm Incorporated | Thermometer code converter |
| JP6792137B2 (ja) * | 2016-03-03 | 2020-11-25 | ミツミ電機株式会社 | Ｄ／ａ変換器、及びａ／ｄ変換器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0253950B1 (de) * | 1986-07-21 | 1991-07-17 | Deutsche ITT Industries GmbH | Monolithisch integrierter Digital/Analog-Wandler |
| US5495504A (en) * | 1992-01-30 | 1996-02-27 | Kabushiki Kaisha Toshiba | Signal generating apparatus |
| GB9209498D0 (en) * | 1992-05-01 | 1992-06-17 | Univ Waterloo | Multi-bit dac with dynamic element matching |
| US5221926A (en) * | 1992-07-01 | 1993-06-22 | Motorola, Inc. | Circuit and method for cancelling nonlinearity error associated with component value mismatches in a data converter |
| US5404142A (en) * | 1993-08-05 | 1995-04-04 | Analog Devices, Incorporated | Data-directed scrambler for multi-bit noise shaping D/A converters |
| JP3469326B2 (ja) * | 1994-08-16 | 2003-11-25 | バー−ブラウン・コーポレーション | デジタル−アナログ変換器 |
| US6204788B1 (en) * | 1998-08-25 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Digital/analog conversion apparatus |
-
1999
- 1999-06-07 JP JP15985299A patent/JP3420531B2/ja not_active Expired - Lifetime
-
2000
- 2000-06-05 TW TW089110985A patent/TW498624B/zh not_active IP Right Cessation
- 2000-06-06 SG SG200003136A patent/SG83798A1/en unknown
- 2000-06-06 US US09/587,870 patent/US6344812B1/en not_active Expired - Lifetime
- 2000-06-06 GB GB0013775A patent/GB2350950B/en not_active Expired - Fee Related
- 2000-06-07 KR KR1020000030988A patent/KR100343063B1/ko not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374170A (ja) * | 2001-06-12 | 2002-12-26 | Nippon Precision Circuits Inc | １ビットｄ／ａ変換器 |
| JP2005524328A (ja) * | 2002-04-29 | 2005-08-11 | フリースケール セミコンダクター インコーポレイテッド | シグマデルタアナログディジタル変換器と方法 |
| JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型ｄａコンバータ |
| JP4636926B2 (ja) * | 2005-04-22 | 2011-02-23 | 三洋電機株式会社 | マルチビットδς変調型ｄａコンバータ |
| US7209063B2 (en) | 2005-08-23 | 2007-04-24 | Fujitsu Limited | Semiconductor integrated circuit having switch circuit of digital signal |
| JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
| JP2012065322A (ja) * | 2010-09-17 | 2012-03-29 | Asahi Kasei Electronics Co Ltd | 高速データ加重平均 |
| JP2020167529A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | タイミング発生器および半導体集積回路 |
| JP7407517B2 (ja) | 2019-03-29 | 2024-01-04 | ローム株式会社 | タイミング発生器および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0013775D0 (en) | 2000-07-26 |
| TW498624B (en) | 2002-08-11 |
| KR100343063B1 (ko) | 2002-07-02 |
| JP3420531B2 (ja) | 2003-06-23 |
| SG83798A1 (en) | 2001-10-16 |
| US6344812B1 (en) | 2002-02-05 |
| GB2350950B (en) | 2003-07-23 |
| GB2350950A (en) | 2000-12-13 |
| KR20010007263A (ko) | 2001-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420531B2 (ja) | デルタシグマ方式ｄ／ａ変換器 | |
| US5404142A (en) | Data-directed scrambler for multi-bit noise shaping D/A converters | |
| US5684482A (en) | Spectral shaping of circuit errors in digital-to-analog converters | |
| US6150969A (en) | Correction of nonlinear output distortion in a Delta Sigma DAC | |
| CN102165697B (zh) | 用于多位σ-δ模/数转换器中的抖动的方法及设备 | |
| US7576671B2 (en) | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters | |
| CN100521543C (zh) | 用于抑制循环动态单元匹配算法所引入的谐波的方法和装置 | |
| US7577695B2 (en) | High-order delta-sigma noise shaping in direct digital frequency synthesis | |
| JP2002504277A (ja) | 非線形分離および線形再接合に基づくオーバサンプルされたディジタル・アナログ変換器 | |
| JP2009510920A (ja) | オーディオ用途における低ノイズディジタル・パルス幅変調変換器 | |
| US20120068865A1 (en) | Fast data weighted average circuit and method | |
| JP3012888B2 (ja) | 信号変調装置 | |
| US7304593B2 (en) | Linearization circuit with digital element matching for digital-to-analog converters | |
| US6292124B1 (en) | Delta-sigma D/A converter | |
| CN114124044A (zh) | 一种片内正弦波激励发生器及制作方法 | |
| JP2000078015A (ja) | マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器 | |
| JP2009510919A (ja) | オーディオ用途における低ノイズディジタル・信号間隔変換器 | |
| US6700520B1 (en) | Multi-bit continuous time sigma-delta ADC | |
| De Maeyer et al. | Addressing static and dynamic errors in unit element multibit DACs | |
| RoyChowdhury et al. | Verilog modeling of 24 bit stereo DAC using multibit SDM | |
| JP2005513853A (ja) | デジタル・アナログ・コンバータ | |
| JP2001077692A (ja) | Ｄ／ａ変換回路 | |
| JPH0613906A (ja) | Σ−δ変調器 | |
| US20240313799A1 (en) | Audio d/a converter, and dsd signal d/a conversion method | |
| JP2005197995A (ja) | デルタシグマ方式ｄ／ａ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030306 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3420531 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |