JPS62296626A - Ｄ−ａコンバ−タ - Google Patents
Ｄ−ａコンバ−タInfo
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- JPS62296626A JPS62296626A JP14051986A JP14051986A JPS62296626A JP S62296626 A JPS62296626 A JP S62296626A JP 14051986 A JP14051986 A JP 14051986A JP 14051986 A JP14051986 A JP 14051986A JP S62296626 A JPS62296626 A JP S62296626A
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
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- 239000003990 capacitor Substances 0.000 description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はＤ−Ａコンバータに関し、特にダイアナミック
エレメントマツチング（ｄｙｎａｍｉｃｅｌｅｍｅｎｔ
ｍａｔｃｈｉｎｇ ； ＤＥＭ ）法による電流分配
回路を用いるＤ−Ａコンバータに関する。
エレメントマツチング（ｄｙｎａｍｉｃｅｌｅｍｅｎｔ
ｍａｔｃｈｉｎｇ ； ＤＥＭ ）法による電流分配
回路を用いるＤ−Ａコンバータに関する。
電流比の正確な複数の電流源と電流スイッチ回路とから
Ｄ−Ａコンバータを構成する方法が広く用いられている
。
Ｄ−Ａコンバータを構成する方法が広く用いられている
。
この方法によるＤ−Ａコンバータの変換誤差は電流源の
電流比精度によって決定され、この電流比精度の要求は
ビット数ｎの増加と共に指数関数的に厳しくなる。すな
わち、こＳ方法でＤ−Ａコンパ−を構成し変換差乞最下
位ビット以内にしょうとすると、最上位ビットを最下位
ビットではアナログ出力の振幅比が２°−１となるから
、最上位ビットに関与する電流源の電流比精度ヲ１／２
°−１の半分より小さくする必要がある。たとえば１６
ビツトの場合、この要求精度は約６万分の１という厳し
い値になる。したがって、かかる構成法を用イルＤ −
Ａコンバータにとって電流源の電流比を正確に設定する
ことが最重要である。
電流比精度によって決定され、この電流比精度の要求は
ビット数ｎの増加と共に指数関数的に厳しくなる。すな
わち、こＳ方法でＤ−Ａコンパ−を構成し変換差乞最下
位ビット以内にしょうとすると、最上位ビットを最下位
ビットではアナログ出力の振幅比が２°−１となるから
、最上位ビットに関与する電流源の電流比精度ヲ１／２
°−１の半分より小さくする必要がある。たとえば１６
ビツトの場合、この要求精度は約６万分の１という厳し
い値になる。したがって、かかる構成法を用イルＤ −
Ａコンバータにとって電流源の電流比を正確に設定する
ことが最重要である。
第３図は、従来のＤ−Ａのコンバータに用いられている
電流源回路の一例を示す回路図である。
電流源回路の一例を示す回路図である。
第３図に示す電流源回路Ｃ３ｏ０は、トランジスタＱ１
〜Ｑ４と、それぞれの一端がトランジスタＱ ｚ −Ｑ
４のエミッタに接続され他端が共通に接地された抵抗
Ｒ１〜Ｒ４と、抵抗Ｒ１〜Ｒ４の共通接地点に対してト
ランジスタＱ ｌ−Ｑ ４のベースン共通にバイアスす
る定電圧源ｖＳとＺ備えて構成されている。
〜Ｑ４と、それぞれの一端がトランジスタＱ ｚ −Ｑ
４のエミッタに接続され他端が共通に接地された抵抗
Ｒ１〜Ｒ４と、抵抗Ｒ１〜Ｒ４の共通接地点に対してト
ランジスタＱ ｌ−Ｑ ４のベースン共通にバイアスす
る定電圧源ｖＳとＺ備えて構成されている。
トランジスタＱ ｌ−Ｑ ４からとりだされる電流Ｉｃ
１−ＩＣ４の互の比は抵抗Ｒ１〜Ｒ４の抵抗値により調
整できるから、これら抵抗値ンレーザトリミンク法等に
よりトリミングして電流ＩＣ１〜■Ｃ４ン全て等しくす
ることができる。
１−ＩＣ４の互の比は抵抗Ｒ１〜Ｒ４の抵抗値により調
整できるから、これら抵抗値ンレーザトリミンク法等に
よりトリミングして電流ＩＣ１〜■Ｃ４ン全て等しくす
ることができる。
しかし、この方法には、ＩＣウェハーの状態でトリミン
グしても組立時の応力Ｖこより抵抗値が変化するので歩
留りが悪≦、トリミングに伴うペレット表面の傷によ！
ｌｌｔ流比が経時変化し、またトリミング工程に時間が
かかり量産性が悪く高価になるという欠点がある。
グしても組立時の応力Ｖこより抵抗値が変化するので歩
留りが悪≦、トリミングに伴うペレット表面の傷によ！
ｌｌｔ流比が経時変化し、またトリミング工程に時間が
かかり量産性が悪く高価になるという欠点がある。
〔これら欠点ン解決した回路として、ダイナミックエレ
メントマツチング（ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔｍ
ａｔｃｈｉｎｇ ； ＤＢＭ ）動作を用いたＤＥＭｌ
［流分配回路が知られている。
メントマツチング（ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔｍ
ａｔｃｈｉｎｇ ； ＤＢＭ ）動作を用いたＤＥＭｌ
［流分配回路が知られている。
第４図は、ＤｇＭ動作を行のＤＥＭスイッチ回路の第一
の例の動作原理を示す回路図である。
の例の動作原理を示す回路図である。
第４図は、ＤＩＭ動作ヶ行うＤＥＭスイッチ回路の第一
の例の動作原理を示す回路図である。
の例の動作原理を示す回路図である。
第４図において、スイッチ８１〜Ｓ４はそれぞれ共通の
端子ａと端子ｂ〜ｅとを有し、端子ａは切替信号ＳＳの
周期で端子ｂ−ｅにｂ −＋ ｃ −＋ ｄ −） ｅ
→ｂ・・・・・・と循環的に切替接続される。スイッチ
８１ｓ８ｚ＊８ｓ＊ｓ４の、端子ｂｌｌＣｌｌｄ−ｅ−
Ｃ−ｄｓｅ＊ｂ、ｄ＊ｅｓｉ）＊Ｃ，ｅｓｂ＊ｃ＠ｄが
それぞわ共通に接続されてＤＥＭスイッチ回路Ｄｏｌ
ｆ構成しており、これら共通接続点に電流がＩｌｌ・Ｉ
１２１１ Ｉ ｘｓ ＊ Ｉ １４ である電流源Ｃ
８１・Ｃ３ｔ−Ｃ８４が接続されている。
端子ａと端子ｂ〜ｅとを有し、端子ａは切替信号ＳＳの
周期で端子ｂ−ｅにｂ −＋ ｃ −＋ ｄ −） ｅ
→ｂ・・・・・・と循環的に切替接続される。スイッチ
８１ｓ８ｚ＊８ｓ＊ｓ４の、端子ｂｌｌＣｌｌｄ−ｅ−
Ｃ−ｄｓｅ＊ｂ、ｄ＊ｅｓｉ）＊Ｃ，ｅｓｂ＊ｃ＠ｄが
それぞわ共通に接続されてＤＥＭスイッチ回路Ｄｏｌ
ｆ構成しており、これら共通接続点に電流がＩｌｌ・Ｉ
１２１１ Ｉ ｘｓ ＊ Ｉ １４ である電流源Ｃ
８１・Ｃ３ｔ−Ｃ８４が接続されている。
スイッチＳ１の端子ａの電流１１１１は、切替信号ＳＳ
の周期でＩｕ→１１２→Ｉｔａ→１１４→Ｉｕ拳・・・
―φと循環的に変化し、１循環周期における時間平均は
（１１１＋１１２＋１１＄＋１１４）／４となる。同様
にスイッチ８２−８３−８４の端子ａの電流Ｉｔ２−Ｉ
ｚｓ ａＩ２４の時間平均は、（Ｉｏ＋Ｉｏ＋Ｉｔｚ＋
１１ｓ）／４゜（Ｉｔｓ＋Ｉｘ４＋Ｉｎ−１−Ｉｎ）／
４．’、（Ｉｔｚ＋ Ｉｔｓ＋４１４＋■１１ ） ／
４ となり、これ等時間平均は全て電流Ｉｔ１の時
間平均に等しくなる。
の周期でＩｕ→１１２→Ｉｔａ→１１４→Ｉｕ拳・・・
―φと循環的に変化し、１循環周期における時間平均は
（１１１＋１１２＋１１＄＋１１４）／４となる。同様
にスイッチ８２−８３−８４の端子ａの電流Ｉｔ２−Ｉ
ｚｓ ａＩ２４の時間平均は、（Ｉｏ＋Ｉｏ＋Ｉｔｚ＋
１１ｓ）／４゜（Ｉｔｓ＋Ｉｘ４＋Ｉｎ−１−Ｉｎ）／
４．’、（Ｉｔｚ＋ Ｉｔｓ＋４１４＋■１１ ） ／
４ となり、これ等時間平均は全て電流Ｉｔ１の時
間平均に等しくなる。
以上説明したようにＤＥＭスイッチ回路Ｄ８１は、電流
値の必ずしも等しくない電流源Ｃ８１〜Ｃ８４から時間
平均として正確に等しい電流Ｉ２１〜Ｉｚ４をつくる。
値の必ずしも等しくない電流源Ｃ８１〜Ｃ８４から時間
平均として正確に等しい電流Ｉ２１〜Ｉｚ４をつくる。
第５図は、ＤＥＭスイッチ回路の第二の例の動作原理を
示す回路図である。
示す回路図である。
第５図において、スイッチ８５〜Ｓｍはそれぞれ共通の
端子ａと端子ｂ−ｄとン有し、端子ａは切替信号ＳＳの
周期で端子ｂ〜ｄに循環的に切替接続される。スイッチ
５ｓｓＳｓ＊８ｙの、端子１） ａ （ｍｄ、 Ｃａ
ｄ ＊ ｂ、 ｄ ｍ ｂ ｍ Ｃがそれぞれ共通に接
続され、またスイッチＳ１・Ｓ２の端子ａが共通に接続
されてＤＩＩＭスイッチ回路ＤＳ２ ｙ構成している。
端子ａと端子ｂ−ｄとン有し、端子ａは切替信号ＳＳの
周期で端子ｂ〜ｄに循環的に切替接続される。スイッチ
５ｓｓＳｓ＊８ｙの、端子１） ａ （ｍｄ、 Ｃａ
ｄ ＊ ｂ、 ｄ ｍ ｂ ｍ Ｃがそれぞれ共通に接
続され、またスイッチＳ１・Ｓ２の端子ａが共通に接続
されてＤＩＩＭスイッチ回路ＤＳ２ ｙ構成している。
スイッチＳｓ−ａｇ の端子に共通接続点の電流をＩ
ｚｓ 、スイッチ８７の端子ａの電流ＹＩ２６とし。
ｚｓ 、スイッチ８７の端子ａの電流ＹＩ２６とし。
ＤＩＭスイッチ回路Ｄ８ｘに接続される電流源Ｃ８１〜
Ｃ８ｓ の電流Ｙ Ｉｔｘ〜Ｉ １ｓ ト−（ルト、電
流Ｉｚｓの時間平均は２ （１１１＋ Ｉｔｚ＋ｌ５ｓ
）／３．電流Ｉｔｓの時間平均は（１１１＋１１２＋１
１３）／３となるから、電流Ｉｔｓ・Ｉｔｓの時間平均
の比は正確に２対１になる。
Ｃ８ｓ の電流Ｙ Ｉｔｘ〜Ｉ １ｓ ト−（ルト、電
流Ｉｚｓの時間平均は２ （１１１＋ Ｉｔｚ＋ｌ５ｓ
）／３．電流Ｉｔｓの時間平均は（１１１＋１１２＋１
１３）／３となるから、電流Ｉｔｓ・Ｉｔｓの時間平均
の比は正確に２対１になる。
以上説明したようにＤＥＭスイッチ回路ＤＳｚは、電流
値の必ずしも等しくない電流源Ｃ８１〜Ｃ８ｓ から
時間平均として正確に２対１の比を成丁電流ｌＳ２５−
ｌ２ｇをつくる。
値の必ずしも等しくない電流源Ｃ８１〜Ｃ８ｓ から
時間平均として正確に２対１の比を成丁電流ｌＳ２５−
ｌ２ｇをつくる。
第６図は、ＤＥＭ電流分配回路の一例馨示すブロック図
である。
である。
第６図に示すＤＦｉＭ電流分配回路ＣＤｏ は、電流
ＩＴから電流Ｉ１１〜Ｉｘａｉつくる電流分配回路ＣＤ
ｏｏと、切替信号ＳＳに制御されて電流Ｉｎ〜１１４か
ら電流Ｉ２１〜Ｉｚ４ 乞つくるＤＩＭスイッチ回路Ｄ
Ｓｌ とを備えて構成されている。
ＩＴから電流Ｉ１１〜Ｉｘａｉつくる電流分配回路ＣＤ
ｏｏと、切替信号ＳＳに制御されて電流Ｉｎ〜１１４か
ら電流Ｉ２１〜Ｉｚ４ 乞つくるＤＩＭスイッチ回路Ｄ
Ｓｌ とを備えて構成されている。
電流分配回路ＣＤｏｏは、それぞれのコレクタから電流
Ｉｎ〜１１４がと９だされるトランジスタＱ５〜Ｑ８と
、それぞれの一端がトランジスタＱ１１〜Ｑ８のエミッ
タに接続され他端が共通に接続された抵抗Ｒ５〜Ｒ８と
を有し゛て構成さえている。トランジスＩＸＱｓ−Ｑｓ
のベースはトランジスタＱｓのコレクタに共通に接続さ
れている。
Ｉｎ〜１１４がと９だされるトランジスタＱ５〜Ｑ８と
、それぞれの一端がトランジスタＱ１１〜Ｑ８のエミッ
タに接続され他端が共通に接続された抵抗Ｒ５〜Ｒ８と
を有し゛て構成さえている。トランジスＩＸＱｓ−Ｑｓ
のベースはトランジスタＱｓのコレクタに共通に接続さ
れている。
ＯＥＭスイッチ回路ＤＳｌは、第４図に示すＤＥＭスイ
ッチ回路ＤＳｔ と同じ動作をする回路である。
ッチ回路ＤＳｔ と同じ動作をする回路である。
電流分配回路ＣＤｏｏは、抵抗Ｒ，ｓ〜Ｒ８の共通接続
点の電流ＩｔＹ）’ｆｆｉぼ４等分して電流ｌ１ｌ−１
１４ｔつくりＤＢＭスイッチ回路ＤＳｌに共給する。
点の電流ＩｔＹ）’ｆｆｉぼ４等分して電流ｌ１ｌ−１
１４ｔつくりＤＢＭスイッチ回路ＤＳｌに共給する。
抵抗Ｒｓ〜Ｒ８のトリミングは行わず、したがって電流
Ｉｔｓ〜１１４は正確には等しくない。ＤｆＨｄスイッ
チ回路ＤＳ１は電流Ｉｌｌ〜１１４ から時間平均とし
て正確に等しい電流Ｉ２１〜Ｉ２４ 馨つくる。、電
流Ｉｌｌ〜１１４ が正確には等しくないために電流Ｉ
２１〜Ｉ２４ にはリップが生じるので、４個のコンデ
ンサＣによりリップルを吸収し平滑化することにより値
が正確に等しい四つの電流が得られる。
Ｉｔｓ〜１１４は正確には等しくない。ＤｆＨｄスイッ
チ回路ＤＳ１は電流Ｉｌｌ〜１１４ から時間平均とし
て正確に等しい電流Ｉ２１〜Ｉ２４ 馨つくる。、電
流Ｉｌｌ〜１１４ が正確には等しくないために電流Ｉ
２１〜Ｉ２４ にはリップが生じるので、４個のコンデ
ンサＣによりリップルを吸収し平滑化することにより値
が正確に等しい四つの電流が得られる。
ところが、これらコンデンサにリーク電流があると平滑
化された各電流の比が変ってしまうので。
化された各電流の比が変ってしまうので。
ＤＥＭ電流分配回路を電流源として用いる従来のＤ−Ａ
コンバータはリーク電流のきわめて小さい高価なコンデ
ンサを必要とした。
コンバータはリーク電流のきわめて小さい高価なコンデ
ンサを必要とした。
以上説明したよりに従来のＤ−Ａコンバータは。
抵抗のトリミング電流比を設定する電流源を用いれば十
分な電流比精度を得るのは困難でおった。
分な電流比精度を得るのは困難でおった。
すなわち変換誤差が大きく、またトリミング工程が高価
になり、一方、抵抗のトリミングを要しないＤｌｌｉｍ
Ｍ電流分配回路を電流源として用いると。
になり、一方、抵抗のトリミングを要しないＤｌｌｉｍ
Ｍ電流分配回路を電流源として用いると。
電流リップルの平滑化のためにリーク電流の小さい高価
なコンデンサを必要とし、高価になるという欠点がある
。
なコンデンサを必要とし、高価になるという欠点がある
。
本発明の目的は、上記欠点ｔＷｆ決してＤＥＭ電流分配
回路乞用いろことにより変換誤差を小さくでキ、シかも
高価な平滑用コンデンサを必要とせず安価に構成できる
Ｄ−Ａコンバータを提供することにある。 。
回路乞用いろことにより変換誤差を小さくでキ、シかも
高価な平滑用コンデンサを必要とせず安価に構成できる
Ｄ−Ａコンバータを提供することにある。 。
本発明のＤ−Ａコンバータは、必ずしも等しくないＰ個
の電流をＱ゛個の出力端子に、切替信嶋の切替周期で、
切替ジかつ１循環周期中にこれら出力端子のそれぞれに
ついてあらかじめ定めた回数ずつ循環・的に接続する接
続パターンで、切替接続することによりこの循環周期に
おける時間平均かたいがいに正確な整数比を成す９個の
電流を出力する電流分配回路を少くとも一つ用いて所一
定数の電流ン得、これら電流を被変換データに制御され
る電流スイッチ回路により処理してアナログ出力ｌ得る
Ｄ−Ａコンバータにおいて、前記循環周期またはその整
数倍と前記被変換データのクロック周期とが一致するよ
うにこのクロックに同期して前記切替信号を発生する切
替信号発生回路と、この切替信号に制御されて前記電流
スイラチ回路の出力ｔサンプルホールドするサンプルホ
ー・ルド回路と、このサンプ、ルホ゛−ルド回路の出力
の高域成分χ遮断する低域Ｆ波器とを備えて構成される
。
の電流をＱ゛個の出力端子に、切替信嶋の切替周期で、
切替ジかつ１循環周期中にこれら出力端子のそれぞれに
ついてあらかじめ定めた回数ずつ循環・的に接続する接
続パターンで、切替接続することによりこの循環周期に
おける時間平均かたいがいに正確な整数比を成す９個の
電流を出力する電流分配回路を少くとも一つ用いて所一
定数の電流ン得、これら電流を被変換データに制御され
る電流スイッチ回路により処理してアナログ出力ｌ得る
Ｄ−Ａコンバータにおいて、前記循環周期またはその整
数倍と前記被変換データのクロック周期とが一致するよ
うにこのクロックに同期して前記切替信号を発生する切
替信号発生回路と、この切替信号に制御されて前記電流
スイラチ回路の出力ｔサンプルホールドするサンプルホ
ー・ルド回路と、このサンプ、ルホ゛−ルド回路の出力
の高域成分χ遮断する低域Ｆ波器とを備えて構成される
。
以下実施例を示す図面を参照して本発明に′ついて詳細
に説明する。
に説明する。
第１図は１本発明のＩＩ）−Ａコンバータの一実□施例
を示すブロック図である。 ・第１図に
示す実施例は、クロック信号ＣＬｔ入゛力し切替信号８
８７出力する位相同期発振回路１と、電流源Ｃ８Ｏと、
それぞれ切替信号ＳＳｉ入力し一体となって電流ＩＯ〜
１７をつくるＤ’ＥＭ電流分配回路ＣＤ１〜ＣＤ４ と
、入゛カデニタ（１）７・・・・・・Ｄｌ・Ｄｏ）
とクロック信号ＣＬと７人力じまた電流Ｉｏ〜Ｉ７を供
給される電流スイッチ回路２と、一端が電流スイッチ回
路２の出力端に接続され他端に電源電圧Ｖｃｃが加えら
れる抵抗Ｒと、電流スイッチ回路２の出力端電圧である
アナログ信号Ａ１と切替信号ＳＳとを入力しアナログ信
号Ａ２ Ｙ出力するサンプルホールド回路３と、アナロ
グ信号Ａｘ Ｙ入力しアナログ信号Ａｓ Ｙ出力する低
域沖波器４とｔ備えて構成されている。
を示すブロック図である。 ・第１図に
示す実施例は、クロック信号ＣＬｔ入゛力し切替信号８
８７出力する位相同期発振回路１と、電流源Ｃ８Ｏと、
それぞれ切替信号ＳＳｉ入力し一体となって電流ＩＯ〜
１７をつくるＤ’ＥＭ電流分配回路ＣＤ１〜ＣＤ４ と
、入゛カデニタ（１）７・・・・・・Ｄｌ・Ｄｏ）
とクロック信号ＣＬと７人力じまた電流Ｉｏ〜Ｉ７を供
給される電流スイッチ回路２と、一端が電流スイッチ回
路２の出力端に接続され他端に電源電圧Ｖｃｃが加えら
れる抵抗Ｒと、電流スイッチ回路２の出力端電圧である
アナログ信号Ａ１と切替信号ＳＳとを入力しアナログ信
号Ａ２ Ｙ出力するサンプルホールド回路３と、アナロ
グ信号Ａｘ Ｙ入力しアナログ信号Ａｓ Ｙ出力する低
域沖波器４とｔ備えて構成されている。
ＤＥＭ電流分配回路ＣＤＩ −ＣＤ４ は、第６図に
示すＤＥＭ電流分配回路ＣＤｏが有する機能と同じ機能
を有する。ＤＩＭ電流分配回路ＣＤ１は。
示すＤＥＭ電流分配回路ＣＤｏが有する機能と同じ機能
を有する。ＤＩＭ電流分配回路ＣＤ１は。
電流源Ｃ８ｏから電流を供給され１時間平均が正確に等
しい四つの電流をつくる。そのうち二つが合成されて電
流エフとなり、残りのうち一つが電流工６となり、最後
の一つはＤＥＭ電流分配回路ＣＤｚに供給される。同様
にしてＤＢＭ電流分配回路ＣＤｚ＠ＣＤｓ はＤＥＭ
電流分配回路ＣＤＩＩＩＣＤｘ から電流を供給され
て電流Ｉｓ・工４と電流Ｉ３・Ｉ２とをつくジ、またＤ
ｇＭ電流分配回路ＣＤｓ・ＣＤ４ に電流を供給する
。ＤＥＭ電流分配回路ＣＤ４は、ＯＥＭ電流分配回路Ｃ
Ｄｓから電流を供給されて電流ｌ１ｅＩｏ Ｙつくり、
残り一つの電流は電源電圧Ｖｃｃの電源で終端される。
しい四つの電流をつくる。そのうち二つが合成されて電
流エフとなり、残りのうち一つが電流工６となり、最後
の一つはＤＥＭ電流分配回路ＣＤｚに供給される。同様
にしてＤＢＭ電流分配回路ＣＤｚ＠ＣＤｓ はＤＥＭ
電流分配回路ＣＤＩＩＩＣＤｘ から電流を供給され
て電流Ｉｓ・工４と電流Ｉ３・Ｉ２とをつくジ、またＤ
ｇＭ電流分配回路ＣＤｓ・ＣＤ４ に電流を供給する
。ＤＥＭ電流分配回路ＣＤ４は、ＯＥＭ電流分配回路Ｃ
Ｄｓから電流を供給されて電流ｌ１ｅＩｏ Ｙつくり、
残り一つの電流は電源電圧Ｖｃｃの電源で終端される。
ＤＥＭ電流分配回路ＣＤ１〜ＣＤ４ のこの相互接続
により、電流Ｉｏ−Ｉｔ・・・・・・工６・工１の時間
平均の比は正確に２０．２１・・・・・・２６・２７と
なる。
により、電流Ｉｏ−Ｉｔ・・・・・・工６・工１の時間
平均の比は正確に２０．２１・・・・・・２６・２７と
なる。
第２図は０位相同期発振回路１の詳細ン示すブロック図
である。
である。
位相同期発振回路１は位相比較器１ドループフィルタ１
２・電圧制御発振器１３・１／４ 分周器１４からなる
位相同期ループとして構成されている。
２・電圧制御発振器１３・１／４ 分周器１４からなる
位相同期ループとして構成されている。
電圧制御発振器１３の出力である切替信号ＳＳが分岐さ
れ、その周波数が１／４分周器１４で１／４に分周され
て位相比較器１１でクロック信号ＣＬと位相比較され、
比較出力がループフィルタ１２を介して電圧制御発振器
１３Ｙｚ−制御するので、切替信号８Ｓはクロック信号
ＣＬに同期した。
れ、その周波数が１／４分周器１４で１／４に分周され
て位相比較器１１でクロック信号ＣＬと位相比較され、
比較出力がループフィルタ１２を介して電圧制御発振器
１３Ｙｚ−制御するので、切替信号８Ｓはクロック信号
ＣＬに同期した。
クロック信号ＣＬの周期の１／４の周期の信号となる。
以下第１図に示す実施例の動作について説明する。
クロック信号ＯＬは入力データ（Ｄｙ・・・・・・ＤＩ
・Ｄｏ） のクロックである。位相同期発振回路１は
。
・Ｄｏ） のクロックである。位相同期発振回路１は
。
クロック１８号ＣＬの１周期に４周期の切替信号８８ｇ
出力する。ＤＥＭ電流分配回路ＣＤ１−ＣＤ４のＤＩＭ
動作は、切替信号Ｓ８の４周期で１循環するから、クロ
ック信号ＣＬの１周期で１循環することになる。したが
ってクロック信号ＣＬの１周期（１クロック周期）にお
ける電流Ｉｏ−Ｉｙの時間平均の比は正確に２０ 、２
１・・・・・・２藝・２７になる。
出力する。ＤＥＭ電流分配回路ＣＤ１−ＣＤ４のＤＩＭ
動作は、切替信号Ｓ８の４周期で１循環するから、クロ
ック信号ＣＬの１周期で１循環することになる。したが
ってクロック信号ＣＬの１周期（１クロック周期）にお
ける電流Ｉｏ−Ｉｙの時間平均の比は正確に２０ 、２
１・・・・・・２藝・２７になる。
電流スイッチ２は、入力データビットＤｉ（ｉはθ〜７
の整数）の状態に対応して電流Ｉｉ ｙｌ′出力端に４
ａ続する。その結果、アナログ出力ＡＩの１クロック周
期における時間平均は、入力データ（Ｄ７・・・・・・
Ｄｌ−Ｄｏ）に対応するアナログ出力になる。
の整数）の状態に対応して電流Ｉｉ ｙｌ′出力端に４
ａ続する。その結果、アナログ出力ＡＩの１クロック周
期における時間平均は、入力データ（Ｄ７・・・・・・
Ｄｌ−Ｄｏ）に対応するアナログ出力になる。
ＤＥＭ電流分配回路ＣＤｌ−ＣＤ４および電流スイッチ
回路２の切替動作時におけるアナログ信号Ａｓの過渡的
変動の影響を避けるために、サンプルホールド回路３は
、切替信号Ｓ８に制御されて。
回路２の切替動作時におけるアナログ信号Ａｓの過渡的
変動の影響を避けるために、サンプルホールド回路３は
、切替信号Ｓ８に制御されて。
アナログ信号Ａ！の安定したタイミングでこれｔサンプ
ルする。その結果、サンプルホード回路３はｌクロック
周期に四つのサンプル値なアナログ信号Ａ２として出力
する。これら四つのサンプル値はＤｇＭ電流分配回路Ｃ
Ｄ２〜ＣＤ４ のつくる電流のリップルに起因する電
流１ｏ〜■７のリップルに対応してたがいに異なった値
になっている。
ルする。その結果、サンプルホード回路３はｌクロック
周期に四つのサンプル値なアナログ信号Ａ２として出力
する。これら四つのサンプル値はＤｇＭ電流分配回路Ｃ
Ｄ２〜ＣＤ４ のつくる電流のリップルに起因する電
流１ｏ〜■７のリップルに対応してたがいに異なった値
になっている。
アナログ信号Ａ２０周波数成分のうちクロック周波数を
起える成分は意味がないので低域沖波器４により遮断し
てアナログ信号Ａｓ Ｙ得る。ところが、１クロック周
期における４サンプル値の相違いによる１クロック周期
内でのアナログ信号ム４の変化の周波数成分は当然クロ
ック周波数を超えるから、この変化も低域Ｆ波器４によ
り遮断される。このことは、低域Ｆ波器４が、１クロッ
ク周期における４サンプル値を平均化する作用をもして
いることｔ意味する。低域Ｆ波器４のこの平均化作用に
より、アナログ信号Ａ３は入力データ（Ｄ７・・・・・
・ＤｔｓＤｏ）に正確に対応したアナログ出力になって
いる。
起える成分は意味がないので低域沖波器４により遮断し
てアナログ信号Ａｓ Ｙ得る。ところが、１クロック周
期における４サンプル値の相違いによる１クロック周期
内でのアナログ信号ム４の変化の周波数成分は当然クロ
ック周波数を超えるから、この変化も低域Ｆ波器４によ
り遮断される。このことは、低域Ｆ波器４が、１クロッ
ク周期における４サンプル値を平均化する作用をもして
いることｔ意味する。低域Ｆ波器４のこの平均化作用に
より、アナログ信号Ａ３は入力データ（Ｄ７・・・・・
・ＤｔｓＤｏ）に正確に対応したアナログ出力になって
いる。
第１図に示す実施例において、切替信号ＳＳの周期とク
ロック信号ＣＬの周期との比を１対４にしているが、こ
の比７１対４ Ｍ （Ｍは２以上の整数）にしてもよい
。
ロック信号ＣＬの周期との比を１対４にしているが、こ
の比７１対４ Ｍ （Ｍは２以上の整数）にしてもよい
。
以上入力データが８ビツトであり、供給電流を４分配す
るＤ Ｗ Ｍ電流分配回路を用いる場合について本発明
の詳細な説明したが１本発明はＤＥＭ電流分配回路を用
いる全てのＤ−ＡコンバータＩＣ適用することができる
。ＤＩＭ電流分配回路が切替信号のＬ周期で１循環する
ＤＥＭ動作ｌするものである場合、切替信号の周期と入
力データのクロック周期との比ｔ１対しＭに丁ればよい
。
るＤ Ｗ Ｍ電流分配回路を用いる場合について本発明
の詳細な説明したが１本発明はＤＥＭ電流分配回路を用
いる全てのＤ−ＡコンバータＩＣ適用することができる
。ＤＩＭ電流分配回路が切替信号のＬ周期で１循環する
ＤＥＭ動作ｌするものである場合、切替信号の周期と入
力データのクロック周期との比ｔ１対しＭに丁ればよい
。
以上詳細に説明したように本発明のＤ−Ａコンバータは
、抵抗のトリミングをすることなしに時間平均として正
確な整数比を成す複数の電流ンつくることができるＤＩ
Ｍ電流分配回路を用い、ＤＥＭ電流分配回路がつくる電
流のりップルン高価なコンデンサづ平滑化しなくてもこ
のリップルを低域ｐ波器で平均化できるので、変換誤差
が小さくしかも安価であるという効果がある。
、抵抗のトリミングをすることなしに時間平均として正
確な整数比を成す複数の電流ンつくることができるＤＩ
Ｍ電流分配回路を用い、ＤＥＭ電流分配回路がつくる電
流のりップルン高価なコンデンサづ平滑化しなくてもこ
のリップルを低域ｐ波器で平均化できるので、変換誤差
が小さくしかも安価であるという効果がある。
第１図は１本発明のＤ−Ａコンバータの一実施例を示す
ブロック図。 第２図は、第１図における位相同期発振回路の詳細を示
すブロック図・ 第３図は、従来のＤ−Ａコンバータに用いられている電
流源回路の一例ン示す回路図。 第４図・第５図は、ＤＥＭスイッチ回路の第一・第二の
例の動作原理を示す回路図。 第６図は、ＤＥＭ電流分配回路の一例を示すブロック図
である。 １・−・・・・位相同期発振回路、２・・・・・・電流
スイッチ回路、３・・・・・・サンプルホールド回路、
４・・・・・・低域Ｆ波器、ＣＤｌ〜ＣＤａ・・・・・
・ＤＥＭ電流分配回路。 第２図 第４図
ブロック図。 第２図は、第１図における位相同期発振回路の詳細を示
すブロック図・ 第３図は、従来のＤ−Ａコンバータに用いられている電
流源回路の一例ン示す回路図。 第４図・第５図は、ＤＥＭスイッチ回路の第一・第二の
例の動作原理を示す回路図。 第６図は、ＤＥＭ電流分配回路の一例を示すブロック図
である。 １・−・・・・位相同期発振回路、２・・・・・・電流
スイッチ回路、３・・・・・・サンプルホールド回路、
４・・・・・・低域Ｆ波器、ＣＤｌ〜ＣＤａ・・・・・
・ＤＥＭ電流分配回路。 第２図 第４図
Claims (1)
- 必ずしも等しくないＰ個の電流をＱ個の出力端子に、切
替信号の切替周期で切替りかつ１循環周期中にこれら出
力端子のそれぞれについてあらかじめ定めた回数ずつ循
環的に接続する接続パターンで、切替接続することによ
りこの循環周期における時間平均がたがいに正確な整数
比を成すＱ個の電流を出力する電流分配回路を少くとも
一つ用いて所定数の電流を得、これら電流スイッチ回路
により処理してアナログ出力を得るＤ−Ａコンバータに
おいて、前記循環周期またはその整数倍と前記被変換デ
ータのクロック周期とが一致するようにこのクロックに
同期して前記切替信号を発生する切替信号発生回路と、
この切替信号に制御されて前記電流スイッチ回路の出力
をサンプルホールドするサンプルホールド回路と、この
サンプルホールド回路の出力の高域成分を遮断する低域
ろ波器とを備えることを特徴とするＤ−Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051986A JPS62296626A (ja) | 1986-06-16 | 1986-06-16 | Ｄ−ａコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051986A JPS62296626A (ja) | 1986-06-16 | 1986-06-16 | Ｄ−ａコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296626A true JPS62296626A (ja) | 1987-12-23 |
Family
ID=15270543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14051986A Pending JPS62296626A (ja) | 1986-06-16 | 1986-06-16 | Ｄ−ａコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502864A (ja) * | 1988-02-17 | 1991-06-27 | データ・コンバージョン・システムズ・リミテッド | ディジタル・アナログ変換機 |
| WO1999044289A1 (en) * | 1998-02-26 | 1999-09-02 | Wolfson Microelectronics Ltd. | Digital to analogue converter with dynamic element matching |
| JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146854A (ja) * | 1974-04-23 | 1975-11-25 | ||
| JPS5735418A (en) * | 1980-08-11 | 1982-02-26 | Hitachi Ltd | Digital-to-analog converter |
| JPS59218016A (ja) * | 1983-05-25 | 1984-12-08 | Mitsubishi Electric Corp | 定電流比回路 |
-
1986
- 1986-06-16 JP JP14051986A patent/JPS62296626A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146854A (ja) * | 1974-04-23 | 1975-11-25 | ||
| JPS5735418A (en) * | 1980-08-11 | 1982-02-26 | Hitachi Ltd | Digital-to-analog converter |
| JPS59218016A (ja) * | 1983-05-25 | 1984-12-08 | Mitsubishi Electric Corp | 定電流比回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502864A (ja) * | 1988-02-17 | 1991-06-27 | データ・コンバージョン・システムズ・リミテッド | ディジタル・アナログ変換機 |
| WO1999044289A1 (en) * | 1998-02-26 | 1999-09-02 | Wolfson Microelectronics Ltd. | Digital to analogue converter with dynamic element matching |
| US6583742B1 (en) * | 1998-02-26 | 2003-06-24 | Wolfson Microelectronics Limited | Digital to analogue converter with dynamic element matching |
| JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
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