WO2013099176A1 - Ｄｅｍ回路、デルタシグマ変調器、ｄ／ａ変換器および無線通信装置 - Google Patents

Ｄｅｍ回路、デルタシグマ変調器、ｄ／ａ変換器および無線通信装置

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WO2013099176A1
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signal
switch
pointers
circuit
dem
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幸嗣 小畑
松川　和生
陽介 三谷
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パナソニック株式会社
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Definitions

  • the present invention relates to a DEM (Dynamic Element Matching) circuit used in, for example, a delta sigma modulator, and more particularly to a technique for suppressing generation of harmonic distortion in the DEM circuit.
  • DEM Dynamic Element Matching
  • delta-sigma modulators used in A / D (Analog-to-Digital) converters are more accurate than Nyquist A / D converters by noise shaping technology and oversampling technology.
  • it is known as a method that can realize low power consumption.
  • a continuous-time delta-sigma modulator is known as a technique suitable for a high-speed, wide-band delta-sigma modulator.
  • an input signal passes through a loop filter having a plurality of cascaded analog integrators, and is then quantized by a quantizer. The output of the quantizer is fed back to the loop filter as an analog signal by a feedback D / A (Digital-to-Analog) converter (see, for example, Non-Patent Documents 1 and 2).
  • DWA Data Weighted Averaging
  • new harmonics are caused by the DWA characteristics, the parasitic capacitance of the feedback D / A converter, and the input offset voltage of the operational amplifier in the loop filter. Distortion occurs (see, for example, Non-Patent Document 4).
  • FIG. 13 is a diagram showing an example of the operation of a general DEM circuit adopting DWA as an algorithm.
  • FIG. 13 shows an example of a 7-bit DEM circuit.
  • FIG. 13 (b) is a diagram showing temporal changes in the output code (code) and the number of bits (# of changes) whose values have changed in FIG. 13 (a).
  • the solid line indicates the temporal change in the output code
  • the broken line indicates the temporal change in the number of bits whose value has changed. While the output code changes for one period, the number of bits whose value changes changes for two periods.
  • a DEM circuit having such a periodicity is used for a delta-sigma modulator, for example, it is included in a parasitic filter of a D / A converter connected to the DEM circuit and a loop filter that receives the output of the D / A converter.
  • the second harmonic is generated by the offset voltage of the operational amplifier.
  • FIG. 14 shows an example of the output spectrum of the delta-sigma modulator when using DWA.
  • a thick solid line is an FFT (Fast Fourier Transform) of the digital output signal of the delta-sigma modulator
  • a thin broken line is an FFT of the output signal of the D / A converter included in the delta-sigma modulator.
  • the second harmonic generated in the output signal of the D / A converter appears as it is in the digital output signal of the delta-sigma modulator (C in FIG. 14).
  • Patent Document 1 discloses a technique for holding two pointers of a DEM circuit and moving each pointer alternately in the opposite direction as a DEM circuit with less generation of harmonic distortion including secondary harmonics. Has been.
  • Delta sigma modulators use oversampling technology, so a DEM circuit capable of high-speed operation of several tens to several hundreds of megahertz is required to realize a broadband modulator.
  • Patent Document 1 moves two pointers in the opposite direction.
  • a DEM circuit is configured using a switch such as a matrix switch
  • the wiring of this switch is dynamically changed. It is necessary to increase the area.
  • an object of the present invention is to realize a DEM circuit capable of suppressing generation of harmonic distortion (second harmonic) and capable of high-speed operation with a small area. .
  • the DEM circuit receives a digital input signal of N bits (N is an integer of 2 or more), and cyclically shifts the bit position of the digital input signal based on the switch control signal.
  • a switch for outputting as a digital output signal of a bit, and for specifying a bit position of the digital input signal in the digital output signal, and a direction toward the upper bit side or a lower bit based on a predetermined rule
  • a plurality of pointers that move in the same direction that is one of the directions toward the side, and each time the digital input signal is input to the switch, the plurality of pointers are used in a predetermined order.
  • a switch control signal generation circuit for generating the switch control signal.
  • the DEM circuit controls the switch by a switch control signal generated using a plurality of pointers that move in a predetermined order.
  • a switch control signal generated using a plurality of pointers that move in a predetermined order.
  • the delta-sigma modulator includes a loop filter, a quantizer that receives and outputs a signal output from the loop filter, and a digital output signal of the quantizer.
  • the DEM circuit according to the first aspect received as a signal, and a feedback D / A converter that D / A converts the output signal of the DEM circuit and feeds back to the input of the loop filter as an analog signal. is there.
  • a D / A converter includes the DEM circuit according to the first aspect, a current type D / A converter that D / A converts a digital output signal of the DEM circuit, and the current type. And a current-voltage conversion circuit having an operational amplifier that receives an output signal of the D / A converter.
  • a wireless communication apparatus includes an antenna that transmits and receives radio waves, and a receiving unit that includes the delta-sigma modulator according to the second aspect and performs signal processing of a reception signal from the antenna.
  • a transmission unit that performs transmission processing of a transmission signal; the reception unit; and the transmission unit that is provided between the transmission unit and the antenna; and that the reception signal is supplied from the antenna to the reception unit;
  • a transmission / reception switching unit that switches between supply of the transmission signal to the transmission.
  • the generation of the second harmonic can be suppressed by a small area DEM circuit using a switch. Furthermore, the DEM circuit in the present invention can operate at high speed. Further, by using the DEM circuit of the present invention for a delta sigma modulator, the performance of the delta sigma modulator is improved.
  • FIG. 1 is a diagram illustrating a configuration example of a delta-sigma modulator according to an embodiment.
  • the delta sigma modulator 100 of FIG. 1 includes a loop filter 110, a quantizer 120, a DEM circuit 130, and a D / A converter 140 as a feedback D / A converter.
  • the DEM circuit 130 includes a switch 131 and a switch control signal generation circuit 132.
  • a difference signal between the analog signal SA and the output signal of the D / A converter 140 is input to the loop filter 110.
  • the quantizer 120 receives the analog signal output from the loop filter 110, generates a digital signal SD1, and outputs it.
  • the digital signal SD1 passes through the DEM circuit 130, is D / A converted by the D / A converter 140, and is fed back as an analog signal.
  • FIG. 2 is a diagram showing an example of the configuration of the switch.
  • FIG. 2 shows an example of a 7-bit matrix switch as the switch 131.
  • Each switch included in the switch 131 is ON / OFF controlled by a switch control signal SC output from the switch control signal generation circuit 132.
  • SC switch control signal
  • the switch connected to any one of the switch control signals SC ⁇ 6> to SC ⁇ 0> is turned on, while the switches connected to the remaining signal lines are turned off.
  • the digital signal SD1 passes through each of the ON-controlled switches, the bit position is shifted (shifting is circulated), and is output as the digital signal SD2.
  • each bit of the digital signal SD2 is output to each element of the connected D / A converter 140.
  • FIG. 3 is a diagram for explaining an example of the operation of the switch 131.
  • FIG. 3 shows an example of a 3-bit matrix switch, and an example of the operation of the switch 131 (the shift operation of the bit position of the digital signal) will be described in detail with reference to FIG.
  • the switch to which the switch control signal SC ⁇ 1> is connected is turned on
  • the switch control signal SC The switch to which SC ⁇ 2,0> is connected is turned off.
  • the digital signal SD1 ⁇ 2> and the digital signal SD2 ⁇ 1>, the digital signal SD1 ⁇ 1> and the digital signal SD2 ⁇ 0>, and the digital signal SD1 ⁇ 0> and the digital signal SD2 ⁇ 2> are respectively connected.
  • a pointer which will be described later, moves to the lower bit side, which is the same number as the output code input to the matrix switch as the digital signal SD1 (the movement circulates).
  • the digital signal SD1 ⁇ 2> and the digital signal SD2 ⁇ 2>, the digital signal SD1 ⁇ 1> and the digital signal SD2 ⁇ 1>, and the digital signal SD1 ⁇ 0> and the digital signal SD2 ⁇ 0> are connected to each other.
  • a pointer to be described later moves to the lower bit side, which is the same number as the output code input as the digital signal SD1.
  • FIG. 4 is a diagram illustrating an example of the operation of the DEM circuit 130 according to the present embodiment.
  • FIG. 4 shows an example of the movement of the pointers P1 and P2 as the first and second pointers in the 7-bit DEM circuit 130.
  • the number of bits of the DEM circuit 130 is not limited to 7 bits, but may be more than 7 bits or less.
  • FIG. 4A it is assumed that time elapses from top to bottom.
  • the number (code) on the left side of the figure indicates the output code code.
  • This output code code is input to the switch 131 as a 7-bit digital signal, and the bit position is shifted by the switch control signal SC and output as the digital signal SD2. Is done.
  • FIG. 4A shows the position of each bit of the digital signal SD2 after the shift, and B6 to B0 show the bit positions of each bit.
  • the signals at bit positions B6 to B0 are input to the elements of the D / A converter 140, respectively.
  • the numbers (# ⁇ of changes) on the right side of the figure indicate the number of bits whose values (“0” and “1”) have changed between two output codes code that change in time.
  • the left side in the figure is the upper bit and the right side in the figure is the lower bit.
  • the upper bit and the lower bit may be reversed.
  • the movement of the pointers P1 and P2 included in the switch control signal generation circuit 132 will be described.
  • the pointers P1 and P2 each start from the bit position B6 of the most significant bit.
  • the pointers P1 and P2 move alternately in the direction toward the lower bit (right direction).
  • the pointers P1 and P2 move by the same number of bits as the output code code. That is, in FIG. 4A, a diagonal line that rises to the right indicates an output code code that moves the pointer P1, and a diagonal line that moves to the left indicates an output code code that moves the pointer P2.
  • start positions and the movement methods of the pointers P1 and P2 are not limited to this.
  • the bit position B5 or bit position B3 other than the bit position B6 may be set as the start position, or the start positions of the pointer P1 and the pointer P2 may be shifted. Further, if the pointers P1 and P2 move in the same direction, they may move in the direction toward the upper bit side (left direction). Further, as a predetermined rule, the same number of bits as the output code code is moved. However, the present invention is not limited to this. For example, the number of bits may be twice that of the output code code.
  • the output code code changes from “4” ⁇ “5” ⁇ “6” ⁇ “7” from the top. Since the pointers P1 and P2 move alternately, the pointer P1 moves when the output code code is “4” or “6”. On the other hand, when the output code “code” is “5”, “7”, the pointer P2 moves. First, when the output code code is “4”, the pointer P1 moves four from the bit position B6 to the right. That is, it moves to bit position B2. Next, when the output code “code” is “5”, the pointer P2 moves five rightward from the bit position B6. That is, it moves to bit position B1.
  • the pointer P1 moves to the bit position B3 (the movements of the pointers P1 and P2 circulate), and when the output code code is “7”, the pointer P2 has the bit position B1. Move to. Similarly, the pointers P1 and P2 alternately move in the same direction with the same number of bits as the value of the output code code along with the change of the output code code.
  • the movement of these pointers P1 and P2 can be specifically realized by using, for example, an adder circuit.
  • the switch control signal generation circuit 132 generates the switch control signal SC by alternately using the positions of the pointers P1 and P2 every time the output code code changes. Specifically, the shift amount of the bit positions B6 to B0 is controlled so that the bit position B6 of the digital signal SD1 is shifted to the lower bit side to the positions of the pointers P1 and P2 shown in FIG. A switch control signal SC is generated.
  • the switch 131 based on the switch control signal SC, the switch connected to any one of the signal lines from the switch control signals SC ⁇ 6> to SC ⁇ 0> is on-controlled and short-circuited, while the rest The switch connected to the signal line is controlled to be off and opened.
  • the digital signal SD2 obtained by shifting the bit positions B6 to B0 of the digital signal SD1 is input to each element of the D / A converter 140.
  • FIG. 4B is a diagram showing temporal changes in the output code code (code) and the number of bits (# of changes) whose values have changed in FIG. 4A.
  • a solid line indicates a temporal change in the output code code
  • a broken line indicates a temporal change in the number of bits whose value has changed. While the output code code changes by one period, the number of bits whose value has changed changes by four periods, and the amplitude thereof also decreases.
  • FIG. 5 is a diagram illustrating an example of an output spectrum of the delta-sigma modulator 100 when the DEM circuit 130 according to the present embodiment is used.
  • a thick solid line is an FFT of the digital signal SD1
  • a thin broken line is an FFT of the output signal of the D / A converter 140.
  • the second harmonic which was about ⁇ 88 dB in FIG. 14, is suppressed to about ⁇ 94 dB in FIG. 5 (A in FIG. 5).
  • FIG. 6 is a diagram showing an example of a timing chart of the DEM circuit 130 according to the present embodiment.
  • the digital signal SD1 corresponding to the time N-1 is output at the rising edge of the clock at the time N-1. Based on the digital signal SD1 at time N-1, calculation of the pointer P1 or pointer P2 for time N is performed (a period indicated by an arrow in the figure).
  • the digital signal SD1 corresponding to the time N is output at the rising edge of the clock at the time N.
  • the switch control signal SC for the time N is output, the switch of the switch 131 is controlled, and the digital signal SD2 for the time N is output.
  • the D / A converter 140 determines the digital signal SD2.
  • the switch control signal generation circuit 132 controls the switch 131 by the switch control signal SC using the pointers P1 and P2 that alternately move in the same direction, so that the pointers P1 and P2 are changed. Compared with the case where it is not used, the generation of the second harmonic can be suppressed. In addition, by using a matrix switch for the switch 131, the speed of the DEM circuit 130 can be increased.
  • the pointers P1 and P2 move alternately each time the output code code changes, but the present invention is not limited to this. For example, instead of moving each time the output code code changes, it may move once for two changes in the output code code. Also, it is not always necessary to move alternately. In another example of the operation of the DEM circuit (pointer movement) below, an example in which one of the randomly selected pointers P1 and P2 moves in the same direction will be described. .
  • FIG. 8 is a diagram illustrating another example of the operation of the DEM circuit 130 according to the present embodiment.
  • the same components as those in FIG. 4 are denoted by the same reference numerals as those in FIG. 4, and detailed description thereof is omitted here.
  • 8 also shows an example of the 7-bit DEM circuit 130 as in FIG. 4, the number of bits of the DEM circuit 130 may be larger or smaller than 7 bits.
  • either one of the randomly selected pointers P1 and P2 moves. Specifically, while the output code code of the DEM circuit 130 changes from “4” ⁇ “5” ⁇ “6” ⁇ “7” from the top, the pointer P1 moves in the direction toward the lower bit (rightward). The pointer P2 moves rightward while the output code changes from “6” ⁇ “5” ⁇ “4” ⁇ “3”. Thereafter, the pointer P1 moves when the output code “code” changes to “2”, and the pointer P2 moves when the output code “code” changes to “1”. Are moving in the same direction.
  • FIG. 8B shows temporal changes in the output code code (code) in FIG. 8A and the number of bits (# of changes) whose value has changed between two output code codes that are temporally changed. It is a figure.
  • a solid line indicates a temporal change in the output code code
  • a broken line indicates a temporal change in the number of bits whose value has changed. While the output code code changes for one period, the number of bits whose value has changed does not change for two periods, and the randomness increases.
  • FIG. 9 is a diagram showing an example of an output spectrum of the delta-sigma modulator 100 when the DEM circuit 130 of this example is used.
  • the thick solid line is the FFT of the digital signal SD1
  • the thin broken line is the FFT of the output signal of the D / A converter 140.
  • the second harmonic which was about ⁇ 88 dB in FIG. 14, is suppressed to about ⁇ 91.5 dB in FIG. 9 (B in FIG. 9).
  • the noise floor is lower than that in FIG.
  • all or part of the digital signal SD1 output from the quantizer 120 may be used instead of the random number used for the random selection of the pointers P1 and P2. This eliminates the need to use a random number generation circuit.
  • the number of pointers P1 and P2 is not limited to two.
  • the number of pointers may be three or more.
  • a predetermined common rule is that the pointers P1, P2, and P3 are sequentially directed toward the upper bit side or the lower bit side. Any one of them moves in the same direction, or, as a predetermined common rule, any one of the pointers P1, P2, P3 selected at random is in the direction toward the upper bit side or the lower bit side It moves to the same direction which is any one of the directions which go to. Thereby, the harmonic is converted to a higher frequency, and the harmonic power is also reduced.
  • the predetermined common rule is not limited to the above.
  • the pointers P1, P2, and P3 may move in the same direction with specific periodicity and regularity.
  • FIG. 10 is a block diagram illustrating a configuration example of the D / A converter.
  • the 10 includes the current-voltage conversion circuit 230 including the DEM circuit 210, the current type D / A converter 220, and the operational amplifier 231 described in the above embodiment.
  • the current-voltage conversion circuit 230 including the DEM circuit 210, the current type D / A converter 220, and the operational amplifier 231 described in the above embodiment.
  • a delta sigma D / A converter 300 may be configured by connecting a delta sigma modulator 240 before the DEM circuit 210. Even in this case, the harmonic distortion of the delta-sigma D / A converter 300 is suppressed.
  • FIG. 12 is a block diagram illustrating a configuration example of a wireless communication device.
  • a transmission unit 430 that performs a predetermined transmission process including a modulation process on a transmission signal, and a predetermined reception process that includes a decoding process on a reception signal.
  • a transmission / reception switching unit 420 that switches between a transmission signal and a reception signal.
  • the receiving unit 440 includes a low noise amplifier (LNA) 441, a mixer 442, a low pass filter 443, the delta sigma modulator 444 described in the above embodiment (for example, the delta sigma modulator 100 in FIG. 1), and A digital baseband processing unit 445 is provided.
  • LNA low noise amplifier
  • mixer 442 a mixer 442
  • low pass filter 443 the delta sigma modulator 444 described in the above embodiment (for example, the delta sigma modulator 100 in FIG. 1)
  • a digital baseband processing unit 445 is provided.
  • the switch 131 may realize the same function as the matrix switch with a combination of a switch and a logic circuit, or only with a logic circuit.
  • the DEM circuit can suppress the generation of harmonics and can operate at high speed, the DEM circuit is useful for electronic devices such as delta-sigma modulators, data conversion circuits, wireless communication devices, audio equipment, and video equipment. .
  • loop filter 120 Quantizer 130,210 DEM circuit 131 Switch 132 Switch control signal generation circuit 140 D / A converter (feedback D / A converter) 200 D / A converter 220 Current type D / A converter 230 Current-voltage conversion circuit (current-voltage conversion circuit) 231 operational amplifier 240 delta-sigma modulator 300 delta-sigma D / A converter (D / A converter) 400 wireless communication device 410 antenna 420 transmission / reception switching unit 430 transmitting unit 440 receiving unit SC switch control signal SD1 digital signal (digital input signal) SD2 Digital signal (digital output signal) P1 pointer (first pointer) P2 pointer (second pointer) P3 pointer (third pointer) B0, B1, B2, B3, B4, B5, B6 bit positions

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Abstract

ＤＥＭ回路（１３０）は、Ｎビット（Ｎは２以上の整数）のデジタル入力信号（ＳＤ１）を受け、デジタル入力信号（ＳＤ１）のビット位置をスイッチ制御信号（ＳＣ）に基づいて循環的にシフトさせ、Ｎビットのデジタル出力信号（ＳＤ２）として出力するスイッチ（１３１）と、予め定められた規則に基づいて、同一方向に動く複数のポインタを有し、デジタル入力信号（ＳＤ１）がスイッチ（１３１）に入力される毎に、複数のポインタを予め定められた順序で用いてスイッチ制御信号（ＳＣ）を生成するスイッチ制御信号生成回路（１３２）とを備えている。

Description

ＤＥＭ回路、デルタシグマ変調器、Ｄ／Ａ変換器および無線通信装置
　本発明は、例えばデルタシグマ変調器に用いられるＤＥＭ（Dynamic Element Matching）回路に関するものであり、特に、ＤＥＭ回路の高調波歪みの発生を抑制する技術に関するものである。
　一般に、Ａ／Ｄ(Analog-to-Digital)変換器において利用されているデルタシグマ変調器は、ノイズシェーピング技術とオーバーサンプリング技術とにより、ナイキストＡ／Ｄ変換器と比較して、高精度であり、かつ低消費電力化が実現できる方法として知られている。デルタシグマ変調器のなかでも、高速・広帯域のデルタシグマ変調器に適した技術として、連続時間型デルタシグマ変調器が知られている。一般的な連続時間型デルタシグマ変調器では、入力信号は縦続接続された複数個のアナログ積分器を有するループフィルタを通過したのち、量子化器によって量子化される。そして、量子化器の出力は、フィードバックＤ／Ａ（Digital-to-Analog）変換器により、アナログ信号としてループフィルタにフィードバックされる（例えば、非特許文献１、２参照）。
　一般的には、デルタシグマ変調器の変換精度を向上させるためには、量子化器をマルチビット化する必要がある。しかしながら、量子化器をマルチビット化すると、フィードバックＤ／Ａ変換器の各エレメント間のミスマッチにより高調波歪みが発生する。そこで、この高調波歪みを抑制するために、ＤＥＭ（Dynamic Element Matching）回路が使われている（例えば、非特許文献３参照）。
　ＤＥＭ回路のアルゴリズムとしてＤＷＡ（Data Weighted Averaging）を用いた場合、ＤＷＡの特性と、フィードバックＤ／Ａ変換器の寄生容量、およびループフィルタ中の演算増幅器の入力オフセット電圧とが原因で新たな高調波歪みが発生してしまう（例えば、非特許文献４参照）。
　図１３はＤＷＡをアルゴリズムとして採用した、一般的なＤＥＭ回路の動作の一例を示す図である。図１３は７ビットのＤＥＭ回路の例を示している。
　図１３（ａ）において、上から下に向かって時間（time）が経過するものとし、図内左側の数字（code）はＤＥＭ回路の出力コードを示しており、図内右側の数字（# of changes）は、時間的に前後する２つの出力コード間において、値（“０”と“１”）が変化したビット数を示している。
　図１３（ｂ）は図１３（ａ）における出力コード（code）および値が変化したビット数（# of changes）の時間的な変化を示した図である。図１３（ｂ）において、実線は出力コードの時間的な変化を示しており、破線は値が変化したビット数の時間的な変化を示している。出力コードが１周期変化する間に、値が変化したビット数は２周期変化している。このような周期性を持つＤＥＭ回路を、例えばデルタシグマ変調器に用いた場合、ＤＥＭ回路に接続されるＤ／Ａ変換器の寄生容量、およびＤ／Ａ変換器の出力を受けるループフィルタに含まれる演算増幅器のオフセット電圧により、２次高調波が発生する。
　図１４はＤＷＡを用いた際のデルタシグマ変調器の出力スペクトルの一例を示す。太い実線がデルタシグマ変調器のデジタル出力信号をＦＦＴ（Fast Fourier Transform）したものであり、細い破線が、デルタシグマ変調器が有するＤ／Ａ変換器の出力信号をＦＦＴしたものである。図１４に示すように、Ｄ／Ａ変換器の出力信号に発生している２次高調波が、そのままデルタシグマ変調器のデジタル出力信号に現れている（図１４内Ｃ）。
　これに対して、例えば特許文献１では、２次高調波を含む高調波歪みの発生が少ないＤＥＭ回路として、ＤＥＭ回路のポインタを２つ持ち、それぞれのポインタを交互に逆方向に動かす技術が開示されている。
米国特許６５２２２７７号明細書
Steven R. Norsworthy, Richard Schreier and Gabor C.Terms, "Delta-Sigma Data Converters Theory, Design and Simulation", (USA), Wiley-IEEE Press, 1997, p.1-6 H. Inose, Y. Yasuda, "A unity bit coding method by negative feedback", (USA), Proceedings of the IEEE, Nov. 1963, Vol.51 p.1524-1535 Y. Geerts, M. Steyaert, W. Sansen, "Design of Multi-bit Delta-Sigma A/D Converters", (USA), Kluwer Academic Publishers, May 2002, p.74-97 Kazuo Matsukawa, 他6名, "A 69.8 dB SNDR 3rd-order Continuous Time Delta-Sigma Modulator with an Ultimate Low Power Tuning System for a Worldwide Digital TV-Receiver", Custom Integrated Circuits Conference (CICC), 2010 IEEE(USA), 19-22 Sep. 2010, p.1-4
　デルタシグマ変調器では、オーバーサンプリング技術が用いられるため、広帯域な変調器を実現するためには、数十ＭＨｚ～数百ＭＨｚ以上の高速動作が可能なＤＥＭ回路が必要となる。
　しかしながら、特許文献１に開示された技術は、２つのポインタを逆方向に動かすものであり、例えばマトリクススイッチのようなスイッチを用いてＤＥＭ回路を構成した場合、このスイッチの配線を動的に変更する必要があり、面積の増大を招く。また、マトリクススイッチのようなスイッチを用いない場合であっても、ポインタ計算の終了までに時間がかかり、高速動作が難しくなる。
　上記問題に鑑み、本発明は、高調波歪み（２次高調波）の発生を抑制することが可能であり、かつ、高速動作が可能なＤＥＭ回路を、小さい面積によって実現することを目的とする。
　本発明の第１態様では、ＤＥＭ回路は、Ｎビット（Ｎは２以上の整数）のデジタル入力信号を受け、当該デジタル入力信号のビット位置をスイッチ制御信号に基づいて循環的にシフトさせ、Ｎビットのデジタル出力信号として出力するスイッチと、前記デジタル出力信号における前記デジタル入力信号のビット位置を指定するためのものであり、予め定められた規則に基づいて、上位ビット側に向かう方向または下位ビット側に向かう方向のうちいずれか１つである同一方向に動く複数のポインタを有し、前記デジタル入力信号が前記スイッチに入力される毎に、前記複数のポインタを予め定められた順序で用いて前記スイッチ制御信号を生成するスイッチ制御信号生成回路とを備えているものである。
　第１態様によると、ＤＥＭ回路は、デジタル入力信号がスイッチに入力される毎に、予め定められた順序で動く複数のポインタを用いて生成されたスイッチ制御信号によるスイッチの制御を行う。このような複数のポインタを用いてスイッチの制御を行うことによって、本態様のようなスイッチ制御を行わない場合と比較して、２次高調波の発生を抑制することができる。また、複数のポインタを同一の方向に動かすことにより、スイッチに、例えばマトリクススイッチを用いることができる。このようなスイッチは、回路規模が小さく、かつ、高速動作が可能であり、ＤＥＭ回路の高速化が実現できる。
　本発明の第２態様では、デルタシグマ変調器は、ループフィルタと、前記ループフィルタから出力された信号を受け、デジタル変換する量子化器と、前記量子化器のデジタル出力信号を、前記デジタル入力信号として受ける第１態様に記載のＤＥＭ回路と、前記ＤＥＭ回路の出力信号をＤ／Ａ変換し、アナログ信号として前記ループフィルタの入力にフィードバックするフィードバックＤ／Ａ変換器とを備えているものである。
　本発明の第３態様では、Ｄ／Ａ変換器は、第１態様に記載のＤＥＭ回路と、前記ＤＥＭ回路のデジタル出力信号をＤ／Ａ変換する電流型Ｄ／Ａ変換器と、前記電流型Ｄ／Ａ変換器の出力信号を受ける演算増幅器を有する電流電圧変換回路とを備えているものである。
　本発明の第４態様では、無線通信装置は、電波を送受信するアンテナと、第２態様に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部と、送信信号の送信処理を行う送信部と、前記受信部および前記送信部と前記アンテナとの間に設けられ、前記アンテナから前記受信部への前記受信信号の供給と、前記送信部から前記アンテナへの前記送信信号の供給とを切替える送受切替部とを備えているものである。
　この第２から第４態様によると、回路規模を抑えつつ、２次高調波の発生を抑制したＤＥＭ回路を使用しているため、低消費電力、低コストであり、高い精度を有するデルタシグマ変調器、Ｄ／Ａ変換器、および無線通信装置を実現することができる。
　本発明によれば、スイッチを用いた小面積のＤＥＭ回路によって、２次高調波の発生を抑制することができる。さらに、本発明におけるＤＥＭ回路は高速動作が可能である。また、本発明のＤＥＭ回路をデルタシグマ変調器に用いることにより、デルタシグマ変調器の性能が向上する。
実施形態に係るデルタシグマ変調器の構成例を示す図である。 スイッチの構成例を示す図である。 スイッチの動作の一例を説明するための図である。 実施形態に係るＤＥＭ回路の動作の一例を示す図である。 実施形態に係るＤＥＭ回路を用いた際のデルタシグマ変調器の出力スペクトルの一例を示した図である。 実施形態に係るＤＥＭ回路のタイミングチャートの一例を示した図である。 従来のＤＥＭ回路のタイミングチャートの一例を示した図である。 実施形態に係るＤＥＭ回路の動作の他の例を示す図である。 実施形態に係るＤＥＭ回路の他の例を用いた際のデルタシグマ変調器の出力スペクトルの一例を示した図である。 Ｄ／Ａ変換器の構成例を示すブロック図である。 Ｄ／Ａ変換器の他の構成例を示すブロック図である。 無線通信装置の構成例を示すブロック図である。 従来のＤＥＭ回路の動作の一例を示す図である。 従来のＤＥＭ回路を用いた際のデルタシグマ変調器の出力スペクトルの一例を示した図である。
　以下、本発明の実施形態について図面を参照しながら説明する。
　図１は実施形態に係るデルタシグマ変調器の構成例を示す図である。図１のデルタシグマ変調器１００は、ループフィルタ１１０、量子化器１２０、ＤＥＭ回路１３０、およびフィードバックＤ／Ａ変換器としてのＤ／Ａ変換器１４０を備えている。ＤＥＭ回路１３０は、スイッチ１３１、およびスイッチ制御信号生成回路１３２を備えている。
　具体的には、アナログ信号ＳＡと、Ｄ／Ａ変換器１４０の出力信号との差分の信号が、ループフィルタ１１０に入力される。量子化器１２０は、ループフィルタ１１０から出力されたアナログ信号を受け、デジタル信号ＳＤ１を生成して出力する。デジタル信号ＳＤ１は、ＤＥＭ回路１３０を通り、Ｄ／Ａ変換器１４０によってＤ／Ａ変換され、アナログ信号としてフィードバックされる。
　図２はスイッチの構成の一例を示す図である。図２では、スイッチ１３１として７ビットのマトリクススイッチの例を示している。スイッチ１３１に含まれる各スイッチは、スイッチ制御信号生成回路１３２から出力されたスイッチ制御信号ＳＣによってオンオフ制御される。具体的には、スイッチ制御信号ＳＣ＜６＞からＳＣ＜０＞のうちのいずれか１つの信号線に接続されたスイッチがオン制御される一方、残りの信号線に接続されたスイッチがオフ制御され、デジタル信号ＳＤ１がそれぞれオン制御されたスイッチを通り、ビット位置がシフト（シフトは循環する）され、デジタル信号ＳＤ２として出力される。そして、デジタル信号ＳＤ２の各ビットは、接続されたＤ／Ａ変換器１４０のエレメントに対して、それぞれ出力される。
　［スイッチの動作（デジタル信号のビット位置のシフト動作）］
　図３はスイッチ１３１の動作の一例を説明するための図である。図３は３ビットのマトリクススイッチの例を示しており、本図を用いてスイッチ１３１の動作（デジタル信号のビット位置のシフト動作）の一例を詳細に説明する。
　図３（ａ）～（ｃ）では、デジタル信号ＳＤ１がＳＤ１＜２：０＞＝００１（図３（ａ））から、ＳＤ１＜２：０＞＝０１１（図３（ｂ））、ＳＤ１＜２：０＞＝００１(図３（ｃ））と変化した場合の一例を示している。このとき、デジタル信号ＳＤ１に基づくスイッチ制御信号ＳＣは、ＳＣ＜２：０＞＝０１０（図３（ａ））から、ＳＣ＜２：０＞＝１００（図３（ｂ））、ＳＣ＜２：０＞＝０１０（図３（ｃ））と変化する。
　具体的には、図３（ａ）において、スイッチ制御信号ＳＣは、ＳＣ＜２：０＞＝０１０であるため、スイッチ制御信号ＳＣ＜１＞が接続されたスイッチがオン制御され、スイッチ制御信号ＳＣ＜２，０＞が接続されたスイッチがオフ制御される。すると、デジタル信号ＳＤ１＜２＞とデジタル信号ＳＤ２＜１＞、デジタル信号ＳＤ１＜１＞とデジタル信号ＳＤ２＜０＞、およびデジタル信号ＳＤ１＜０＞とデジタル信号ＳＤ２＜２＞がそれぞれ接続される。そして、デジタル信号ＳＤ１＜２：０＞＝００１は、デジタル信号ＳＤ２＜２：０＞＝１００として出力される。すなわち、デジタル信号ＳＤ１のビット位置が下位ビット側に１ビットシフト（シフトは循環する）されて、デジタル信号ＳＤ２として出力される。
　次に、図３（ｂ）において、デジタル信号ＳＤ１は、ＳＤ１＜２：０＞＝０１１と変化する。すると、後述するポインタが、デジタル信号ＳＤ１としてマトリクススイッチに入力される出力コードと同数である２つ、下位ビット側に移動（移動は循環する）する。このポインタを用いて生成されたスイッチ制御信号ＳＣは、ＳＣ＜２：０＞＝１００となる。これにより、デジタル信号ＳＤ１＜２＞とデジタル信号ＳＤ２＜２＞、デジタル信号ＳＤ１＜１＞とデジタル信号ＳＤ２＜１＞、およびデジタル信号ＳＤ１＜０＞とデジタル信号ＳＤ２＜０＞がそれぞれ接続される。そして、デジタル信号ＳＤ１＜２：０＞＝０１１は、デジタル信号ＳＤ２＜２：０＞＝０１１として出力される。すなわち、デジタル信号ＳＤ１のビット位置はシフトされずに、デジタル信号ＳＤ２として出力される。
　次に、図３（ｃ）において、デジタル信号ＳＤ１は、ＳＤ１＜２：０＞＝００１と変化する。すると、後述するポインタが、デジタル信号ＳＤ１として入力される出力コードと同数である１つ、下位ビット側に移動する。このポインタを用いて生成されたスイッチ制御信号ＳＣ＜２：０＞は、ＳＣ＜２：０＞＝０１０となる。これにより、デジタル信号ＳＤ１＜２＞とデジタル信号ＳＤ２＜１＞、デジタル信号ＳＤ１＜１＞とデジタル信号ＳＤ２＜０＞、およびデジタル信号ＳＤ１＜０＞とデジタル信号ＳＤ２＜２＞がそれぞれ接続される。そして、デジタル信号ＳＤ１＜２：０＞＝００１は、デジタル信号ＳＤ２＜２：０＞＝１００として出力される。すなわち、デジタル信号ＳＤ１のビット位置が下位ビット側に１ビットシフトされて、デジタル信号ＳＤ２として出力される。
　［ＤＥＭ回路の動作（ポインタの動作）］
　図４は本実施形態に係るＤＥＭ回路１３０の動作の一例を示す図である。図４は７ビットのＤＥＭ回路１３０における第１および第２のポインタとしてのポインタＰ１，Ｐ２の動きの一例を示している。なお、ＤＥＭ回路１３０のビット数は７ビットに限定されず、７ビットより多くてもかまわないし、少なくてもかまわない。
　図４（ａ）において、上から下に向かって時間（time）が経過するものとする。図内左側の数字（code）は出力コードｃｏｄｅを示しており、この出力コードｃｏｄｅが７ビットのデジタル信号としてスイッチ１３１に入力され、スイッチ制御信号ＳＣによりビット位置がシフトされ、デジタル信号ＳＤ２として出力される。図４（ａ）は、上記のシフトされた後のデジタル信号ＳＤ２の各ビットの位置を示しており、Ｂ６～Ｂ０がそれぞれ各ビットのビット位置を示している。そして、このビット位置Ｂ６～Ｂ０の信号がそれぞれ、Ｄ／Ａ変換器１４０の各エレメントに入力される。図内右側の数字（# of changes）は時間的に前後する２つの出力コードｃｏｄｅ間において、値（“０”と“１”）が変化したビット数を示している。ここで、図４（ａ）において、図内左側を上位ビット、図内右側を下位ビットとする。なお、上位ビットと下位ビットとは反対でもかまわない。
　スイッチ制御信号生成回路１３２が有するポインタＰ１，Ｐ２の動きについて説明する。ここで、ポインタＰ１，Ｐ２はそれぞれ最上位ビットのビット位置Ｂ６からスタートするものとする。そして、ポインタＰ１，Ｐ２はデジタル信号ＳＤ１がスイッチ１３１に入力される毎に、下位ビット側に向かう方向（右方向）に、交互に動くものとする。このとき、予め定められた規則として、ポインタＰ１，Ｐ２は出力コードｃｏｄｅと同じビット数動くものとする。すなわち、図４（ａ）において、右上がりの斜線はポインタＰ１が動く出力コードｃｏｄｅを示しており、左上がりの斜線はポインタＰ２が動く出力コードｃｏｄｅを示している。
　なお、ポインタＰ１，Ｐ２の開始位置、動き方はこれに限定されない。例えば、ビット位置Ｂ６以外のビット位置Ｂ５やビット位置Ｂ３を開始位置としてもかまわないし、ポインタＰ１とポインタＰ２との開始位置がずれていてもかまわない。また、ポインタＰ１，Ｐ２が同一の方向に動くのであれば、上位ビット側に向かう方向（左方向）に動いてもよい。また、予め定められた規則として、出力コードｃｏｄｅと同じビット数動くものとしたが、これに限定されず、例えば出力コードｃｏｄｅの２倍のビット数動いてもかまわない。
　出力コードｃｏｄｅは、上から“４”→“５”→“６”→“７”と変化する。ポインタＰ１，Ｐ２は交互に動くため、出力コードｃｏｄｅが“４”，“６”のとき、ポインタＰ１が動く。一方で、出力コードｃｏｄｅが“５”，“７”のとき、ポインタＰ２が動く。まず、出力コードｃｏｄｅが“４”のとき、ポインタＰ１はビット位置Ｂ６から右方向に４つ動く。すなわち、ビット位置Ｂ２まで動く。次に、出力コードｃｏｄｅが“５”のとき、ポインタＰ２はビット位置Ｂ６から右方向に５つ動く。すなわち、ビット位置Ｂ１まで動く。同様にして、出力コードｃｏｄｅが“６”のとき、ポインタＰ１はビット位置Ｂ３まで動き（ポインタＰ１，Ｐ２の動きは循環する）、出力コードｃｏｄｅが“７”のとき、ポインタＰ２はビット位置Ｂ１まで動く。以下、同様に出力コードｃｏｄｅの変化に伴い、ポインタＰ１，Ｐ２は交互に同一の方向に出力コードｃｏｄｅの値と同じビット数動く。なお、これらのポインタＰ１，Ｐ２の動きは、具体的には、例えば加算回路を用いることにより実現することができる。
　スイッチ制御信号生成回路１３２は、出力コードｃｏｄｅが変化する度に、ポインタＰ１，Ｐ２の位置を交互に用いてスイッチ制御信号ＳＣを生成する。具体的には、デジタル信号ＳＤ１のビット位置Ｂ６が、図４（ａ）に示したポインタＰ１，Ｐ２の位置まで下位ビット側にシフトされるように、ビット位置Ｂ６～Ｂ０のシフト量を制御するスイッチ制御信号ＳＣを生成する。そして、スイッチ１３１では、スイッチ制御信号ＳＣに基づいて、スイッチ制御信号ＳＣ＜６＞からＳＣ＜０＞のうちのいずれか１つの信号線に接続されたスイッチがオン制御され、ショートする一方、残りの信号線に接続されたスイッチがオフ制御され、開放される。これにより、Ｄ／Ａ変換器１４０の各エレメントには、デジタル信号ＳＤ１のビット位置Ｂ６～Ｂ０がシフトされたデジタル信号ＳＤ２が入力される。
　図４（ｂ）は図４（ａ）における出力コードｃｏｄｅ（code）および値が変化したビット数（# of changes）の時間的な変化を示した図である。図４（ｂ）において、実線は出力コードｃｏｄｅの時間的な変化を示しており、破線は値が変化したビット数の時間的な変化を示している。出力コードｃｏｄｅが１周期変化する間に、値が変化したビット数は４周期変化し、その振幅も小さくなっている。
　図５は本実施形態に係るＤＥＭ回路１３０を用いた際のデルタシグマ変調器１００の出力スペクトルの一例を示した図である。太い実線がデジタル信号ＳＤ１をＦＦＴしたものであり、細い破線がＤ／Ａ変換器１４０の出力信号をＦＦＴしたものである。図１４において約－８８ｄＢであった２次高調波が、図５では約－９４ｄＢまで抑制されている（図５内Ａ）。
　図６は本実施形態に係るＤＥＭ回路１３０のタイミングチャートの一例を示した図である。
　まず、時間Ｎ－１のクロックの立ち上がりによって、時間Ｎ－１に対するデジタル信号ＳＤ１が出力される。そして、時間Ｎ－１におけるデジタル信号ＳＤ１に基づいて、時間Ｎに対するポインタＰ１またはポインタＰ２の計算が行われる（図内に矢印で示した期間）。
　次に、時間Ｎのクロックの立ち上がりによって、時間Ｎに対するデジタル信号ＳＤ１が出力される。このとき、すでに時間Ｎに対するポインタＰ１またはポインタＰ２の計算は終了しているため、時間Ｎに対するスイッチ制御信号ＳＣが出力され、スイッチ１３１のスイッチが制御され、時間Ｎに対するデジタル信号ＳＤ２が出力される。そして、時間Ｎ＋１において、Ｄ／Ａ変換器１４０によってデジタル信号ＳＤ２が確定される。
　これに対して、例えば特許文献１のようなＤＥＭ回路において、回路規模（面積）の増大を抑制するためにマトリクススイッチを使用しなかった場合において、ポインタＰ１またはポインタＰ２の計算を実施したとき、ポインタＰ１またはポインタＰ２の計算の開始時間が遅くなる。例えば、図７に示すように、時間Ｎに対するポインタの計算開始が、時間Ｎのクロック立ち上がり後になる。
　このような開始時間の遅れが発生すると、時間Ｎに対するスイッチ制御信号ＳＣの出力が遅れ、結果として、時間Ｎに対するデジタル信号ＳＤ２の出力が遅れる。この遅れは、時間Ｎ＋１におけるＤ／Ａ変換器１４０によるデジタル信号ＳＤ２の確定に対する時間のマージンを減少させる。すると、ＤＥＭ回路１３０の高速化（数十ＭＨｚ～数百ＭＨｚ以上）が困難になる。
　以上のように、本実施形態によると、スイッチ制御信号生成回路１３２が、交互に同一方向に動くポインタＰ１，Ｐ２を用いたスイッチ制御信号ＳＣによりスイッチ１３１を制御することによって、ポインタＰ１，Ｐ２を使用しない場合と比較して、２次高調波の発生を抑制することができる。また、マトリクススイッチをスイッチ１３１に用いることにより、ＤＥＭ回路１３０の高速化が実現できる。
　なお、ポインタＰ１，Ｐ２は、出力コードｃｏｄｅが変化する度に、交互に動くものとしたが、これに限定されない。例えば、出力コードｃｏｄｅが変化する度に動くのではなく、出力コードｃｏｄｅの２回の変化に対して１度動くようにしてもよい。また、必ずしも交互に動く必要はなく、以下のＤＥＭ回路の動作（ポインタの動き）の他の例では、ランダムに選択されたいずれか一方のポインタＰ１，Ｐ２が、同一方向に動く例について説明する。
　（ＤＥＭ回路の動作（ポインタの動作）の他の例）
　図８は本実施形態に係るＤＥＭ回路１３０の動作の他の例を示す図である。図８では、図４と共通の構成要素には、図４と同一の符号を付しており、ここではその詳細な説明を省略する。なお、図８においても、図４と同様に７ビットのＤＥＭ回路１３０の例を示しているが、ＤＥＭ回路１３０のビット数は７ビットより多くてもかまわないし、少なくてもかまわない。
　図８（ａ）では、ランダムに選択されたいずれか一方のポインタＰ１，Ｐ２が動く。具体的には、ＤＥＭ回路１３０の出力コードｃｏｄｅが上から“４”→“５”→“６”→“７”と変化する間は、ポインタＰ１が下位ビット側に向かう方向（右方向）に動き、その後、出力コードｃｏｄｅが“６”→“５”→“４”→“３”と変化する間はポインタＰ２が右方向に動いている。その後、出力コードｃｏｄｅが“２”に変化したときポインタＰ１が動き、出力コードｃｏｄｅが“１”に変化したときポインタＰ２が動くというように、ランダムに選択されたいずれか一方のポインタＰ１，Ｐ２が同一方向に動いている。
　図８（ｂ）は、図８（ａ）における出力コードｃｏｄｅ（code）および時間的に前後する２つの出力コードｃｏｄｅ間において値が変化したビット数（# of changes）の時間的な変化を示した図である。図８（ｂ）において、実線は出力コードｃｏｄｅの時間的な変化を示しており、破線は値が変化したビット数の時間的な変化を示している。出力コードｃｏｄｅが１周期変化する間に、値が変化したビット数が、２周期変化とはならず、ランダム性が増加している。
　図９は本例のＤＥＭ回路１３０を用いた際のデルタシグマ変調器１００の出力スペクトルの一例を示した図である。図５と同様に、太い実線がデジタル信号ＳＤ１をＦＦＴしたものであり、細い破線がＤ／Ａ変換器１４０の出力信号をＦＦＴしたものである。図１４において約－８８ｄＢであった２次高調波が、図９では約－９１．５ｄＢまで抑制されている（図９内Ｂ）。また、ノイズフロアは、図５より低くなっている。
　以上のように、ランダムに選択されたいずれか一方のポインタＰ１，Ｐ２を同一方向に動かした場合においても、２次高調波の発生を抑制することができる。
　なお、ポインタＰ１，Ｐ２のランダム動作に際して、量子化器１２０から出力されるデジタル信号ＳＤ１の全部または一部を、ポインタＰ１，Ｐ２のランダムな選択に使用する乱数の代わりに用いてもよい。これにより、乱数発生回路を用いる必要がなくなる。
　また、上記の実施形態において、ポインタＰ１，Ｐ２の個数は２個に限定されず、例えば、ポインタの個数が３個以上でもよい。例えば、第３のポインタとしてのポインタＰ３が追加され３つとなった場合、予め定められた共通の規則として、ポインタＰ１，Ｐ２，Ｐ３が順に上位ビット側に向かう方向または下位ビット側に向かう方向のうちいずれか１つである同一方向に動く、または、予め定められた共通の規則として、ポインタＰ１，Ｐ２，Ｐ３のうちランダムに選択されたいずれか１つが上位ビット側に向かう方向または下位ビット側に向かう方向のうちいずれか１つである同一方向に動くことになる。これにより、高調波はより高い周波数に変換され、高調波電力も小さくなる。なお、予め定められた共通の規則は、上記に限定されず、例えば、ポインタＰ１，Ｐ２，Ｐ３が特定の周期性や規則性を持って同一方向に動いてもよい。
　＜ＤＥＭ回路の適用例１＞
　図１０はＤ／Ａ変換器の構成例を示すブロック図である。
　図１０のＤ／Ａ変換器２００は、上記の実施形態に記載したＤＥＭ回路２１０、電流型Ｄ／Ａ変換器２２０、および演算増幅器２３１を有する電流－電圧変換回路２３０を備えている。このような構成を用いることにより、Ｄ／Ａ変換器２００においても、高調波歪みの抑制が可能となる。
　なお、図１１に示すように、ＤＥＭ回路２１０の前段にデルタシグマ変調器２４０を接続し、デルタシグマＤ／Ａ変換器３００を構成してもよい。この場合においても、デルタシグマＤ／Ａ変換器３００の高調波歪みが抑制される。
　＜ＤＥＭ回路の適用例２＞
　図１２は無線通信装置の構成例を示すブロック図である。
　図１２の無線通信装置４００は、電波を送受信するアンテナ４１０と、送信信号に対して変調処理を含む所定の送信処理を行う送信部４３０と、受信信号に対して復号処理を含む所定の受信処理を行う受信部４４０と、送信信号と受信信号との切り替えを行う送受切替部４２０とを備えている。
　受信部４４０は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）４４１、ミキサ４４２、ローパスフィルタ４４３、上記の実施形態に記載したデルタシグマ変調器４４４（例えば、図１のデルタシグマ変調器１００）、およびデジタルベースバンド処理部４４５を備えている。
　このような構成を用いることにより、低消費電力かつ低コストで高精度な無線通信装置を実現することができる。
　なお、上記の実施形態では、スイッチ１３１としてマトリクススイッチを用いる例について説明したが、これに限定されない。例えば、スイッチ１３１は、スイッチと論理回路の組み合わせ、もしくは論理回路のみでマトリクススイッチと同様の機能を実現してもよい。
　本発明に係るＤＥＭ回路は、高調波の発生を抑制でき、高速動作が可能であるため、デルタシグマ変調器、データ変換回路、無線通信装置、音声機器、映像機器などの電子機器に有用である。
　　１００，４４４　　デルタシグマ変調器
　　１１０　　ループフィルタ
　　１２０　　量子化器
　　１３０，２１０　　ＤＥＭ回路
　　１３１　　スイッチ
　　１３２　　スイッチ制御信号生成回路
　　１４０　　Ｄ／Ａ変換器（フィードバックＤ／Ａ変換器）
　　２００　　Ｄ／Ａ変換器
　　２２０　　電流型Ｄ／Ａ変換器
　　２３０　　電流－電圧変換回路（電流電圧変換回路）
　　２３１　　演算増幅器
　　２４０　　デルタシグマ変調器
　　３００　　デルタシグマＤ／Ａ変換器（Ｄ／Ａ変換器）
　　４００　　無線通信装置
　　４１０　　アンテナ
　　４２０　　送受切替部
　　４３０　　送信部
　　４４０　　受信部
　　ＳＣ　　スイッチ制御信号
　　ＳＤ１　　デジタル信号（デジタル入力信号）
　　ＳＤ２　　デジタル信号（デジタル出力信号）
　　Ｐ１　　ポインタ（第１のポインタ）
　　Ｐ２　　ポインタ（第２のポインタ）
　　Ｐ３　　ポインタ（第３のポインタ）
　　Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６　　ビット位置
 

Claims (11)

  1. Ｎビット（Ｎは２以上の整数）のデジタル入力信号を受け、当該デジタル入力信号のビット位置をスイッチ制御信号に基づいて循環的にシフトさせ、Ｎビットのデジタル出力信号として出力するスイッチと、
    　前記デジタル出力信号における前記デジタル入力信号のビット位置を指定するためのものであり、予め定められた規則に基づいて、上位ビット側に向かう方向または下位ビット側に向かう方向のうちいずれか１つである同一方向に動く複数のポインタを有し、
    前記デジタル入力信号が前記スイッチに入力される毎に、前記複数のポインタを予め定められた順序で用いて前記スイッチ制御信号を生成するスイッチ制御信号生成回路とを備えている
    ことを特徴とするＤＥＭ（Dynamic Element Matching）回路。
  2. 　請求項１記載のＤＥＭ回路において、
    　前記複数のポインタは第１および第２のポインタを有し、
    前記スイッチ制御信号生成回路は、前記デジタル入力信号が前記スイッチに入力される毎に、前記第１または第２のポインタを交互に用いて前記スイッチ制御信号を生成する
    ことを特徴とするＤＥＭ回路。
  3. 　請求項１記載のＤＥＭ回路において、
    　前記複数のポインタは第１および第２のポインタを有し、
    前記スイッチ制御信号生成回路は、前記デジタル入力信号が前記スイッチに入力される毎に、前記第１または第２のポインタをランダムに選択して用いて前記スイッチ制御信号を生成する
    ことを特徴とするＤＥＭ回路。
  4. 　請求項１から３のうちいずれか１項に記載のＤＥＭ回路において、
    　前記スイッチは、マトリクススイッチである
    ことを特徴とするＤＥＭ回路。
  5. 　請求項３記載のＤＥＭ回路において、
    　前記ランダムな選択を、前記デジタル入力信号の全部または一部を用いて行う
    ことを特徴とするＤＥＭ回路。
  6. 　請求項２記載のＤＥＭ回路において、
    　前記スイッチ制御信号生成回路は、第３のポインタをさらに有し、
    　前記第３のポインタは、前記第１および第２のポインタと共通の規則に基づいて、前記第１および第２のポインタと同一方向に動くものであり、
    　前記スイッチ制御信号生成回路は、前記デジタル入力信号が前記スイッチに入力される毎に、前記第１、第２および第３のポインタを順に用いて前記スイッチ制御信号を生成する
    ことを特徴とするＤＥＭ回路。
  7. 　請求項３記載のＤＥＭ回路において、
    　前記スイッチ制御信号生成回路は、第３のポインタをさらに有し、
    　前記第３のポインタは、前記第１および第２のポインタと共通の規則に基づいて、前記第１および第２のポインタと同一方向に動くものであり、
    　前記スイッチ制御信号生成回路は、前記デジタル入力信号が前記スイッチに入力される毎に、前記第１、第２および第３のポインタの位置のいずれか１つをランダムに選択して用いて前記スイッチ制御信号を生成する
    ことを特徴とするＤＥＭ回路。
  8. 　ループフィルタと、
    　前記ループフィルタから出力された信号を受け、デジタル変換する量子化器と、
    　前記量子化器のデジタル出力信号を、前記デジタル入力信号として受ける請求項１から７のうちいずれか１項に記載のＤＥＭ回路と、
    　前記ＤＥＭ回路のデジタル出力信号をＤ／Ａ変換し、アナログ信号として前記ループフィルタの入力にフィードバックするフィードバックＤ／Ａ変換器とを備えている
    ことを特徴とするデルタシグマ変調器。
  9. 　請求項１から７のうちいずれか１項に記載のＤＥＭ回路と、
    　前記ＤＥＭ回路のデジタル出力信号をＤ／Ａ変換する電流型Ｄ／Ａ変換器と、
    　前記電流型Ｄ／Ａ変換器の出力信号を受ける演算増幅器を有する電流電圧変換回路とを備えている
    ことを特徴とするＤ／Ａ変換器。
  10. 　請求項９記載のＤ／Ａ変換器であって、
    　前記ＤＥＭ回路の前段に設けられた、入力信号を受けるデルタシグマ変調器をさらに備え、
    　前記ＤＥＭ回路は、前記デルタシグマ変調器が出力したデジタル出力信号を前記デジタル入力信号として受ける
    ことを特徴とするＤ／Ａ変換器。
  11. 　電波を送受信するアンテナと、
    　請求項８に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の受信処理を行う受信部と、
    　送信信号の送信処理を行う送信部と、
    　前記受信部および前記送信部と前記アンテナとの間に設けられ、前記アンテナから前記受信部への前記受信信号の供給と、前記送信部から前記アンテナへの前記送信信号の供給とを切替える送受切替部とを備えている
    ことを特徴とする無線通信装置。
     
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