KR101015964B1 - 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그변환기 - Google Patents

연속 시간 시그마 델타 변조기를 위한 디지털-아날로그변환기 Download PDF

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Abstract

연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter)는 적어도 하나의 커패시터와 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압이 소정의 기준을 만족시킬 수 있도록 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다. 따라서 디지털-아날로그 변환기는 클록 신호의 듀티비를 제어하여 입력되는 디지털 신호에 상응하는 아날로그 신호를 적절하게 생성할 수 있다.

Description

연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기{DIGITAL TO ANALOG CONVERTER FOR A CONTINUOUS TIME SIGMA DELTA MODULATOR}
본 발명의 실시예들은 시그마 델타 변조기에 관한 것으로 특히, 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter)에 관한 것이다.
일반적으로, 시그마 델타 변조(sigma delta modulation)는 일종의 아날로그-디지털(Analog to Digital) 또는 디지털-아날로그(Digital to Analog) 변환을 위해 사용될 수 있고, 시그마 델타 변조기는 CMOS(Complementary Metal Oxide Semiconductor)를 이용하여 쉽게 구현될 수 있다.
연속 시간(Continuous Time) 시그마 델타 변조기는 이산 시간(Discrete Time) 아날로그 입력 신호와 대비되는 연속적인 아날로그 입력 신호를 입력받아 디지털 데이터를 출력하고, 일반적으로 디지털-아날로그 변환기(ADC, Analog to Digital Converter)를 포함한다.
시그마 델타 변조기 내의 디지털-아날로그 변환기는 입력되는 디지털 신호에 상응하는 아날로그 신호를 생성한다. 만일 디지털-아날로그 변환기가 디지털 신호 에 상응하는 아날로그 신호를 적절하게 생성하지 못하는 경우에는 시그마 델타 변조기의 성능이 좋지 않을 수 있다. 따라서 디지털 신호에 상응하는 아날로그 신호를 적절하게 생성할 수 있는 디지털-아날로그 변환기가 요구된다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 디지털 신호에 상응하는 아날로그 신호를 적절하게 생성할 수 있는 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Conveter)를 제공하는데 있다.
본 발명의 다른 목적은 상기 디지털-아날로그 변환기를 포함하는 시그마 델타 변조기를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 시그마 델타 변조기를 포함하는 집적 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter)는 적어도 하나의 커패시터 및 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압이 소정 의 기준을 만족시킬 수 있도록 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다. 예를 들어, 상기 클록 신호는 상기 제1 시간 구간에는 제1 논리 레벨에 상응할 수 있고 상기 제2 시간 구간에는 제2 논리 레벨에 상응할 수 있다.
일 실시예에 따라, 상기 제어부는 상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화할 수 있다.
일 실시예에 따라, 상기 제어부는 상기 적어도 하나의 커패시터를 충전하거나 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 상기 루프 필터에 제공할 수 있도록 상기 클록 신호를 기초로 상기 적어도 하나의 커패시터의 적어도 일단을 스위칭하는 스위칭부 및 기준 클록의 듀티비를 제어하여 상기 스위칭부에 상기 클록 신호를 제공하는 클록 생성기를 포함할 수 있다.
일 실시예에 따라, 상기 제어부는 양자화기로부터 출력된 디지털 신호를 기초로 상기 적어도 하나의 커패시터를 충전하거나 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 제공할 수 있다.
일 실시예에 따라, 상기 적어도 하나의 커패시터의 개수가 2 이상인 경우에는 상기 적어도 하나의 커패시터는 병렬로 연결될 수 있고, 상기 적어도 하나의 커패시터 각각은 양자화기로부터 출력된 디지털 신호를 기초로 독립적으로 동작될 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 디지털-아날로그 변환기는 적어도 하나의 커패시터 및 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호 를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압을 기초로 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다. 예를 들어, 상기 클록 신호는 상기 제1 시간 구간에는 제1 논리 레벨에 상응할 수 있고 상기 제2 시간 구간에는 제2 논리 레벨에 상응할 수 있다.
일 실시예에 따라, 상기 제어부는 상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화할 수 있다.
일 실시예에 따라, 상기 제어부는 상기 적어도 하나의 커패시터를 충전하거나 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 상기 루프 필터에 제공할 수 있도록 상기 클록 신호를 기초로 상기 적어도 하나의 커패시터의 적어도 일단을 스위칭하는 스위칭부 및 상기 적어도 하나의 커패시터에 남은 전류 또는 전압을 기초로 기준 클록의 듀티비를 제어하여 상기 스위칭부에 상기 클록 신호를 제공하는 클록 생성기를 포함할 수 있다.
일 실시예에 따라, 상기 제어부는 양자화기로부터 출력된 디지털 신호를 기초로 상기 적어도 하나의 커패시터를 충전하거나 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 제공할 수 있다.
일 실시예에 따라, 상기 적어도 하나의 커패시터의 개수가 2 이상인 경우에는 상기 적어도 하나의 커패시터는 병렬로 연결될 수 있고, 상기 적어도 하나의 커 패시터 각각은 양자화기로부터 출력된 디지털 신호를 기초로 독립적으로 동작될 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 연속 시간 시그마 델타 변조기는 적어도 하나의 적분기를 포함하는 루프 필터, 상기 루프 필터로부터 출력된 신호를 기초로 양자화 연산을 수행하여 디지털 신호를 출력하는 양자화기, 및 디지털-아날로그 변환기(DAC, Digital to Analog Converter)를 포함하고, 상기 디지털-아날로그 변환기는 상기 디지털 신호를 기초로 동작되는 적어도 하나의 커패시터와 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압을 기초로 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다.
일 실시예에 따라, 상기 적어도 하나의 커패시터의 개수가 2 이상인 경우에는 상기 적어도 하나의 커패시터는 병렬로 연결될 수 있고, 상기 적어도 하나의 커패시터 각각은 상기 디지털 신호를 기초로 독립적으로 동작될 수 있다.
일 실시예에 따라, 상기 제어부는 상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압이 소정의 기준을 만족시킬 수 있다. 예를 들어, 상기 제어부는 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화시킬 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 연속 시간 시그마 델타 변 조기를 포함하는 집적 회로(IC, Integrated Circuit)에 있어서, 상기 시그마 델타 변조기는 적어도 하나의 적분기를 포함하는 루프 필터, 상기 루프 필터로부터 출력된 신호를 기초로 디지털 신호를 출력하는 양자화기, 및 디지털-아날로그 변환기(DAC, Digital to Analog Converter)를 포함하고, 상기 디지털-아날로그 변환기는 상기 디지털 신호를 기초로 동작되는 적어도 하나의 커패시터와 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압을 기초로 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다.
예를 들어, 상기 집적 회로는 이미지 센싱, 적외선 센싱 및 바이오 센싱과 같은 용도로 사용되는 센서 장치와 CDMA(Code Division Multiple Access), GSM(Global System for Mobile telecommunication), WLAN(Wireless Local Area Network), DMB(Digital Multimedia Broadcasting) 및 Bluetooth를 포함하는 무선 수신기 장치에 포함될 수 있다.
일 실시예에 따라, 제어부는 상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화시킬 수 있다.
본 발명의 일 실시예는 클록 신호의 듀티비를 제어하여 입력되는 디지털 신 호에 상응하는 아날로그 신호를 적절하게 생성할 수 있다.
또한, 본 발명의 일 실시예는 클록 신호의 듀티비를 제어하여 디지털-아날로그 변환기(DAC, Digital to Analog Converter)의 성능을 개선할 수 있다.
본 발명의 실시예들에 관한 설명은 본 발명의 구조적 내지 기능적 설명들을 위하여 예시된 것에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예들에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 본 발명의 실시예들은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 본 발명의 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시가능 한 모든 조합을 포함하는 것으로 이해되어야 한다. 즉, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목을 포함할 뿐만 아니라 제1, 제2 및 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다 른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 기재된 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에서 기술한 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하 며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 연속 시간 시그마 델타 변조기를 나타내는 블록도이다.
도 1을 참조하면, 연속 시간 시그마 델타 변조기(100)는 합산부(110), 루프 필터(120), 양자화기(130) 및 디지털-아날로그 변환기(DAC, Digital to Analog Converter)(140)를 포함한다.
합산부(110)는 연속 시간 아날로그 입력 신호(x(t))를 디지털-아날로그 변환기(140)로부터 출력된 아날로그 신호(y(t))와 합산한다.
루프 필터(120)는 적어도 하나의 적분기를 포함할 수 있고, 적분 연산을 수행한다. 예를 들어, 적분기는 연산 증폭기(Operational Amplifier)와 커패시터로 구현될 수 있다.
양자화기(130)는 루프 필터(120)로부터 출력된 신호를 기초로 양자화 연산을 수행하여 디지털 신호(y(n))를 출력한다. 일 실시예에 따라, 디지털 신호(y(n))는 1 비트로 구현될 수 있고 다른 일 실시예에 따라, 디지털 신호(y(n))는 복수의 비트들로 구현될 수 있다.
디지털-아날로그 변환기(140)는 양자화기(130)로부터 출력된 디지털 신호(y(n))를 기초로 아날로그 신호(y(t))를 출력한다. 이하, 도 2 내지 도 6을 참조하여 디지털-아날로그 변환기(140)의 동작을 설명하기로 한다.
도 2는 도 1의 디지털-아날로그 변환기의 일 실시예를 나타내는 블록도이다.
도 2를 참조하면, 디지털-아날로그 변환기(140)는 커패시터(210) 및 제어부(220)를 포함하고, 제어부(220)는 클록 생성기(222)와 스위칭부(224)를 포함한다.
제어부(220)는 양자화기(130)로부터 출력된 디지털 신호를 기초로 커패시터(210)의 동작을 제어한다. 즉, 커패시터(210)는 양자화기(130)로부터 출력된 디지털 신호를 기초로 동작된다.
일 실시예에 따라, 디지털 신호(y(n))가 논리 하이에 상응하는 경우에는 커패시터(210)는 클록 생성기(222)와 스위칭부(224)에 의하여 충전 또는 방전이 수행될 수 있고, 디지털 신호(y(n))가 논리 로우에 상응하는 경우에는 커패시터(210)는 충전 또는 방전이 수행되지 않을 수 있다.
다른 일 실시예에 따라, 디지털 신호(y(n))가 논리 하이에 상응하는 경우에는 커패시터(210)는 클록 생성기(222)와 스위칭부(224)에 의하여 충전 또는 방전이 수행될 수 있고, 디지털 신호(y(n))가 논리 로우에 상응하는 경우에는 커패시터(210)는 충전이 단순하게 수행될 수 있다. 커패시터(210)의 충전은 나중에 디지털 신호가 논리 하이에 상응하는 경우 효율성을 증가시키기 위함이다.
제어부(220)는 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 제1 시간 구간 동안에는 커패시터(210)를 충전하고 제2 시간 구간 동안에는 커패시터(210)에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 커패시터(210)에 남은 전류 또는 전압이 소정의 기준을 만족시킬 수 있도록 제1 및 제2 시간 구간들을 제어한다. 예를 들어, 제1 시간 구간은 클록 신호가 논리 하이에 상 응하는 구간을 나타낼 수 있고, 제2 시간 구간은 클록 신호가 논리 로우에 상응하는 구간을 나타낼 수 있다.
클록 생성기(222)는 기준 클록(REF_CLK)의 듀티비를 제어하여 스위칭부(224)에 클록 신호(CLK)를 제공한다. 클록 신호(CLK)의 클록 주기가 제1 및 제2 시간 구간들(time intervals)을 가진다. 예를 들어, 클록 신호(CLK)는 제1 시간 구간에는 제1 논리 레벨(예를 들어, 논리 하이)에 상응할 수 있고 제2 시간 구간에는 제2 논리 레벨(예를 들어, 논리 로우)에 상응할 수 있다.
일 실시예에 따라, 기준 클록 신호(REF_CLK)는 디지털-아날로그 변환기(140)에 의하여 생성될 수 있고, 다른 일 실시예에 따라, 기준 클록 신호(REF_CLK)는 외부로부터 입력될 수 있다.
스위칭부(224)는 제1 및 제2 스위치들(224a, 224b)을 포함하고, 클록 생성기(230)로부터 출력된 클록 신호(CLK)를 기초로 동작된다. 예를 들어, 클록 신호(CLK)가 제1 논리 레벨(예를 들어, 논리 하이)에 상응하는 경우에는 스위칭부(220)는 커패시터(210)의 충전을 위하여 커패시터(210)의 양단을 제1 및 제2 기준 전압들(VREF1, VREF2)에 연결할 수 있고, 클록 신호(CLK)가 제2 논리 레벨(예를 들어, 논리 로우)에 상응하는 경우에는 스위칭부(220)는 커패시터(210)에 충전된 전류를 루프 필터(120)에 제공하기 위하여 커패시터(210)의 양단을 합산부(110)와 제3 기준 전압(예를 들어, 접지 전압(VSS))에 각각 연결할 수 있다.
일 실시에에 따라, 제1 내지 제3 기준 전압들(VREF1, VREF2, VSS)은 양자화기(130)로부터 출력된 디지털 신호(y(n))에 따라 변화될 수 있다. 이는 커패시 터(210)의 충전량 또는 충전 속도를 효율적으로 제어하기 위함이다.
도 3A 및 도 3B는 클록 신호에 따른 디지털-아날로그 변환기 내의 커패시터의 전압 및 전류를 나타내는 그래프들이다.
도 3A는 클록 신호의 듀티비가 50%인 경우를 가정하였고, 도 3B는 클록 신호의 듀티비가 25%인 경우를 가정하였다.
도 3A 및 도 3B에서, 제어부(220)는 제1 시간 구간(t1) 동안에는 커패시터(210)를 충전하고, 제2 시간 구간(t2) 동안에는 커패시터(220)를 방전한다. 제1 시점(tp1)은 클록 신호(CLK)의 한 주기 동안 커패시터(210)가 최고의 전압을 가지는 시점을 나타내고, 제2 시점(tp2)은 커패시터(210)에 충전된 전류의 적어도 일부를 루프 필터(120)에 제공한 시점을 나타낸다.
도 3A와 도 3B를 참조할 경우, 제1 및 제2 시간 구간들(t1, t2)의 비율(즉, 클록 신호(CLK)의 듀티비)에 따라 제2 시점(tp2)에서 커패시터(210)의 전류 또는 전압에 의한 디지털-아날로그 변환기(140)의 에러는 다를 수 있다. 즉, 도 3B에 도시된 제2 시점(tp2)의 커패시터(210)의 전류(320) 또는 전압(310)에 의한 디지털-아날로그 변환기(140)의 에러가 도 3A에 도시된 제2 시점(tp2)의 커패시터(210)의 전류(320) 또는 전압(310)에 의한 디지털-아날로그 변환기(140)의 에러보다 더 적을 수 있다.
또한, 도 3A와 도 3B를 참조할 경우, 제1 및 제2 시간 구간들(t1, t2)의 비율(즉, 클록 신호(CLK)의 듀티비)에 따라 제2 시점(tp2)에서 발생된 지터(jitter)에 의한 디지털-아날로그 변환기(140)의 에러는 다를 수 있다. 즉, 도 3B에 도시된 제2 시점(tp2)의 지터에 의한 디지털-아날로그 변환기(140)의 에러가 도 3A에 도시된 제2 시점(tp2)의 지터에 의한 디지털-아날로그 변환기(140)의 에러보다 더 적을 수 있다.
결과적으로, 제어부(210)는 제1 시간 구간(t1) 동안에는 커패시터(210)를 충전하고 제2 시간 구간(t2) 동안에는 커패시터(210)에 충전된 전류의 적어도 일부를 루프 필터(120)에 제공하며, 커패시터(210)에 남은 전류(320) 또는 전압(310)이 소정의 기준을 만족시킬 수 있도록 제1 및 제2 시간 구간들(t1, t2)을 제어한다.
일 실시예에 따라, 제어부(210)는 커패시터(210)에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화할 수 있도록 제1 및 제2 시간 구간들(t1, t2)을 제어할 수 있다. 즉, 디지털-아날로그 변환기(140)는 제1 시점(tp1)의 전압과 제2 시점(tp2)의 전류(320) 또는 전압(310)를 고려하여 에러를 최소화할 수 있다.
도 4는 도 1의 디지털-아날로그 변환기의 다른 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 디지털-아날로그 변환기(140)는 커패시터(410) 및 제어부(420)를 포함하고, 제어부(420)는 클록 생성기(422)와 스위칭부(424)를 포함한다. 도 2와 달리, 스위칭부(424)는 클록 신호(CLK)를 기초로 커패시터(410)의 일단을 기준 전압(VREF)과 연결하거나 합산부(110)와 연결할 수 있다. 즉, 스위칭부(424)는 커패시터(410)의 일단을 스위칭할 수 있다.
커패시터(410)와 제어부(420)는 도 2에 설명된 방식과 실질적으로 동일하게 동작되므로 자세한 설명은 생략하기로 한다.
도 5는 도 1의 디지털-아날로그 변환기의 또 다른 일 실시예를 나타내는 블록도이다.
도 5를 참조하면, 디지털-아날로그 변환기(140)는 복수의 커패시터들(510)과 제어부(520)를 포함하고, 제어부(520)는 클록 생성기(522)와 복수의 스위칭부(524)를 포함한다. 도 2와 달리, 복수의 커패시터들(510)은 병렬로 연결될 수 있고, 양자화기(130)로부터 출력된 디지털 신호(y(n))가 복수의 비트들을 포함할 수 있다.
일 실시예에 따라, 디지털 신호(y(n))를 구성하는 비트의 개수가 복수의 커패시터들(510)의 개수에 상응하는 경우에는 복수개의 커패시터들(510)은 디지털 신호(y(n))를 구성하는 비트들에 따라 각각 동작될 수 있다. 예를 들어, 디지털 신호(y(n))가 '010'에 상응하는 경우에는 제1 및 제3 커패시터들(510a, 510c)은 동작되지 않을 수 있고 제2 커패시터(510b)는 동작될 수 있다.
다른 일 실시예에 따라, 디지털 신호(y(n))의 비트 수가 복수의 커패시터들(510)의 개수에 상응하지 않는다면 제어부(520)는 디지털 신호(y(n))를 디코딩하여 복수의 커패시터들(510)을 독립적으로 동작시킬 수 있다. 예를 들어, 디지털 신호(y(n))가 '10'에 상응하는 경우에는 제어부(520)는 디지털 신호(y(n))를 디코딩하여 '010'의 동작 신호를 생성하여 제1 및 제3 커패시터들(510a, 510c)은 동작시키지 않을 수 있고 제2 커패시터(510b)는 동작시킬 수 있다.
복수의 커패시터들(510)와 제어부(520)는 도 2에 설명된 방식과 실질적으로 동일하게 동작되므로 자세한 설명은 생략하기로 한다.
도 6은 도 1의 디지털-아날로그 변환기의 또 다른 일 실시예를 나타내는 블 록도이다.
도 6을 참조하면, 디지털-아날로그 변환기(140)는 커패시터(610)와 제어부(620)를 포함하고, 제어부(620)는 클록 생성기(622)와 스위칭부(624)를 포함한다. 도 2와 달리, 클록 생성기(622)는 커패시터(610)의 전류 또는 전압을 기초로 기준 클록(REF_CLK)의 듀티비를 제어하여 스위칭부(6240)에 클록 신호(CLK)를 제공할 수 있다. 즉, 도 6에 도시된 제어부(620)는 커패시터(610)의 전류 또는 전압을 기초로 클록 신호(CLK)의 제1 및 제2 시간 구간들을 동적으로 제어할 수 있다.
또한, 도 6의 커패시터(610) 및 제어부(620)는 도 4 내지 도 5와 실질적으로 동일한 방식으로 구현될 수 있다.
도 7은 도 1의 시그마 델타 변조기가 포함된 집적 회로를 나타내는 블록도이다.
도 7을 참조하면, 집적 회로(700)는 아날로그 신호(x(t))를 기초로 시그마 델타 변조를 수행하여 디지털 신호(y(n))를 제공하는 시그마 델타 변조기(110)를 포함한다.
일 실시예에 따라, 집적 회로(700)는 이미지 센싱, 적외선 센싱 및 바이오 센싱과 같은 용도로 사용되는 센서 장치에 포함될 수 있고, 다른 일 실시예에 따라, 집적 회로(700)는 CDMA(Code Division Multiple Access), GSM(Global System for Mobile telecommunication), WLAN(Wireless Local Area Network), DMB(Digital Multimedia Broadcasting) 및 Bluetooth를 포함하는 무선 수신기 장치에 포함될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기에서 제시한 본 발명의 실시예들은 다음의 장점들을 포함하는 효과를 가질 수 있다. 다만, 본 발명의 모든 실시예들이 이를 전부 포함하여야 한다거나 본 발명의 특정 실시예가 다음의 장점만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예는 클록 신호의 듀티비를 제어하여 입력되는 디지털 신호에 상응하는 아날로그 신호를 적절하게 생성할 수 있다.
또한, 본 발명의 일 실시예는 클록 신호의 듀티비를 제어하여 디지털-아날로그 변환기(DAC, Digital to Analog Converter)의 성능을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 연속 시간 시그마 델타 변조기를 나타내는 블록도이다.
도 2는 도 1의 디지털-아날로그 변환기의 일 실시예를 나타내는 블록도이다.
도 3A 및 도 3B는 클록 신호에 따른 디지털-아날로그 변환기 내의 커패시터의 전압 및 전류를 나타내는 그래프들이다.
도 4는 도 1의 디지털-아날로그 변환기의 다른 일 실시예를 나타내는 블록도이다.
도 5는 도 1의 디지털-아날로그 변환기의 또 다른 일 실시예를 나타내는 블록도이다.
도 6은 도 1의 디지털-아날로그 변환기의 또 다른 일 실시예를 나타내는 블록도이다.
도 7은 도 1의 시그마 델타 변조기가 포함된 집적 회로를 나타내는 블록도이다.

Claims (19)

  1. 적어도 하나의 커패시터; 및
    클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 커패시터에 남은 전류 또는 전압이 소정의 기준을 만족시킬 수 있도록 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함하고,
    상기 제어부는
    상기 커패시터를 충전하거나 상기 커패시터에 충전된 전류의 적어도 일부를 상기 루프 필터에 제공할 수 있도록 상기 클록 신호를 기초로 상기 커패시터의 적어도 일단을 스위칭하는 스위칭부; 및
    상기 커패시터의 전압 또는 전류를 기초로 기준 클록의 듀티비 - 상기 듀티비는 상기 클록 신호의 한 주기에 대한 상기 제1 시간 구간의 비율임 - 를 제어하여, 상기 클록 신호를 생성하는 클록 생성기를 포함하는 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter).
  2. 제1항에 있어서, 상기 제어부는
    상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화하는 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제1항에 있어서, 상기 클록 신호는
    상기 제1 시간 구간에는 제1 논리 레벨에 상응하고 상기 제2 시간 구간에는 제2 논리 레벨에 상응하는 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 삭제
  5. 제1항에 있어서, 상기 제어부는
    양자화기로부터 출력된 디지털 신호를 기초로 상기 적어도 하나의 커패시터를 충전하거나 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 제공하는 것을 특징으로 하는 디지털-아날로그 변환기.
  6. 제5항에 있어서, 상기 적어도 하나의 커패시터의 개수가 2 이상인 경우에는 상기 적어도 하나의 커패시터는 병렬로 연결되고, 상기 적어도 하나의 커패시터 각각은 양자화기로부터 출력된 디지털 신호를 기초로 독립적으로 동작되는 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 적어도 하나의 커패시터; 및
    클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 커패시터에 남은 전류 또는 전압을 기초로 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함하고,
    상기 제어부는
    상기 커패시터를 충전하거나 상기 커패시터에 충전된 전류의 적어도 일부를 상기 루프 필터에 제공할 수 있도록 상기 클록 신호를 기초로 상기 커패시터의 적어도 일단을 스위칭하는 스위칭부; 및
    상기 커패시터의 전압 또는 전류를 기초로 기준 클록의 듀티비 - 상기 듀티비는 상기 클록 신호의 한 주기에 대한 상기 제1 시간 구간의 비율임 - 를 제어하여, 상기 클록 신호를 생성하는 클록 생성기를 포함하는 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter).
  8. 제7항에 있어서, 상기 제어부는
    상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화하는 것을 특징으로 하는 디지털-아날로그 변환기.
  9. 제7항에 있어서, 상기 클록 신호는
    상기 제1 시간 구간에는 제1 논리 레벨에 상응하고 상기 제2 시간 구간에는 제2 논리 레벨에 상응하는 것을 특징으로 하는 디지털-아날로그 변환기.
  10. 삭제
  11. 제7항에 있어서, 상기 제어부는
    양자화기로부터 출력된 디지털 신호를 기초로 상기 적어도 하나의 커패시터를 충전하거나 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 제공하는 것을 특징으로 하는 디지털-아날로그 변환기.
  12. 제11항에 있어서, 상기 적어도 하나의 커패시터의 개수가 2 이상인 경우에는 상기 적어도 하나의 커패시터는 병렬로 연결되고, 상기 적어도 하나의 커패시터 각각은 양자화기로부터 출력된 디지털 신호를 기초로 독립적으로 동작되는 것을 특징으로 하는 디지털-아날로그 변환기.
  13. 적어도 하나의 적분기를 포함하는 루프 필터;
    상기 루프 필터로부터 출력된 신호를 기초로 양자화 연산을 수행하여 디지털 신호를 출력하는 양자화기; 및
    디지털-아날로그 변환기(DAC, Digital to Analog Converter)를 포함하고,
    상기 디지털-아날로그 변환기는
    상기 디지털 신호를 기초로 동작되는 적어도 하나의 커패시터; 및
    클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압을 기초로 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함하고,
    상기 제어부는 상기 커패시터를 충전하거나 상기 커패시터에 충전된 전류의 적어도 일부를 상기 루프 필터에 제공할 수 있도록 상기 클록 신호를 기초로 상기 커패시터의 적어도 일단을 스위칭하는 스위칭부와 상기 커패시터의 전압 또는 전류를 기초로 기준 클록의 듀티비 - 상기 듀티비는 상기 클록 신호의 한 주기에 대한 상기 제1 시간 구간의 비율임 - 를 제어하여, 상기 클록 신호를 생성하는 클록 생성기를 포함하는 연속 시간 시그마 델타 변조기.
  14. 제13항에 있어서, 상기 적어도 하나의 커패시터의 개수가 2 이상인 경우에는 상기 적어도 하나의 커패시터는 병렬로 연결되고, 상기 적어도 하나의 커패시터 각각은 상기 디지털 신호를 기초로 독립적으로 동작되는 것을 특징으로 하는 연속 시간 시그마 델타 변조기.
  15. 제13항에 있어서, 상기 제어부는
    상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압이 소정의 기준을 만족시키는 것을 특징으로 하는 연속 시간 시그마 델타 변조기.
  16. 제15항에 있어서, 상기 제어부는
    상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화하는 것을 특징으로 하는 연속 시간 시그마 델타 변조기.
  17. 연속 시간 시그마 델타 변조기를 포함하는 집적 회로(IC, Integrated Circuit)에 있어서,
    상기 시그마 델타 변조기는
    적어도 하나의 적분기를 포함하는 루프 필터;
    상기 루프 필터로부터 출력된 신호를 기초로 디지털 신호를 출력하는 양자화기; 및
    디지털-아날로그 변환기(DAC, Digital to Analog Converter)를 포함하고,
    상기 디지털-아날로그 변환기는
    상기 디지털 신호를 기초로 동작되는 적어도 하나의 커패시터; 및
    클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압을 기초로 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함하고,
    상기 제어부는 상기 커패시터를 충전하거나 상기 커패시터에 충전된 전류의 적어도 일부를 상기 루프 필터에 제공할 수 있도록 상기 클록 신호를 기초로 상기 커패시터의 적어도 일단을 스위칭하는 스위칭부와 상기 커패시터의 전압 또는 전류를 기초로 기준 클록의 듀티비 - 상기 듀티비는 상기 클록 신호의 한 주기에 대한 상기 제1 시간 구간의 비율임 - 를 제어하여, 상기 클록 신호를 생성하는 클록 생성기를 포함하는 집적 회로.
  18. 제17항에 있어서, 상기 집적 회로는
    이미지 센싱, 적외선 센싱 및 바이오 센싱과 같은 용도로 사용되는 센서 장치와 CDMA(Code Division Multiple Access), GSM(Global System for Mobile telecommunication), WLAN(Wireless Local Area Network), DMB(Digital Multimedia Broadcasting) 및 Bluetooth를 포함하는 무선 수신기 장치에 포함되는 것을 특징으로 하는 집적 회로.
  19. 제17항에 있어서, 상기 제어부는
    상기 제1 및 제2 시간 구간들을 제어하여 상기 적어도 하나의 커패시터에 남은 전류 또는 전압으로 인하여 발생되는 에러를 최소화하는 것을 특징으로 하는 집적 회로.
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