JP2011526453A - デルタシグマ型アナログ−デジタル変換器、無線受信機、通信装置、方法、及びコンピュータプログラム - Google Patents

Abstract

デルタシグマ型アナログ−デジタル変換器（ＡＤＣ）が開示される。このＡＤＣは、フォワードパス構造と、フィードバック構造と、前記デルタシグマ型アナログ−デジタル変換器への入力信号と前記フィードバック構造からのフィードバック信号とを受信し、前記入力信号と前記フィードバック信号との差分である差分信号を前記フォワードパス構造へ出力するように構成される第１の減算エレメントと、を備え、前記フォワードパス構造は、アナログ入力信号をデジタル表現に変換するように構成される量子化器と、前記差分信号を入力して前記量子化器に対して出力信号を提供するように構成されるフォワードパスフィルタと、を備え、前記フィードバック構造は、第１のブランチと第２のブランチとを備え、前記第１のブランチは、前記減算エレメントに対して出力信号を提供するように構成される第１のデジタル−アナログ変換器と、アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性を持つ第１のフィードバックフィルタと、を備え、前記第２のブランチは、第２のデジタル−アナログ変換器を備え、前記第１のブランチ及び前記第２のブランチには、前記デジタル表現が供給され、前記第１のブランチ及び前記第２のブランチの出力は、前記第１のブランチ及び前記第２のブランチからの信号間の差分である信号を前記第１の減算エレメントに対して出力するように構成される第２の減算エレメントにおいて、合成される。無線受信機、通信

Description

本発明は、デルタシグマ型アナログ−デジタル変換器、そのような変換器を備える無線受信機、そのような無線受信機を備える通信装置、デルタシグマ型アナログ−デジタル変換のための方法、及びその方法を実装するコンピュータプログラムに関する。

例えば無線受信機においては、受信された無線周波数（ＲＦ）信号は、ベースバンド周波数又は中間周波数へのミキシングの後に、デジタル表現に変換されることが望ましい。このことは、アナログ−デジタル変換器（ＡＤＣ）によって実行される。これらの信号の変換は、他の低周波数帯変換（例えば、音声信号）と比べて、異なる要求を伴う。アナログベースバンド信号は、望ましくない信号成分（例えば、無線受信機による受信が望まれるチャネルに隣接するチャネルにおけるもの）を更に含む可能性がある。これらの望まれない信号成分は、ＡＤＣのダイナミックレンジ要件及び周波数範囲要件を減少させることを目的として、例えばチャネル選択フィルタ（ＣＳＦ）のような１以上のフィルタによってＡＤＣの前に抑制してもよい。成分の許容誤差(tolerance)及び信号品質(signal integrity)の理由によりＣＳＦは隣接チャネルの抑制を限定的にしか行わないので、ＣＳＦから出力される信号レベルは、強力な隣接信号によって定められる可能性がある。それゆえ、ＡＤＣは、望まれる信号単体が本当に必要とするよりも大きなダイナミックレンジを必要とする可能性がある。すると望まれる信号はＡＤＣによって提供されるダイナミックレンジの一部から利益を受けるのみとなり、望まれる信号のために十分なダイナミックレンジを提供するためには、ＡＤＣのダイナミックレンジは、望まれる信号単体のために必要なものと比べて増大する必要があるであろう。この余分なダイナミックレンジは、ＡＤＣの複雑性、サイズ、及び電力消費量を増大させる。それゆえ、如何にしてＡＤＣのより多くのダイナミックレンジを望まれる信号に対して利用可能にするかが問題である。

本発明の目的は、上述の問題を少なくとも軽減することである。本発明は、チャネル選択のためのフィルタリングによってフィードバックが提供されるデルタシグマ型ＡＤＣを利用可能であるという理解に基づく。

第１の態様によれば、デルタシグマ型アナログ−デジタル変換器であって、フォワードパス構造と、フィードバック構造と、前記デルタシグマ型アナログ−デジタル変換器への入力信号と前記フィードバック構造からのフィードバック信号とを受信し、前記入力信号と前記フィードバック信号との差分である差分信号を前記フォワードパス構造へ出力するように構成される第１の減算エレメントと、を備えるデルタシグマ型アナログ−デジタル変換器が提供される。前記フォワードパス構造は、アナログ入力信号をデジタル表現に変換するように構成される量子化器と、前記差分信号を入力して前記量子化器に対して出力信号を提供するように構成されるフォワードパスフィルタと、を備える。前記フィードバック構造は、第１のブランチと第２のブランチとを備え、前記第１のブランチは、前記減算エレメントに対して出力信号を提供するように構成される第１のデジタル−アナログ変換器と、アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性を持つ第１のフィードバックフィルタと、を備え、前記第２のブランチは、第２のデジタル−アナログ変換器を備える。前記第１のブランチ及び前記第２のブランチには、前記デジタル表現が供給され、前記第１のブランチ及び前記第２のブランチの出力は、前記第１のブランチ及び前記第２のブランチからの信号間の差分である信号を前記第１の減算エレメントに対して出力するように構成される第２の減算エレメントにおいて、合成される。

前記フィードバック構造は更に、１以上の更なるブランチを備えてもよく、前記１以上の更なるブランチのいずれかは、デジタル−アナログ変換器と、前記アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性を持つフィードバックフィルタと、を備え、前記１以上の更なるブランチには、前記デジタル表現が供給され、前記１以上の更なるブランチの出力は、少なくとも１つの減算エレメントにおいて、前記第１のブランチ及び前記第２のブランチの出力と合成される。

前記第１の減算エレメント及び前記第２の減算エレメントは、１つの減算エレメントの中に集積されてもよい。

前記第１の減算エレメント及び前記第２の減算エレメントのいずれかは、総和回路と、減算対象の信号パス上に構成される符号反転回路と、を備えてもよい。

前記した複数のデジタル−アナログ変換器のいずれかは、相互に異なるビットレートで動作するように構成されてもよい。前記第２のデジタル−アナログ変換器は、前記第１のデジタル−アナログ変換器よりも高いビットレートで動作するように構成されてもよい。

前記第２のデジタル−アナログ変換器の入力は、前記量子化器の出力に直接接続されてもよい。

前記第２のブランチは、第２のフィードバックフィルタを備えてもよい。

前記した複数のデジタル−アナログ変換器は、相互に異なる解像度で動作するように構成されてもよい。

前記した複数のフィードバックフィルタの少なくとも１つは、前記量子化器の出力と、対応する前記デジタル−アナログ変換器と、の間に接続されるデジタルフィルタであってもよい。

前記した複数のフィードバックフィルタの少なくとも１つは、対応する前記デジタル−アナログ変換器と、前記第１の減算エレメントの入力と、の間に接続されるアナログフィルタであってもよい。

前記変換器は、連続時間ベースで動作するように構成されてもよいし、離散時間ベースで動作するように構成されてもよい。離散時間ベースの動作の場合、前記した複数のデジタル−アナログ変換器の少なくとも１つは、前記量子化器と異なるビットレートで動作するように構成されてもよい。

前記フォワードパス構造は、フォワードパス伝達関数に影響を与えるように構成される１以上のローカルフィードバックパスを備えてもよい。

前記した複数のデジタル−アナログ変換器の少なくとも１つは、前記量子化器と異なる解像度で動作するように構成されてもよい。

前記した複数のフィードバックフィルタのいずれかの、利得及び周波数応答のうちの少なくとも一方は、動的に設定可能であってもよい。

第２の態様によれば、第１の態様に従うアナログ−デジタル変換のためのデルタシグマ型アナログ−デジタル変換器を備える無線受信機が提供される。

第３の態様によれば、第２の態様に従う無線受信機を備える通信装置が提供される。

第４の態様によれば、ベースバンド信号のデルタシグマ型アナログ−デジタル変換のための方法であって、差分信号を提供するために、入力信号からフィードバック構造のフィードバック信号を減算するステップと、フォワードパス信号を提供するために、フォワードパスフィルタによって前記差分信号をフィルタリングするステップと、前記フォワードパス信号をデジタル表現になるように量子化するステップと、前記フィードバック構造によって前記デジタル表現をフィードバックするステップと、を有し、前記フィードバック構造は、前記フィードバック信号を提供するために、第１のフィードバックフィルタ及び第１のデジタル−アナログ変換器を備える第１のブランチと、第２のデジタル−アナログ変換器を備える第２のブランチと、を備え、前記フィードバックするステップは、前記第１のブランチ及び前記第２のブランチに前記デジタル表現を供給するステップと、前記アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性に従って、フィルタリングを行うステップと、前記フィードバック構造において、デジタル−アナログ変換に従って変換を行うステップと、前記フィードバック信号を出力するために、前記第２のブランチの出力から前記第１のブランチの出力を減算するステップと、を有する、方法が提供される。

前記フィードバック構造は更に、１以上の更なるブランチを備えてもよく、前記１以上の更なるブランチのいずれかは、デジタル−アナログ変換器と、フィードバックフィルタと、を備え、前記フィードバックするステップは、前記１以上の更なるブランチに前記デジタル表現を供給するステップと、前記アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性に従って、前記１以上の更なるブランチにおいてフィルタリングを行うステップと、前記フィードバック構造において、デジタル−アナログ変換に従って、前記１以上の更なるブランチにおいて変換を行うステップと、少なくとも１つの減算エレメントにおいて、前記１以上の更なるブランチの出力を、前記第１のブランチ及び前記第２のブランチの出力と合成するステップと、を有してもよい。

前記方法は、前記した複数のデジタル−アナログ変換器を、相互に異なるビットレートで動作させるステップを更に有してもよい。前記方法は、前記第２のデジタル−アナログ変換器を、前記第１のデジタル−アナログ変換器よりも高いビットレートで動作させるステップを更に有してもよい。

前記第２のデジタル−アナログ変換によって実行される前記変換するステップは、前記デジタル表現上で直接実行されてもよい。

前記方法は、前記した複数のデジタル−アナログ変換器を、相互に異なる解像度で動作させるステップを更に有してもよい。

前記フィードバック構造における前記フィルタリングを行うステップは、アナログフィルタリングを行うステップ、及び／又は、デジタルフィルタリングを行うステップを有してもよい。

前記デルタシグマ型アナログ−デジタル変換は、連続時間ベースで実行されてもよいし、離散時間ベースで実行されてもよい。離散時間ベースの動作の場合、前記方法は、前記した複数のデジタル−アナログ変換器の少なくとも１つを、前記量子化するステップと異なるビットレートで動作させるステップを更に有してもよい。

前記方法は、前記した複数のデジタル−アナログ変換器の少なくとも１つを、前記量子化するステップと異なる解像度で動作させるステップを更に有してもよい。

前記フォワードパスは、１以上のローカルフィードバックパスを備えてもよく、前記差分信号の前記フィルタリングするステップは更に、前記フォワードパスにおいて信号をローカルにフィードバックすることにより、フォワードパス伝達関数に影響を与えるステップを有してもよい。

前記方法は、前記した複数のフィードバックフィルタのいずれかの、利得及び周波数応答のうちの少なくとも一方を、動的に設定するステップを更に有してもよい。

第５の態様によれば、命令を含むコンピュータプログラムコードを含むコンピュータプログラムであって、前記命令は、前記コンピュータプログラムコードを実行するプロセッサに、第４の態様に従う方法を実行させる、コンピュータプログラムが提供される。

実施形態の利点は、フィルタ機能がフィードバック構造に導入されてもループの安定性が維持されることである。ループのダイナミックスは、ループのカットオフ周波数の周辺で温存される。増強される周波数は、フィードバックフィルタのフィードバックフィルタ応答と同じであり、それゆえ、異なる通信標準への採用には、フィードバックフィルタのパスバンドを変更することが必要とされるだけである。

ここで注目すべきこととして、ＡＤＣは、ローカルフィードバックループを採用してフォワードパス応答を適合させることができる。そのようなローカルフィードバックループは、例えばＡＤＣの出力やＡＤＣ内の他のどこかで信号を感知し、フォワードパス内の何らかのエレメントへの（即ち、ＡＤＣの入力やフォワードパスへの主入力ではない場所への）フォワードパスへとその信号を供給して戻す。ローカルフィードバックループの効果は、フォワードパス伝達関数に対して貢献することであるが、フォワードパス経由での全体利得に対する貢献以外には全体利得を規定しない。それゆえ、ＡＤＣの利得は主として、ＡＤＣの出力からフォワードパスの主入力へのパスであるグローバルフィードバックパスによって規定される。それゆえ、本開示が「フィードバックパス」という用語に言及する場合、明示的にローカルフィードバックパスと呼ばない限り、この用語の意味はグローバルフィードバックパスである。何らかのローカルフィードバックパスはフォワードパス伝達関数に影響を与える(be accounted for)と考えられるが、本開示の一般的なアプローチの一部ではなく、本開示に注目すれば理解できるであろう通り、フォワードパスの特徴に対する貢献以上に特別な効果を与えるものではない。

、 、 、 、 、 、 、 、 図１乃至図９は、提案するデルタシグマ型ＡＤＣの様々な実施形態を概略的に示す。 実施形態に係る方法を概略的に示すフローチャートである。 本発明に係る方法のいずれかの実施形態のコンピュータによる実装のためのプログラムコードを含むコンピュータ読み取り可能な媒体を概略的に示す。 実施形態に係る無線受信機を概略的に示すブロック図である。 実施形態に従う通信装置を概略的に示すブロック図である。

本発明の理解のために、無線周波数（ＲＦ）ＡＤＣ（即ち、例えばベースバンド信号をデジタル表現に変換するのに適したＡＤＣ）の適用を最初に説明する。ゼロ中間周波数（ＩＦ）受信機及びローＩＦ受信機のアーキテクチャは、通信装置（例えば、移動体電話）のような無線デバイスにとって良く知られている。そのような受信機については、望まれるＲＦ信号が、受信機ミキサーによって、ゼロ周波数又はゼロに近い周波数のベースバンド信号へとダウンコンバートされる。このミキサーの前は、提供される唯一の周波数選択性は、典型的には、周波数分割多重（ＦＤＤ）システム又は時分割多重（ＴＤＤ）システムそれぞれに対して、デュープレクサ又は受信機フィルタ（例えば、表面弾性波（ＳＡＷ）フィルタ）を介したバンド選択性である。受信バンドにおいて、隣接チャネル信号が望まれる信号よりもずっと強い場合がある。これらの隣接チャネル信号は、典型的には、受信機ミキサーに続く１以上のチャネル選択フィルタによって抑制される。ＣＳＦまでは、全ての回路が、正確な信号検出のために必要とされるノイズ及び干渉のフロアに対する十分なマージンを含んだ、望まれる信号及び隣接チャネル信号のフル・スプリアスフリーダイナミックレンジ（ＳＦＤＲ）をサポートしなければならない。受信機の低雑音増幅器（ＬＮＡ）については、フロアは入力信号の熱雑音によって決定され、最大信号は供給電圧及びバイアス電流によって制限される。後段のために信号電力が増大され、電力消費量の理由により、これが意味することは、供給電圧は全ての回路に対してほぼ同じであるので、多少の電圧利得（例えば３０ｄＢ）がダイナミックレンジの上限を重視しながら加えられるということである。ダイナミックレンジ（ＤＲ）要件を緩和するために、チャネル選択フィルタリングが適用され、理想的には（即ち、阻止帯域では無限の減衰であり通過帯域では減衰の無い無限の急な傾きを持つフィルタであれば）、これにより、望まれる信号のみがＤＲの上限に影響を与える(challenge)結果になる。現実の受信機は、典型的には、ミキサーのアウトプットにおける受動極(passive pole)としてＣＳＦを実装し、後段には、アクティブラダー(active ladder)、又は、双２次ベースのローパス又はバンドパスのフィルタ(bi-quad based, low-pass or band-pass filter)が続き、その結果、隣接チャネル信号が無限に減衰する。熱雑音を低く維持するために、フィルタのキャパシタは比較的大きくなければならない（即ち、キャパシタＣを通って得られる熱雑音電圧ｖ_ｎは、ｖ_ｎ ^２＝ｋＴ／Ｃであり、ここで、ｋはボルツマン定数であり、Ｔは絶対温度である）。そして、これらのキャパシタは回路領域にかなりのものを加え、それゆえコストがかかる。これらのキャパシタはまた、それほど大きな歪みを生まずに駆動するためには多くの電力が必要とされるので電力消費量も増加させ、その結果、相互変調(inter-modulation)雑音をもたらすであろう。マルチ標準（例えば、ＧＳＭ及びＷＣＤＭＡの受信機）において、ＣＳＦ応答は、そのような場合に、各モードに対して最適化されなければならず（フィルタの極をシフトさせることによって、又は固定周波数のフィルタ間で切り替えを行うことによって）、さもないと、隣接チャネルの抑制は、最も広い帯域幅のモードに対してのみ有効となるであろう。

ＣＳＦの後段で、結果として得られる信号は、ＡＤＣにおいてデジタル化される。上述の通り、アナログＣＳＦは、隣接チャネルの抑制を限定的にしかせず、ＣＳＦの信号出力の最大電圧レベルは、強力な隣接チャネルによって設定されるかもしれない。それゆえ、ＡＤＣは、典型的には、望まれる信号単体が必要とするよりも広いダイナミックレンジを持たなければならない。実際上は、このことは、望まれる信号をＡＤＣのクリッピングレベルよりもずっと低く留めることにより達成される（恐らく、望まれる信号が最大信号レベルに近づいている場合を除く。この場合、望まれる信号は隣接チャネルと少なくとも同じくらい強く、余分なＤＲマージンは不要である）。余分なＤＲマージンは、ＡＤＣの複雑性、サイズ、及び電力消費量を増大させる。ＡＤＣのクリッピングポイントは、ＡＤＣの圧縮点(compression point)（即ち、入力参照圧縮点(input-referred compression point)及び出力参照圧縮点(output-referred compression point)それぞれについて、ＣＰ_ｉ及びＣＰ_ｏ）に近く、これは、最大信号レベルを測定するのにより便利なやり方である。ＣＰ_ｉ及びＣＰ_ｏは、それぞれ、利得が小信号値から１ｄＢ低下する又は逸れる入力信号レベル及び出力信号レベルとして定義される。

一般的なＡＤＣのトポロジはデルタシグマ型ＡＤＣであり、入力信号はフィルタ（例えば、積分器のセット）を通って量子化器に供給される。量子化器は、通常、信号の帯域よりもずっと高いレートでサンプリングされる少々の出力ビット（例えば、１、２、又は４）しか持たない（もっと多くすることも可能ではあるが）。一例では、量子化器は単一ビットの比較器に過ぎない。量子化器の出力（即ち、デジタル表現）は、デジタル−アナログ変換器（ＤＡＣ）へとルーティングされ、ＤＡＣの出力は、ＡＤＣの入力において入力信号から減算されて、フィードバックループを形成する。量子化器の出力はまた、ＡＤＣのデジタル化された出力でもある。

ここで注目すべきこととして、ＡＤＣは、ローカルフィードバックループを採用してフォワードパス応答を適合させることができる。そのようなローカルフィードバックループは、例えばＡＤＣの出力やＡＤＣ内の他のどこかで信号を感知し、フォワードパス内の何らかのエレメントへの（即ち、ＡＤＣの入力やフォワードパスへの主入力ではない場所への）フォワードパスへとその信号を供給して戻す。ローカルフィードバックループの効果は、フォワードパス伝達関数に対して貢献することであるが、フォワードパス経由での全体利得に対する貢献以外には全体利得を規定しない。それゆえ、ＡＤＣの利得は主として、ＡＤＣの出力からフォワードパスの主入力へのパスであるグローバルフィードバックパスによって規定される。それゆえ、本開示が「フィードバックパス」という用語に言及する場合、明示的にローカルフィードバックパスと呼ばない限り、この用語の意味はグローバルフィードバックパスである。何らかのローカルフィードバックパスはフォワードパス伝達関数に影響を与える(be accounted for)と考えられるが、本開示の一般的なアプローチの一部ではなく、本開示に注目すれば理解できるであろう通り、フォワードパスの特徴に対する貢献以上に特別な効果を与えるものではない。

デルタシグマ型ＡＤＣはそれゆえ、デジタルストリームが入力信号を表す電圧フォロワのように振る舞う。ＡＤＣの解像度を高めるために、信号帯域幅を犠牲にして、デジタルＡＤＣの出力ストリームはフィルタリングされてダウンサンプリングされ、望まれる信号に関する更なる選択性及び増加した解像度を提供する。帯域内信号については、デルタシグマ型ＡＤＣのクリッピングは、最終段（即ち、量子化器）において発生し、その結果、出力シーケンスは、単一ビットの比較器では殆ど１又は０となり、或いは、複数ビットの比較器では殆ど最高又は最低のコードのシーケンスとなる。

デルタシグマ型ＡＤＣは、連続時間型であってもよいし、離散時間型であってもよい。前者の場合、ＡＤＣのフィルタはアナログの連続時間型フィルタであり、サンプリングは量子化器によって行われる。後者の場合、サンプリングはＡＤＣの前に行われ、ＡＤＣ全体が、典型的にはフォワードパス内のスイッチドキャパシタ・フィルタを用いて、サンプリングされる。雑音が理由で、ＡＤＣのフィルタは典型的には、先行するアナログチャネル選択フィルタと同様の複雑性を持つ。

発明者達は、受信機の集積を更に増大させるためには、ＡＤＣのフィルタとチャネル選択フィルタとを組み合わせることが望ましいであろうということを発見した。マルチ標準の受信機にとっても、選択性の大部分を、柔軟でより堅固なフィルタ応答を達成可能なデジタルドメインに移動させることが望ましいかもしれない。図１乃至図９を参照して説明されるであろう通り、このことは、チャネル選択のためのフィルタリングによって与えられるデルタシグマ型ＡＤＣのフィードバックによって達成される。

完全性のために、却下された代替ソリューションに関する議論も説明されるであろう。デルタシグマ型ＡＤＣのフォワードパスフィルタ内で隣接チャネル信号を抑制する試みは、うまくいかないことが示された。簡単にするために、大きなオーバーサンプリング係数を想定してデルタシグマ型ＡＤＣを複素周波数（ｓ）のドメインにモデル化できるようにする。伝統的なフィードバックモデルを適用すると、

が与えられる。ここで、Ｖ_ｉは入力信号であり、Ｖ_ｅはフォワードパスフィルタへの信号であり、Ｖ_ｏは量子化器からの出力であり、Ａはフォワードパスの利得であり、βはフィードバックのゲインである。表記を簡単にするために明示的な周波数依存性は省略されており、フォワードパスは、全体のフォワードパスの利得Ａを達成するために１以上のローカルフィードバックループを含んでもよい。Ｔ＝βＡ、Ｆ＝Ｔ＋１とすると、この方程式は、

のように変形可能である。ここから、閉ループ利得である

を得ることができる。

フォワードパスのループフィルタ応答Ｈ_Ａ及び量子化利得Ｇ_ｑを持つフィードバックモデルを拡張(augmenting)すると、Ａ＝Ｈ_Ａ・Ｇ_ｑであり雑音ｖ_ｎｑである場合に、

が得られる。ここで、量子化雑音は、ｖ_ｎｑ＝ΔＶ／√（１２）という関係に従う、量子化解像度ΔＶに依存する。これにより、

が得られ、これは、デルタシグマ型ＡＤＣの閉ループと雑音伝達利得とを、

に導く。ここで、Ｆ＝１＋Ｈ_Ａ・Ｇ_ｑ＞＞１の場合に、近似が有効である。

このことは、デルタシグマ型ＡＤＣの利得がフィードバック係数の逆数１／βによって与えられるということを示す。例えばローカルフィードバックを使用することにより隣接チャネル信号を抑制するようにフィルタ応答Ｈ_Ａ（ｓ）を適合させることは、それゆえ、ループ利得が極めて低く（即ち、Ｈ_ＡＧ_ｑ≦１）なるまでは効果的ではないであろう。実際上のループフィルタにとっては、ＡＤＣ応答は殆ど単一であり、出力クリッピングは、信号の周波数からは独立して、同一のレベルで発生するであろう。フォワードループフィルタを形成することにより隣接チャネル信号を減衰させることも、量子化雑音に深刻な影響を与えるであろう。というのも、１／Ｈ_ＡＧ_ｑの項が、Ｈ_Ａが隣接チャネルを無効化する周波数にまで増大するからである。

伝統的には、フィードバック係数βは一定であり、フィードバックＤＡＣの利得によって与えられる。ＤＡＣも、伝統的には量子化器と同じ量でオーバーサンプリングされるので、関心のある周波数帯において平坦な周波数応答を持つ（即ち、近隣の隣接チャネルを抑制しない）。しかしながら、本発明のアプローチに従ってフィードバックパス内にフィルタを追加することにより、デルタシグマ型ＡＤＣの伝達関数を適合させることができる。

図１は、量子化器１０２及びフォワードパスフィルタ１０４を有するフォワードパス構造を備え、ローカルフィードバックループを備えてもよい、デルタシグマ型ＡＤＣ１００を概略的に示す。デルタシグマ型ＡＤＣ１００は更に、減算エレメント１０６と、デジタル−アナログ変換器（ＤＡＣ）１０８及びフィードバックフィルタ１１０を有するフィードバック構造と、を備える。フィードバック構造は、減算エレメント１０６に対してフィードバック信号を提供する。減算エレメント１０６は、デルタシグマ型アナログ−デジタル変換器への入力信号と、フィードバック構造からのフィードバック信号とを受信し、入力信号とフィードバック信号との差分である差分信号をフォワードパス構造へ（即ち、フォワードパスフィルタ１０４へ）出力することで、量子化器が信号に作用できるようにする。図中、太線はデジタル表現の信号の流れを示し、その他の矢印線はアナログ信号を示す。

量子化器１０２は、フォワードパスフィルタ１０４から与えられるアナログ入力信号をデジタル表現に変換するように構成される。このデジタル表現はデルタシグマ型ＡＤＣ１００の出力でもある。このデジタル表現は、フィードバックフィルタ１１０へも提供される。フィードバックフィルタ１１０はデジタルドメインで動作し、それゆえ、デジタルフィルタとして実装される。デジタルドメインで動作するフィードバックフィルタ１１０を持つことの利点は、柔軟で効率的なフィルタの設計が可能になることである。デジタルでフィルタされた信号はＤＡＣ１０８へ与えられ、ＤＡＣ１０８はこれをアナログ信号に変換し、このアナログ信号は減算エレメント１０６へ与えられる。フィードバックフィルタ１１０は、アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べてフィードバック構造において減衰されるような利得対周波数特性を持つ。このことは、デルタシグマ型ＡＤＣ１００が望まれる周波数範囲で信号を増幅し、それゆえ、ＡＤＣのみならずフィルタとしても振る舞うであろうということを示唆する。上述したフィルタ無しフィードバックループと同様の表記を用いると、デルタシグマ型ＡＤＣのクリッピングレベルは、その出力レベル（即ち、デジタル表現又はコード）によって与えられ、望まれる信号と比べると、隣接チャネル信号に対してはより高い入力参照クリッピングポイントが与えられる。即ち、クリッピングポイントＣＰ_ｏが定義パラメータ(defining parameter)であり、ＣＰ_ｉ＝ＣＰ_ｏ／Ａ_ｆである。Ｈ_ＡＧ_ｑの項はフィードバックフィルタ１１０のフィードバックフィルタ関数Ｈ_βに依存しないので、フィードバックフィルタ無しの例と同じ相対量子化雑音がここで与えられる。フィードバックフィルタ１１０がハイパス特性を持っており大きなフィードバックループ遅延を持たない場合、適切に実装すれば、ループの安定性の性質は維持されるであろう。ハイパス以外のフィルタ特性（例えば、バンドパス特性）も可能である。安定性のためには、レイテンシを低く維持することが望まれる。フィードバックフィルタ１１０の周波数応答は、望まれる信号に対しては比較的平坦であることが好ましいが、望まれない信号よりは利得が低いことが望ましい。それゆえ、ハイパスフィルタは階段状の応答を持つことができ、これは例えば、従来のフィルタ技術によって、或いは、異なる利得及び周波数応答を持つ２つのパスを追加することにより、達成可能である。

図２は、図１に示したものに類似したデルタシグマ型ＡＤＣ２００を概略的に示すが、そのフィードバックフィルタ２１０はアナログドメインで動作する。それゆえ、ＤＡＣ２０８とＡＤＣ入力との間にフィードバックフィルタ２１０を持つことが考えられる。すると、このフィルタはアナログフィルタでなければならない。望まれる信号を増強するために、このアナログフィルタは原理上、ＣＳＦ（これも伝統的にＡＤＣの前で適用されるアナログフィルタである）に似ていなければならないが、ここではＡＤＣ１００に組み込まれ、周波数に関して逆のフィルタ特性を持つ。その他の特徴は、図１のＡＤＣと同様である。

ループ遅延の追加が受け入れられない場合、フィードバック構造を、それぞれフィードバックフィルタのデジタル実装及びアナログ実装に関する図３及び図４に概略的に示すように実装することができる。ここには、フィードバック信号のための直接パス３０３，４０３とフィルタパス３０５，４０５との組み合わせがある。それぞれ図１及び２を参照して説明した実施形態と比べて、追加の減算エレメント３０７，４０７が備えられ、これはフィルタパス及び直接パスをスケーリングするために使用可能である（各パスでスケーリングが直接実行されない場合は）。例えば、フィルタパスは、望まれる信号の減衰を得るために、直接パスの利得の９０％しか持たない場合がある。直接パスが原因で、付加される遅延は存在せず、ループのカットオフ周波数の周辺でループのダイナミックスは温存される。増強される周波数は、フィードバックフィルタ３０９，４０９に関するフィルタ応答Ｈ_β２と同じであろう。それゆえ、異なる標準に採用することは、パスバンドの変更を必要とするだけである。このことは、図３に示す実施形態のデジタルフィルタ３０９に対して特に適している。ここで、Ｈ_β２ロールオフは、極めて急峻にすることができる。減算エレメント３０９，４０９は分離したブロックとして示されているが、１０６と組み合わせて１つのブロックにすることができる。減算エレメントは、１つの正入力と１つの負入力とを持つように示されているが、対応する信号パスにおける１以上のコンポーネントの適切な符号反転が実行されれば、総和回路としても実現可能である。

ゼロＩＦにおける適用では、ＩＦ周波数をゼロ周波数（ＤＣ）からＲＦ信号帯域幅の半分にまで増強することが望ましく、これは例えば、フィードバックフィルタ特性Ｈ_β２が信号と同じ帯域幅でＩＦ周波数に中心を持つローパスフィルタを実装する場合に、達成可能である。ローＩＦ受信機の場合、フィルタ特性Ｈ_β２は、信号と同じ帯域幅でＩＦ周波数に中心を持つバンドパスフィルタとすることができる。

本発明の原理の他の適用では、フィルタは、隣接チャネル・インターフェアラ(interferer)を中心に持つ急峻なバンドパスフィルタとすることができる。中心周波数の利得が符号に(sign)に関して適切に選択されれば、フィードバック信号は増幅され、その結果、フィードバックＤＡＣのダイナミックスが許す限り、これらの周波数が全体的に抑制され、圧縮点が増大される。例として、ワイドＬＴＥチャネルに近いナローバンドＧＳＭインターフェアラや、同様の状況を、効率的に抑制することができる。それゆえ、様々なセルラ標準のためのフィルタ特性の最適化が実現可能である。これは、本発明のアプローチに従うＲＦデルタシグマ型ＡＤＣを持つ受信機を備える通信装置によって制御されるフィルタのために再設定可能な利得及び周波数応答を持つことにより動的に実行可能である。この制御は、通信装置の制御プログラム内に与えられる情報に基づくことができ、場合によっては、通信装置が動作している通信システムから与えられる情報の助けを得ることができる。

ＤＡＣ３１１，３１３；４１１，４１３は、相互に、そして望まれるならば量子化器３１５，４１５とも、異なるレート、異なる解像度で動作可能である。例えば、直接パスＤＡＣ３１３，４１３は、フィルタパスＤＡＣ３１１，４１１よりも高いレートで動作可能であり、フィルタ３０９，４０９のフィルタ関数は、ループ内の安定性を維持したまま増強可能である。同様のことは解像度にも当てはまり、フィルタパス内の解像度が高くなるほどフィルタリングを増強することができる。これらの特徴は、単独で又は組み合わせて適用可能である。

図３及び図４に示す実施形態のその他の特徴は、それぞれ図１及び図２に示す実施形態のそれと同様である。

図３及び図４を参照して説明した実施形態の特別な利点は、追加のループ遅延が導入されないことであり、このことは、フィルタ機能がフィードバック構造に導入されてもループの安定性が維持されることを示唆する。これは直接パス３０３，４０３に起因するものであり、ループのダイナミックスは、ループのカットオフ周波数の周辺で温存される。増強される周波数は、フィードバックフィルタ３０９，４０９のフィードバックフィルタ応答と同じであり、それゆえ、異なる標準への採用には、フィルタ３０９，４０９のパスバンドを変更することが必要とされるだけである。

フィードバックパス間でフィルタ機能を分散するために２以上のフィルタフィードバックパスを提供することもできる。図５及び図６は、それぞれデジタルフィードバックフィルタ及びアナログフィードバックフィルタの適用のための、２つのフィードバックパスの使用を示す。図７及び図８は、２つのフィードバックパスを示し、一方のパスはデジタルフィルタリングを適用し、他方のパスはアナログフィルタリングを適用する。図９は、直接パスと共にデジタルフィードバックフィルタパス及びアナログフィードバックフィルタパスを任意に組み合わせることを示す。図１乃至図４の実施形態のいずれかに関して説明したものと同じ原理が当てはまる。

図１乃至図９の実施形態のいずれにとっても、デルタシグマ型ＡＤＣは、連続時間ベースで動作することもできるし、連続時間型フィルタに対する適切な変更がなされるものと想定すれば、例えばスイッチドキャパシタによって、サンプリングされるデルタシグマＡＤＣとしても動作可能である。本発明のアプローチと同じ原理は、これらのタイプの動作両方に当てはまる。

図１０は、実施形態に従うデルタシグマ型アナログ−デジタル変換のための方法を示すフローチャートである。減算ステップ１０００で、デルタシグマ型ＡＤＣへの入力信号からフィードバック信号が減算される。それゆえ、差分信号が与えられる。差分信号フィルタリングステップ１００２で、差分信号がフィルタリングされる。フィルタリングされた信号は、量子化器に与えられ、量子化ステップ１００４で量子化され、デジタル表現を与える。デジタル表現は、好ましくは少々のビット（例えば、１、２、又は４ビット）を含むだけであるが、もっと多くのビットを表現中に与えることもできる（例えば、６又は８ビット）。デジタル表現は、デルタシグマ型ＡＤＣの出力として与えられるが、フィードバック信号を提供するためのフィードバック構造へのフィードバックのためにも与えられる。フィードバックは、フィードバックフィルタリングステップ１００６におけるフィルタリングを含み、無線周波数信号のアナログ−デジタル変換において望まれる周波数が、望まれない周波数と比べて減衰されるような、利得対周波数特性を伴う（例えば、ハイパス、バンドパス、又はローパスのフィルタ）。上述したように、全体ループの利得は、フィードバックフィルタ応答の逆数に依存し、望まれる周波数のための利得は増加される。望まれる信号に対する圧縮点は低められるが、望まれない周波数に対してはそのまま温存される。デジタル−アナログ変換ステップ１００８で、フィードバック信号がアナログドメインに変換される。上述したように、デジタル−アナログ変換は、量子化器からのデジタル表現上で直接実行してもよいし、ステップ１００６でフィルタされたデジタルフィルタ信号上で実行されてもよい。デジタル−アナログ変換が量子化器からのデジタル表現上で直接実行される場合、ステップ１００６のフィルタリングはアナログドメインで実行される。

ステップ１０００乃至１００８は、必ずしも、連続的に実行されるもの又は提示される順序で実行されるものと見なされる必要はない。依拠する原理に応じて、これらのステップは並行に又は同時に実行され、連続的なフィードバックフローを提供する。ステップの動作は、連続時間ベースで実行されてもよいし、離散時間ベース（即ち、サンプリングされた信号上）で実行されてもよい。

オプションとして、フィードバック構造が、第１のフィードバックフィルタ及び第１のデジタル−アナログ変換器（ＤＡＣ）を持つ第１のブランチと、第２のＤＡＣを持つ第２のブランチと、を備える場合、この方法は更に、デジタル表現を第１及び第２のブランチに供給するステップと、第２のブランチの出力から第１のブランチの出力を減算してフィードバック信号を出力するステップとを備え、次に減算ステップ１０００において入力信号からフィードバック信号が減算される。２つのＤＡＣは、同一の又は異なるビットレートで、及び／又は、同一の又は異なる解像度で、動作可能である。例えば、第２のＤＡＣは、第１のＤＡＣよりも高いビットレートで動作可能である。このことは、第２のＤＡＣが直接デジタル表現上で動作し、第２のブランチがフィルタリングを伴わない場合に、特に役立つ。そしてもちろん、ＤＡＣの動作は、量子化器と異なるビットレート及び／又は解像度で動作することもできる。３以上のフィードバックブランチも使用可能である。

本発明に従う方法は、フィードバックフィルタがデジタルフィルタである場合に特に、例えばコンピュータ及び／又はプロセッサのような処理手段の助けを伴う実装に適している。それゆえ、処理手段、プロセッサ、又はコンピュータに、デルタシグマ型ＡＤＣにおいて、図１０を参照して説明した実施形態のいずれかに従う方法のいずれかの諸ステップを実行させるように構成された命令を含む、コンピュータプログラムが提供される。コンピュータプログラムは、好ましくは、図１１に示すようにコンピュータ読み取り可能な媒体１１００に格納されたプログラムコードを含み、このプログラムコードは、処理手段、プロセッサ、又はコンピュータ１１０２に、本発明の実施形態に従う（好ましくは図１０を参照して説明した実施形態のいずれかとしての）方法をそれぞれ実行させるために、処理手段、プロセッサ、又はコンピュータ１１０２によってロード及び実行が可能である。コンピュータ１１０２及びコンピュータプログラム製品１１００は、プログラムコードを順次実行するように構成可能であり、方法のいずれかの諸動作は段階的に（例えば、上述した通信システムからフィルタ特性の変更に関する情報を受信すると）実行されるが、大部分は、プログラムコードをリアルタイムベースで実行するように構成され、方法のいずれかの諸動作は、データの必要性及び利用可能性（即ち、デルタシグマ型ＡＤＣの実行中の動作）に応じて実行される。処理手段、プロセッサ、又はコンピュータ１１０２は、好ましくは、通常は組み込みシステムと呼ばれるものである。それゆえ、図１１に図示されるコンピュータ読み取り可能な媒体１１００及びコンピュータ１１０２は、原理の理解を与えるための説明を目的とするのみであると解釈されるべきであり、エレメントの何らかの直接的図解として解釈すべきではない。

図１２は、無線信号を受信するアンテナ１２０２を備える無線受信機１２００を概略的に示すブロック図である。無線信号は、例えば低雑音増幅器、ミキサー、及びＣＳＦ（いずれも不図示）を経由してデルタシグマ型ＡＤＣ１２０４に与えられ、デルタシグマ型ＡＤＣ１２０４は、図１乃至図９のいずれかを参照して説明した実施形態のいずれかに従って構成されている。デルタシグマ型ＡＤＣ１２０４は、上述の通り、ＲＦ信号をデジタル表現に変換し、また、望まれない周波数（即ち、帯域外信号）を減衰させる。デジタル表現は、無線受信機１２００における更なる処理（例えば、無線受信機１２００からの出力として復調信号を提供する復調器１２０６）へと与えられる。オプションとして、無線受信機１２００は、無線受信機１２００の動作を制御するように構成可能な制御器１２０８を備える。制御器１２０８は例えば、フィードバックフィルタを適応的に動作するように制御することで、デルタシグマ型ＡＤＣが上述のＣＳＦの特徴を含んで望まれる帯域の受信を増強する一方で隣接帯域のインターフェアラを抑制するという意味で、デルタシグマ型ＡＤＣの制御を提供することができる。

図１３は、通信装置１３００を概略的に示すブロック図である。通信装置１３００は、図１２を参照して説明した実施形態のいずれかに従う無線受信機１２００を備える。無線受信機１２００は、ＲＦ信号を受信し、望まれる情報を含む復調された出力を提供するように構成される。この情報は、処理ブロック１３０２内の更なる情報処理へと与えられる。このことは、汎用処理ブロックとして示される。汎用処理ブロックは、例えば、通信装置１３００の特定のニーズに従い、デコード、プロトコル処理、及び高次レイヤ処理を含むことができる。オプションとして、通信装置は、ユーザとの対話のためのユーザインタフェース１３０４を備える。更にオプションとして、通信装置１３００は、通信装置１３００の動作を制御するように構成されるプロセッサ１３０６を備える。プロセッサ１３０６は、好ましくは、プログラムコード、システム情報、ワーク情報、コンテンツ等を格納するためのメモリ１３０８と協力して動作する。オプションとして、プロセッサ１３０６は、例えばフィルタ特性を割り当てるために、無線受信機のオプションの制御器１２０８と協働する。

まとめると、ＡＤＣのフィードバックパス内にフィルタを追加することはＣＰ_Ｏを変化させないが、Ａ_ｆは周波数に応じて変化するので、入力圧縮点ＣＰ_ｉは変化させるであろう。実際には、ＣＰ_ｉは、望まれる信号に対しては低下させられるが、チャネル外信号に対しては温存される。他方、オンチャネルの信号に対してはより多くの利得が与えられ、量子化器の前段の利得を低下させることが可能になり、同一のオンチャネル全体の利得に対しては、隣接チャネルのＣＰ_ｉは効果的に増加させられる。より高いＡＤＣの利得が原因で、強力な望まれる信号上でクリッピングが発生し得る。フィードバックパスにおいて（例えば、上で使用した表記でＨ_β１＝１又はＨ_β２＝０とすることにより）望まれる信号の減衰を削減することにより、望まれる信号の利得は削減され、それゆえ、そのＣＰ_ｉを、可変利得増幅器（ＶＧＡ）そっくりのように、伝統的なデルタシグマ型ＡＤＣのそれと同一レベルにまで増加させる。フィードバックパスの帯域幅を変化させることにより、我々はこうして、様々な無線標準に対して採用可能であり、減衰又は利得を変化させることにより、我々は、柔軟なやり方で、変化する信号レベルに対してＡＤＣの利得又はＣＰ_ｉを調整することができる。

Claims (34)

1. デルタシグマ型アナログ−デジタル変換器であって、
   フォワードパス構造と、
   フィードバック構造と、
   前記デルタシグマ型アナログ−デジタル変換器への入力信号と前記フィードバック構造からのフィードバック信号とを受信し、前記入力信号と前記フィードバック信号との差分である差分信号を前記フォワードパス構造へ出力するように構成される第１の減算エレメントと、
   を備え、
   前記フォワードパス構造は、
   アナログ入力信号をデジタル表現に変換するように構成される量子化器と、
   前記差分信号を入力して前記量子化器に対して出力信号を提供するように構成されるフォワードパスフィルタと、
   を備え、
   前記フィードバック構造は、第１のブランチと第２のブランチとを備え、
   前記第１のブランチは、
   前記減算エレメントに対して出力信号を提供するように構成される第１のデジタル−アナログ変換器と、
   アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性を持つ第１のフィードバックフィルタと、
   を備え、
   前記第２のブランチは、第２のデジタル−アナログ変換器を備え、
   前記第１のブランチ及び前記第２のブランチには、前記デジタル表現が供給され、
   前記第１のブランチ及び前記第２のブランチの出力は、前記第１のブランチ及び前記第２のブランチからの信号間の差分である信号を前記第１の減算エレメントに対して出力するように構成される第２の減算エレメントにおいて、合成される、
   デルタシグマ型アナログ−デジタル変換器。
2. 前記フィードバック構造は更に、１以上の更なるブランチを備え、
   前記１以上の更なるブランチのいずれかは、
   デジタル−アナログ変換器と、
   前記アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性を持つフィードバックフィルタと、
   を備え、
   前記１以上の更なるブランチには、前記デジタル表現が供給され、
   前記１以上の更なるブランチの出力は、少なくとも１つの減算エレメントにおいて、前記第１のブランチ及び前記第２のブランチの出力と合成される、
   請求項１に記載のデルタシグマ型アナログ−デジタル変換器。
3. 前記第１の減算エレメント及び前記第２の減算エレメントは、１つの減算エレメントの中に集積される、
   請求項１又は２に記載のデルタシグマ型アナログ−デジタル変換器。
4. 前記第１の減算エレメント及び前記第２の減算エレメントのいずれかは、
   総和回路と、
   減算対象の信号パス上に構成される符号反転回路と、
   を備える、
   請求項１又は２に記載のデルタシグマ型アナログ−デジタル変換器。
5. 前記した複数のデジタル−アナログ変換器のいずれかは、相互に異なるビットレートで動作するように構成される、
   請求項１乃至４のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
6. 前記第２のデジタル−アナログ変換器は、前記第１のデジタル−アナログ変換器よりも高いビットレートで動作するように構成される、
   請求項５に記載のデルタシグマ型アナログ−デジタル変換器。
7. 前記第２のデジタル−アナログ変換器の入力は、前記量子化器の出力に直接接続される、
   請求項１乃至６のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
8. 前記第２のブランチは、第２のフィードバックフィルタを備える、
   請求項１乃至７のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
9. 前記した複数のデジタル−アナログ変換器のいずれかは、相互に異なる解像度で動作するように構成される、
   請求項１乃至８のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
10. 前記した複数のフィードバックフィルタの少なくとも１つは、前記量子化器の出力と、対応する前記デジタル−アナログ変換器と、の間に接続されるデジタルフィルタである、
    請求項１乃至９のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
11. 前記した複数のフィードバックフィルタの少なくとも１つは、対応する前記デジタル−アナログ変換器と、前記第１の減算エレメントの入力と、の間に接続されるアナログフィルタである、
    請求項１乃至１０のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
12. 連続時間ベースで動作するように構成される、
    請求項１乃至１１のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
13. 離散時間ベースで動作するように構成される、
    請求項１乃至１０のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
14. 前記した複数のデジタル−アナログ変換器の少なくとも１つは、前記量子化器と異なるビットレートで動作するように構成される、
    請求項１３に記載のデルタシグマ型アナログ−デジタル変換器。
15. 前記フォワードパス構造は、フォワードパス伝達関数に影響を与えるように構成される１以上のローカルフィードバックパスを備える、
    請求項１乃至１４のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
16. 前記した複数のデジタル−アナログ変換器の少なくとも１つは、前記量子化器と異なる解像度で動作するように構成される、
    請求項１乃至１５のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
17. 前記した複数のフィードバックフィルタのいずれかの、利得及び周波数応答のうちの少なくとも一方は、動的に設定可能である、
    請求項１乃至１６のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器。
18. 請求項１乃至１７のいずれか１項に記載のデルタシグマ型アナログ−デジタル変換器を備える、無線受信機。
19. 請求項１８に記載の無線受信機を備える、通信装置。
20. デルタシグマ型アナログ−デジタル変換のための方法であって、
    差分信号を提供するために、入力信号からフィードバック構造のフィードバック信号を減算するステップと、
    フォワードパス信号を提供するために、フォワードパスフィルタによって前記差分信号をフィルタリングするステップと、
    前記フォワードパス信号をデジタル表現になるように量子化するステップと、
    前記フィードバック構造によって前記デジタル表現をフィードバックするステップと、
    を有し、
    前記フィードバック構造は、前記フィードバック信号を提供するために、第１のフィードバックフィルタ及び第１のデジタル−アナログ変換器を備える第１のブランチと、第２のデジタル−アナログ変換器を備える第２のブランチと、を備え、
    前記フィードバックするステップは、
    前記第１のブランチ及び前記第２のブランチに前記デジタル表現を供給するステップと、
    前記アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性に従って、フィルタリングを行うステップと、
    前記フィードバック構造において、デジタル−アナログ変換に従って変換を行うステップと、
    前記フィードバック信号を出力するために、前記第２のブランチの出力から前記第１のブランチの出力を減算するステップと、
    を有する、
    方法。
21. 前記フィードバック構造は更に、１以上の更なるブランチを備え、
    前記１以上の更なるブランチのいずれかは、デジタル−アナログ変換器と、フィードバックフィルタと、を備え、
    前記フィードバックするステップは、
    前記１以上の更なるブランチに前記デジタル表現を供給するステップと、
    前記アナログ−デジタル変換において望まれる周波数が、望まれない周波数に比べて、前記フィードバック構造において減衰させられるような利得対周波数特性に従って、前記１以上の更なるブランチにおいてフィルタリングを行うステップと、
    前記フィードバック構造において、デジタル−アナログ変換に従って、前記１以上の更なるブランチにおいて変換を行うステップと、
    少なくとも１つの減算エレメントにおいて、前記１以上の更なるブランチの出力を、前記第１のブランチ及び前記第２のブランチの出力と合成するステップと、
    を有する、
    請求項２０に記載の方法。
22. 前記した複数のデジタル−アナログ変換器を、相互に異なるビットレートで動作させるステップを更に有する、
    請求項２０又は２１に記載の方法。
23. 前記第２のデジタル−アナログ変換器を、前記第１のデジタル−アナログ変換器よりも高いビットレートで動作させるステップを更に有する、
    請求項２２に記載の方法。
24. 前記第２のデジタル−アナログ変換によって実行される前記変換するステップは、前記デジタル表現上で直接実行される、
    請求項２０乃至２３のいずれか１項に記載の方法。
25. 前記した複数のデジタル−アナログ変換器を、相互に異なる解像度で動作させるステップを更に有する、
    請求項２０乃至２４のいずれか１項に記載の方法。
26. 前記フィードバック構造における前記フィルタリングを行うステップは、アナログフィルタリングを行うステップを有する、
    請求項２０乃至２５のいずれか１項に記載の方法。
27. 前記フィードバック構造における前記フィルタリングを行うステップは、デジタルフィルタリングを行うステップを有する、
    請求項２０乃至２６のいずれか１項に記載の方法。
28. 前記デルタシグマ型アナログ−デジタル変換は、連続時間ベースで実行される、
    請求項２０乃至２７のいずれか１項に記載の方法。
29. 前記デルタシグマ型アナログ−デジタル変換は、離散時間ベースで実行される、
    請求項２０乃至２７のいずれか１項に記載の方法。
30. 前記した複数のデジタル−アナログ変換器の少なくとも１つを、前記量子化するステップと異なるビットレートで動作させるステップを更に有する、
    請求項２９に記載の方法。
31. 前記した複数のデジタル−アナログ変換器の少なくとも１つを、前記量子化するステップと異なる解像度で動作させるステップを更に有する、
    請求項２０乃至３０のいずれか１項に記載の方法。
32. 前記フォワードパスは、１以上のローカルフィードバックパスを備え、
    前記差分信号の前記フィルタリングするステップは更に、前記フォワードパスにおいて信号をローカルにフィードバックすることにより、フォワードパス伝達関数に影響を与えるステップを有する、
    請求項２０乃至３１のいずれか１項に記載の方法。
33. 前記した複数のフィードバックフィルタのいずれかの、利得及び周波数応答のうちの少なくとも一方を、動的に設定するステップを更に有する、
    請求項２０乃至３２のいずれか１項に記載の方法。
34. 命令を含むコンピュータプログラムコードを含むコンピュータプログラムであって、
    前記命令は、前記コンピュータプログラムコードを実行するプロセッサに、請求項２０乃至３３のいずれか１項に記載の方法を実行させる、
    コンピュータプログラム。

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