JPH114168A - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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- JPH114168A JPH114168A JP15396297A JP15396297A JPH114168A JP H114168 A JPH114168 A JP H114168A JP 15396297 A JP15396297 A JP 15396297A JP 15396297 A JP15396297 A JP 15396297A JP H114168 A JPH114168 A JP H114168A
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Abstract
(57)【要約】
【課題】 積分器に対する周波数帯域の要求仕様を緩和
することができ、信号のＳ／Ｎ比を改善でき、変換精度
の向上が図れるアナログ／ディジタル変換回路を実現す
る。 【解決手段】 ΔΣ方式アナログ／ディジタル変換回路
の帰還ループにおいて、ＤＡＣ４０の出力側に帯域制限
フィルタ６０を設け、ＤＡＣ４０の出力信号Ｓ４０の高
調波成分を抑制し、カットオフ周波数以下の低周波領域
のみを出力し、アナログ信号Ｖinとの引き算結果を積分
器１０に入力し、積分信号Ｓ１０を生成し、比較器２０
により基準信号Ｓref と比較して二値信号Ｓ２０を出力
するので、高調波成分による積分器１０への影響を抑制
でき、積分器１０の周波数帯域幅などの要求仕様を緩和
することができ、積分器の動作精度の向上およびＳ／Ｎ
比の改善を実現でき、変換精度の向上が図れる。
することができ、信号のＳ／Ｎ比を改善でき、変換精度
の向上が図れるアナログ／ディジタル変換回路を実現す
る。 【解決手段】 ΔΣ方式アナログ／ディジタル変換回路
の帰還ループにおいて、ＤＡＣ４０の出力側に帯域制限
フィルタ６０を設け、ＤＡＣ４０の出力信号Ｓ４０の高
調波成分を抑制し、カットオフ周波数以下の低周波領域
のみを出力し、アナログ信号Ｖinとの引き算結果を積分
器１０に入力し、積分信号Ｓ１０を生成し、比較器２０
により基準信号Ｓref と比較して二値信号Ｓ２０を出力
するので、高調波成分による積分器１０への影響を抑制
でき、積分器１０の周波数帯域幅などの要求仕様を緩和
することができ、積分器の動作精度の向上およびＳ／Ｎ
比の改善を実現でき、変換精度の向上が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／ディジ
タル変換回路、例えば、連続系ΔΣ方式（デルタシグマ
方式）アナログ／ディジタル変換回路に関するものであ
る。
タル変換回路、例えば、連続系ΔΣ方式（デルタシグマ
方式）アナログ／ディジタル変換回路に関するものであ
る。
【０００２】
【従来の技術】連続系のΔΣ方式アナログ／ディジタル
変換回路において、変換結果を例えば、１サンプル分遅
延してディジタル／アナログ変換回路でアナログ信号に
変換し、入力信号のレベル変化に追従する予測信号が求
まる。予測信号を積分器の入力側にフィードバックし、
積分器の出力信号と所定の基準信号との比較結果に応じ
た二値信号が出力され、当該二値信号がアナログ／ディ
ジタル変換の結果として外部に供給される。図５は一般
的なΔΣ方式アナログ／ディジタル変換回路の構成を示
すブロック図である。以下、図５を参照しつつ、ΔΣ方
式アナログ／ディジタル変換回路の構成および特徴を説
明する。
変換回路において、変換結果を例えば、１サンプル分遅
延してディジタル／アナログ変換回路でアナログ信号に
変換し、入力信号のレベル変化に追従する予測信号が求
まる。予測信号を積分器の入力側にフィードバックし、
積分器の出力信号と所定の基準信号との比較結果に応じ
た二値信号が出力され、当該二値信号がアナログ／ディ
ジタル変換の結果として外部に供給される。図５は一般
的なΔΣ方式アナログ／ディジタル変換回路の構成を示
すブロック図である。以下、図５を参照しつつ、ΔΣ方
式アナログ／ディジタル変換回路の構成および特徴を説
明する。
【０００３】図示のように、ΔΣ方式アナログ／ディジ
タル変換回路は、積分器１０、比較器２０、遅延器３
０、ディジタル／アナログ変換回路（以下、単にＤＡＣ
という）４０および減算器５０により構成されている。
タル変換回路は、積分器１０、比較器２０、遅延器３
０、ディジタル／アナログ変換回路（以下、単にＤＡＣ
という）４０および減算器５０により構成されている。
【０００４】積分器１０は、減算器５０の出力信号Ｓ５
０を積分して、積分信号Ｓ１０を比較器２０に出力す
る。比較器２０は、積分信号Ｓ１０と所定の基準信号Ｓ
ref とを比較して、比較結果に応じて二値の信号Ｓ２０
を出力する。なお、二値信号Ｓ２０は、アナログ／ディ
ジタル変換回路の変換結果ＤO として出力される。
０を積分して、積分信号Ｓ１０を比較器２０に出力す
る。比較器２０は、積分信号Ｓ１０と所定の基準信号Ｓ
ref とを比較して、比較結果に応じて二値の信号Ｓ２０
を出力する。なお、二値信号Ｓ２０は、アナログ／ディ
ジタル変換回路の変換結果ＤO として出力される。
【０００５】遅延器３０は、二値信号Ｓ２０を１サンプ
ル分遅延させて、遅延信号Ｓ３０を出力する。ＤＡＣ４
０は、二値信号である遅延信号Ｓ３０をアナログ信号に
変換し、変換結果としてアナログ信号Ｓ４０を出力す
る。減算器５０は、アナログ信号ＶinとＤＡＣ４０から
の変換結果Ｓ４０とを引き算して、引き算の結果Ｓ５０
を積分器１０に出力する。
ル分遅延させて、遅延信号Ｓ３０を出力する。ＤＡＣ４
０は、二値信号である遅延信号Ｓ３０をアナログ信号に
変換し、変換結果としてアナログ信号Ｓ４０を出力す
る。減算器５０は、アナログ信号ＶinとＤＡＣ４０から
の変換結果Ｓ４０とを引き算して、引き算の結果Ｓ５０
を積分器１０に出力する。
【０００６】以下、図５を参照しつつ、本例のアナログ
／ディジタル変換回路の動作について説明する。アナロ
グ信号Ｖinは減算器５０において、ＤＡＣ４０からの変
換結果Ｓ４０との引き算処理が行われ、引き算の結果Ｓ
５０が出力される。
／ディジタル変換回路の動作について説明する。アナロ
グ信号Ｖinは減算器５０において、ＤＡＣ４０からの変
換結果Ｓ４０との引き算処理が行われ、引き算の結果Ｓ
５０が出力される。
【０００７】積分器１０により引き算結果Ｓ５０の積分
信号Ｓ１０が出力され、比較器２０に入力される。比較
器２０において、積分信号Ｓ１０と基準信号Ｓref のレ
ベルが比較され、比較結果に応じて二値の信号Ｓ２０が
出力される。ここで、二値信号Ｓ２０は、データコード
“１”を示すハイレベルの信号とデータコード“０”を
示すローレベルの信号により構成されたものとする。例
えば、積分信号Ｓ２０のレベルが基準信号Ｓref より高
い場合に、ハイレベルの信号が出力され、１ビットのデ
ータコード“１”が示される。逆に、積分信号Ｓ１０の
レベルが基準信号Ｓref より低い場合に、ローレベルの
信号が出力され、１ビットのデータコード“０”が示さ
れる。このように、比較器２０により、サンプリング周
期ごとにデータコード“１”または“０”を表すハイレ
ベルまたはローレベルの信号からなる二値信号Ｓ２０が
出力される。この二値信号Ｓ２０は、データコードＤO
として出力される。サンプリング動作の進行に従って、
入力したアナログ信号Ｖinのレベルに応じて、データ
“１”と“０”が所定の組み合わせで構成されたデータ
コード列が得られ、これがアナログ／ディジタル変換回
路の出力結果として外部に出力される。
信号Ｓ１０が出力され、比較器２０に入力される。比較
器２０において、積分信号Ｓ１０と基準信号Ｓref のレ
ベルが比較され、比較結果に応じて二値の信号Ｓ２０が
出力される。ここで、二値信号Ｓ２０は、データコード
“１”を示すハイレベルの信号とデータコード“０”を
示すローレベルの信号により構成されたものとする。例
えば、積分信号Ｓ２０のレベルが基準信号Ｓref より高
い場合に、ハイレベルの信号が出力され、１ビットのデ
ータコード“１”が示される。逆に、積分信号Ｓ１０の
レベルが基準信号Ｓref より低い場合に、ローレベルの
信号が出力され、１ビットのデータコード“０”が示さ
れる。このように、比較器２０により、サンプリング周
期ごとにデータコード“１”または“０”を表すハイレ
ベルまたはローレベルの信号からなる二値信号Ｓ２０が
出力される。この二値信号Ｓ２０は、データコードＤO
として出力される。サンプリング動作の進行に従って、
入力したアナログ信号Ｖinのレベルに応じて、データ
“１”と“０”が所定の組み合わせで構成されたデータ
コード列が得られ、これがアナログ／ディジタル変換回
路の出力結果として外部に出力される。
【０００８】一方、比較器２０の出力信号Ｓ２０が、遅
延器３０により、例えば、サンプリング周期の一周期分
だけ遅延され、遅延信号Ｓ３０が出力される。ＤＡＣ４
０によって、遅延信号Ｓ３０に応じたアナログ信号Ｓ４
０が出力される。ＤＡＣ４０の出力信号として、入力さ
れた遅延信号Ｓ３０のレベルに応じてＶ0 または−Ｖ0
の何れかのレベルをとるアナログ信号Ｓ４０が得られ
る。ここで、例えば、遅延信号Ｓ３０がハイレベルのと
き、ＤＡＣ４０により、Ｖ0 レベルのアナログ信号が出
力され、逆に遅延信号Ｓ３０がローレベルのとき、ＤＡ
Ｃ４０により、−Ｖ0 レベルのアナログ信号が出力され
る。
延器３０により、例えば、サンプリング周期の一周期分
だけ遅延され、遅延信号Ｓ３０が出力される。ＤＡＣ４
０によって、遅延信号Ｓ３０に応じたアナログ信号Ｓ４
０が出力される。ＤＡＣ４０の出力信号として、入力さ
れた遅延信号Ｓ３０のレベルに応じてＶ0 または−Ｖ0
の何れかのレベルをとるアナログ信号Ｓ４０が得られ
る。ここで、例えば、遅延信号Ｓ３０がハイレベルのと
き、ＤＡＣ４０により、Ｖ0 レベルのアナログ信号が出
力され、逆に遅延信号Ｓ３０がローレベルのとき、ＤＡ
Ｃ４０により、−Ｖ0 レベルのアナログ信号が出力され
る。
【０００９】ＤＡＣ４０の出力信号Ｓ４０は、標本化さ
れたアナログ信号Ｖinとともに減算器５０に入力され
る。減算器５０において、アナログ信号ＶinとＤＡＣ４
０の変換信号Ｓ４０との差が算出され、信号Ｓ５０とし
て積分器１０に出力される。
れたアナログ信号Ｖinとともに減算器５０に入力され
る。減算器５０において、アナログ信号ＶinとＤＡＣ４
０の変換信号Ｓ４０との差が算出され、信号Ｓ５０とし
て積分器１０に出力される。
【００１０】即ち、上述したΔΣ方式アナログ／ディジ
タル変換回路において、変換して得られたディジタルコ
ードＤO を遅延器３０によりサンプリング一周期分遅延
させ、ＤＡＣ４０によりディジタル／アナログ変換して
得た変換信号Ｓ４０は、入力アナログ信号Ｖinの予測信
号である。この予測信号は、サンプリング周期の一周期
分遅れて入力アナログ信号Ｖinに追従していく。そし
て、ΔΣ方式変換回路において、入力アナログ信号Ｖin
と予測信号Ｓ４０との差信号の積分信号Ｓ１０が算出さ
れる。比較器２０によって、積分信号Ｓ１０を所定のレ
ベルを持つ基準信号Ｓref と比較する結果、入力アナロ
グ信号Ｖinのレベルに応じて、二値化したディジタルコ
ードが得られる。このように構成されたΔΣ方式アナロ
グ／ディジタル変換回路によって、入力アナログ信号Ｖ
inに対して、アナログ／ディジタル変換が行われる。変
換結果として、アナログ信号Ｖinのレベルに応じて
“０”と“１”が所定の組み合わせで構成したディジタ
ルコードＤO が得られる。
タル変換回路において、変換して得られたディジタルコ
ードＤO を遅延器３０によりサンプリング一周期分遅延
させ、ＤＡＣ４０によりディジタル／アナログ変換して
得た変換信号Ｓ４０は、入力アナログ信号Ｖinの予測信
号である。この予測信号は、サンプリング周期の一周期
分遅れて入力アナログ信号Ｖinに追従していく。そし
て、ΔΣ方式変換回路において、入力アナログ信号Ｖin
と予測信号Ｓ４０との差信号の積分信号Ｓ１０が算出さ
れる。比較器２０によって、積分信号Ｓ１０を所定のレ
ベルを持つ基準信号Ｓref と比較する結果、入力アナロ
グ信号Ｖinのレベルに応じて、二値化したディジタルコ
ードが得られる。このように構成されたΔΣ方式アナロ
グ／ディジタル変換回路によって、入力アナログ信号Ｖ
inに対して、アナログ／ディジタル変換が行われる。変
換結果として、アナログ信号Ｖinのレベルに応じて
“０”と“１”が所定の組み合わせで構成したディジタ
ルコードＤO が得られる。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来のΔΣ方式アナログ／ディジタル変換回路において
は、ＤＡＣ４０の出力信号Ｓ４０は±Ｖ0 の何れかのレ
ベルをとるアナログ信号であり、信号のレベル変化部、
即ち、立ち上がりエッジまたは立ち下がりエッジは、時
間に対して急激にレベルが変化するパルス状の信号であ
る。しかし、積分器４０に設けられている、例えばオペ
アンプは、周波数帯域が有限であるため、高周波成分を
含むパルス信号には十分対応できず、アナログ／ディジ
タル変換回路全体の特性劣化を引き起こすおそれがある
という不利益がある。
来のΔΣ方式アナログ／ディジタル変換回路において
は、ＤＡＣ４０の出力信号Ｓ４０は±Ｖ0 の何れかのレ
ベルをとるアナログ信号であり、信号のレベル変化部、
即ち、立ち上がりエッジまたは立ち下がりエッジは、時
間に対して急激にレベルが変化するパルス状の信号であ
る。しかし、積分器４０に設けられている、例えばオペ
アンプは、周波数帯域が有限であるため、高周波成分を
含むパルス信号には十分対応できず、アナログ／ディジ
タル変換回路全体の特性劣化を引き起こすおそれがある
という不利益がある。
【００１２】図６は、ＤＡＣ４０の出力信号Ｓ４０の周
波数成分を解析するため、信号Ｓ４０の波形を模式した
概念図である。上述のように、信号Ｓ４０はサンプリン
グ周期ごとにＶ0 または−Ｖ0 の何れかのレベルをとる
信号である。ここで、図６に示すように、サンプリング
周期をＴ0 とし、Ｔ0 ＝Ｔ／２とする。［−Ｔ0 ，０］
の期間に信号Ｓ４０は−Ｖ0 に保持され、［０，Ｔ0 ］
の期間に信号Ｓ４０はＶ0 に保持されているとする。
波数成分を解析するため、信号Ｓ４０の波形を模式した
概念図である。上述のように、信号Ｓ４０はサンプリン
グ周期ごとにＶ0 または−Ｖ0 の何れかのレベルをとる
信号である。ここで、図６に示すように、サンプリング
周期をＴ0 とし、Ｔ0 ＝Ｔ／２とする。［−Ｔ0 ，０］
の期間に信号Ｓ４０は−Ｖ0 に保持され、［０，Ｔ0 ］
の期間に信号Ｓ４０はＶ0 に保持されているとする。
【００１３】図示の信号Ｓ４０のフーリエ級数ｆ（ｔ）
は次式により表すことができる。
は次式により表すことができる。
【数１】
【００１４】ここで、ω0 は、基本角周波数であり、
（ω0 ＝２π／Ｔ0 ）である。または、基本周波数ｆ0
は、（ｆ0 ＝ω0 ／２π）により表せる。
（ω0 ＝２π／Ｔ0 ）である。または、基本周波数ｆ0
は、（ｆ0 ＝ω0 ／２π）により表せる。
【００１５】式（１）によると、信号Ｓ４０の周波数成
分は基本波と奇数次の高調波からなる。実際の信号Ｓ４
０では、基本波と奇数次の高調波の他に、立ち上がりエ
ッジ／立ち下がりエッジで発生する微小の偶数次高調波
が含まれている。
分は基本波と奇数次の高調波からなる。実際の信号Ｓ４
０では、基本波と奇数次の高調波の他に、立ち上がりエ
ッジ／立ち下がりエッジで発生する微小の偶数次高調波
が含まれている。
【００１６】図７は、一例として信号Ｓ４０の周波数ス
ペクトラムを示している。図示ように、信号Ｓ４０の周
波数スペクトラムは高周波領域まで広がっており、これ
らの高調波成分は、積分器１０の入力側にフィードバッ
クされ、積分器の出力信号に影響を与える。図８は、Ｄ
ＡＣ４０の出力信号Ｓ４０の波形の一例を示しており、
さらに図９は入力アナログ信号Ｖinおよび図８の信号Ｓ
４０に基づき生成された積分信号Ｓ１０の波形例を示し
ている。
ペクトラムを示している。図示ように、信号Ｓ４０の周
波数スペクトラムは高周波領域まで広がっており、これ
らの高調波成分は、積分器１０の入力側にフィードバッ
クされ、積分器の出力信号に影響を与える。図８は、Ｄ
ＡＣ４０の出力信号Ｓ４０の波形の一例を示しており、
さらに図９は入力アナログ信号Ｖinおよび図８の信号Ｓ
４０に基づき生成された積分信号Ｓ１０の波形例を示し
ている。
【００１７】図示のように、信号Ｓ４０の高調波成分の
影響により、信号レベルが急激に変化する立ち上がりお
よび立ち下がりエッジにおいて、波形がくずれる。信号
Ｓ４０の高調波成分は減算器５０を介して、積分器１０
に伝送される。図９に示すように積分器１０の出力信号
Ｓ１０は信号Ｓ４０の高調波成分に影響され、波形の劣
化が生じている。
影響により、信号レベルが急激に変化する立ち上がりお
よび立ち下がりエッジにおいて、波形がくずれる。信号
Ｓ４０の高調波成分は減算器５０を介して、積分器１０
に伝送される。図９に示すように積分器１０の出力信号
Ｓ１０は信号Ｓ４０の高調波成分に影響され、波形の劣
化が生じている。
【００１８】上述のように、ＤＡＣ４０の出力信号Ｓ４
０に含む高調波成分の影響によって、アナログ／ディジ
タル変換回路のＳ／Ｎ比が低下し、動作精度が劣化す
る。これを回避するために、積分器１０の周波数帯域を
広げるなどの方法があるが、積分器１０の構成が複雑に
なったり、または広帯域の回路において雑音による影響
が大きくなるという問題が依然として未解決のままであ
る。
０に含む高調波成分の影響によって、アナログ／ディジ
タル変換回路のＳ／Ｎ比が低下し、動作精度が劣化す
る。これを回避するために、積分器１０の周波数帯域を
広げるなどの方法があるが、積分器１０の構成が複雑に
なったり、または広帯域の回路において雑音による影響
が大きくなるという問題が依然として未解決のままであ
る。
【００１９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、積分器に対する周波数帯域の要
求仕様を緩和することができ、信号のＳ／Ｎ比を改善で
きるアナログ／ディジタル変換回路を提供することにあ
る。
のであり、その目的は、積分器に対する周波数帯域の要
求仕様を緩和することができ、信号のＳ／Ｎ比を改善で
きるアナログ／ディジタル変換回路を提供することにあ
る。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のアナログ／ディジタル変換回路は、入力ア
ナログ信号のレベルに応じたディジタルコードを出力す
るアナログ／ディジタル変換回路であって、上記ディジ
タルコードを所定の時間で遅延する遅延手段と、上記遅
延手段の出力コードをアナログ信号に変換するディジタ
ル／アナログ変換手段と、上記ディジタル／アナログ変
換手段からのアナログ信号の周波数帯域を制限する帯域
制限手段と、入力信号を積分して、積分信号を出力する
積分手段と、上記入力アナログ信号と上記帯域制限手段
の出力信号に応じた処理信号を上記積分手段に入力する
信号処理手段と、上記積分手段からの積分信号と所定の
レベルとを比較して、比較結果に応じて、第１と第２の
レベルの何れかを持つ二値信号を出力し、当該二値信号
を上記ディジタルコードとして出力する比較手段とを有
する。
め、本発明のアナログ／ディジタル変換回路は、入力ア
ナログ信号のレベルに応じたディジタルコードを出力す
るアナログ／ディジタル変換回路であって、上記ディジ
タルコードを所定の時間で遅延する遅延手段と、上記遅
延手段の出力コードをアナログ信号に変換するディジタ
ル／アナログ変換手段と、上記ディジタル／アナログ変
換手段からのアナログ信号の周波数帯域を制限する帯域
制限手段と、入力信号を積分して、積分信号を出力する
積分手段と、上記入力アナログ信号と上記帯域制限手段
の出力信号に応じた処理信号を上記積分手段に入力する
信号処理手段と、上記積分手段からの積分信号と所定の
レベルとを比較して、比較結果に応じて、第１と第２の
レベルの何れかを持つ二値信号を出力し、当該二値信号
を上記ディジタルコードとして出力する比較手段とを有
する。
【００２１】また、本発明では、好適には上記帯域制限
手段は、入力信号における所定の周波数以上の周波数成
分を減衰させる高域制限フィルタにより構成され、上記
信号処理手段は、上記入力アナログ信号と上記高域制限
フィルタの出力信号との差を出力する減算手段により構
成されている。
手段は、入力信号における所定の周波数以上の周波数成
分を減衰させる高域制限フィルタにより構成され、上記
信号処理手段は、上記入力アナログ信号と上記高域制限
フィルタの出力信号との差を出力する減算手段により構
成されている。
【００２２】さらに、本発明では、好適には上記アナロ
グ信号を所定の周期で標本化し、保持する標本化手段を
有し、上記遅延手段の遅延時間は、上記標本化手段の周
期に応じて設定されている。
グ信号を所定の周期で標本化し、保持する標本化手段を
有し、上記遅延手段の遅延時間は、上記標本化手段の周
期に応じて設定されている。
【００２３】本発明によれば、入力アナログ信号とその
予測信号により得られた処理結果の積分信号を所定の基
準信号と比較し、比較結果に応じて生成した二値信号が
入力アナログ信号に応じたディジタルコードとして出力
する、いわゆるΔΣ方式アナログ／ディジタル変換回路
において、ディジタルコードを所定の遅延時間、例え
ば、標本化周期分だけ遅延した信号がディジタル／アナ
ログ変換手段によりアナログ信号に変換され、変換結果
が入力信号の予測信号として入力側にフィードバックさ
れる。本発明では、変換結果のアナログ信号の高調波成
分は、帯域制限手段により抑制される。入力アナログ信
号と帯域制御手段により高調波成分が減衰した予測信号
に応じて、所定の信号処理、例えば、減算処理が行われ
る。減算処理の結果が積分手段によりその積分信号が出
力され、当該積分信号に基づいた二値信号が生成され
る。
予測信号により得られた処理結果の積分信号を所定の基
準信号と比較し、比較結果に応じて生成した二値信号が
入力アナログ信号に応じたディジタルコードとして出力
する、いわゆるΔΣ方式アナログ／ディジタル変換回路
において、ディジタルコードを所定の遅延時間、例え
ば、標本化周期分だけ遅延した信号がディジタル／アナ
ログ変換手段によりアナログ信号に変換され、変換結果
が入力信号の予測信号として入力側にフィードバックさ
れる。本発明では、変換結果のアナログ信号の高調波成
分は、帯域制限手段により抑制される。入力アナログ信
号と帯域制御手段により高調波成分が減衰した予測信号
に応じて、所定の信号処理、例えば、減算処理が行われ
る。減算処理の結果が積分手段によりその積分信号が出
力され、当該積分信号に基づいた二値信号が生成され
る。
【００２４】この結果、ディジタル／アナログ変換手段
により得られた予測信号における高調波成分が減衰さ
れ、この高調波成分による積分手段への影響を抑制で
き、積分手段の周波数帯域などの仕様への要求を緩和し
ながら、積分手段の動作精度の向上が図れる。これによ
って、アナログ／ディジタル変換回路のＳ／Ｎ比の改善
を実現できる。
により得られた予測信号における高調波成分が減衰さ
れ、この高調波成分による積分手段への影響を抑制で
き、積分手段の周波数帯域などの仕様への要求を緩和し
ながら、積分手段の動作精度の向上が図れる。これによ
って、アナログ／ディジタル変換回路のＳ／Ｎ比の改善
を実現できる。
【００２５】
【発明の実施の形態】図１は本発明に係るアナログ／デ
ィジタル変換回路の一実施形態を示すブロック図であ
る。図示のように、本実施形態のアナログ／ディジタル
変換回路は、連続系のΔΣ方式アナログ／ディジタル変
換回路であり、積分器１０、比較器２０、遅延器３０、
ディジタル／アナログ変換回路（ＤＡＣ）４０、減算器
５０および帯域制限フィルタ６０により構成されてい
る。
ィジタル変換回路の一実施形態を示すブロック図であ
る。図示のように、本実施形態のアナログ／ディジタル
変換回路は、連続系のΔΣ方式アナログ／ディジタル変
換回路であり、積分器１０、比較器２０、遅延器３０、
ディジタル／アナログ変換回路（ＤＡＣ）４０、減算器
５０および帯域制限フィルタ６０により構成されてい
る。
【００２６】積分器１０は、減算器５０の出力信号Ｓ５
０を積分して、積分信号Ｓ１０を比較器２０に出力す
る。比較器２０は、積分信号Ｓ１０と所定の基準信号Ｓ
ref とを比較して、比較結果に応じて二値信号Ｓ２０を
出力する。なお、二値信号Ｓ２０は、アナログ／ディジ
タル変換回路のディジタルコードＤO として出力され
る。
０を積分して、積分信号Ｓ１０を比較器２０に出力す
る。比較器２０は、積分信号Ｓ１０と所定の基準信号Ｓ
ref とを比較して、比較結果に応じて二値信号Ｓ２０を
出力する。なお、二値信号Ｓ２０は、アナログ／ディジ
タル変換回路のディジタルコードＤO として出力され
る。
【００２７】遅延器３０は、二値信号Ｓ２０を１サンプ
ル分遅延させて、遅延信号Ｓ３０を出力する。ＤＡＣ４
０は、二値信号である遅延信号Ｓ３０をアナログ信号に
変換し、変換結果としてアナログ信号Ｓ４０を出力す
る。
ル分遅延させて、遅延信号Ｓ３０を出力する。ＤＡＣ４
０は、二値信号である遅延信号Ｓ３０をアナログ信号に
変換し、変換結果としてアナログ信号Ｓ４０を出力す
る。
【００２８】減算器５０は、アナログ信号Ｖinと帯域制
限フィルタ６０からの信号Ｓ６０とを引き算して、引き
算の結果Ｓ５０を積分器１０に出力する。
限フィルタ６０からの信号Ｓ６０とを引き算して、引き
算の結果Ｓ５０を積分器１０に出力する。
【００２９】帯域制限フィルタ６０は、ＤＡＣ４０から
の信号Ｓ４０の周波数帯域を制限し、例えば、信号Ｓ４
０における高調波成分を減衰させる。高調波成分が減衰
した信号Ｓ６０を減算器５０に出力する。図２は、一例
として信号Ｓ４０のスペクトラムおよび帯域制限フィル
タ６０の利得特性を示している。
の信号Ｓ４０の周波数帯域を制限し、例えば、信号Ｓ４
０における高調波成分を減衰させる。高調波成分が減衰
した信号Ｓ６０を減算器５０に出力する。図２は、一例
として信号Ｓ４０のスペクトラムおよび帯域制限フィル
タ６０の利得特性を示している。
【００３０】図示のように、信号Ｓ４０の周波数スペク
トラムは、高周波領域まで広がっている。これらの高調
波成分を、何らかの措置で減衰させることによって、積
分器１０への影響を抑制できる。本実施形態では、帯域
制限フィルタ６０はこのために設けられている。帯域制
限フィルタ６０の利得特性の一例を図２の実線で示して
いる。図示のように、帯域制限フィルタ６０は、［０，
ｆC ］の周波数帯域において、ほぼ一様な利得を有して
おり、周波数ｆC において、利得は３ｄＢ減衰し、周波
数ｆC を越えた帯域において利得が急激に低減する。即
ち、帯域制限フィルタ６０は、高域制限フィルタ、また
は一般的にローパスフィルタと呼ばれるフィルタであ
り、そのカットオフ周波数はｆC である。実際のアナロ
グ／ディジタル変換回路を構築する場合に、ローパスフ
ィルタのカットオフ周波数ｆC は、例えば、積分器１０
を構成するオペアンプの帯域幅に応じて設定される。
トラムは、高周波領域まで広がっている。これらの高調
波成分を、何らかの措置で減衰させることによって、積
分器１０への影響を抑制できる。本実施形態では、帯域
制限フィルタ６０はこのために設けられている。帯域制
限フィルタ６０の利得特性の一例を図２の実線で示して
いる。図示のように、帯域制限フィルタ６０は、［０，
ｆC ］の周波数帯域において、ほぼ一様な利得を有して
おり、周波数ｆC において、利得は３ｄＢ減衰し、周波
数ｆC を越えた帯域において利得が急激に低減する。即
ち、帯域制限フィルタ６０は、高域制限フィルタ、また
は一般的にローパスフィルタと呼ばれるフィルタであ
り、そのカットオフ周波数はｆC である。実際のアナロ
グ／ディジタル変換回路を構築する場合に、ローパスフ
ィルタのカットオフ周波数ｆC は、例えば、積分器１０
を構成するオペアンプの帯域幅に応じて設定される。
【００３１】帯域制限フィルタ６０を設けることによ
り、ＤＡＣ４０の出力信号Ｓ４０の内、カットオフ周波
数ｆC を越えた周波数成分は大幅に減衰され、カットオ
フ周波数ｆC 以下の帯域の周波数成分のみが残され、帯
域制限フィルタ６０の出力信号Ｓ６０として減算器５０
に出力される。これにより、信号Ｓ４０の高調波成分に
よる影響が抑制され、積分器１０の動作精度が向上し、
アナログ／ディジタル変換回路のＳ／Ｎ比の改善が図れ
る。
り、ＤＡＣ４０の出力信号Ｓ４０の内、カットオフ周波
数ｆC を越えた周波数成分は大幅に減衰され、カットオ
フ周波数ｆC 以下の帯域の周波数成分のみが残され、帯
域制限フィルタ６０の出力信号Ｓ６０として減算器５０
に出力される。これにより、信号Ｓ４０の高調波成分に
よる影響が抑制され、積分器１０の動作精度が向上し、
アナログ／ディジタル変換回路のＳ／Ｎ比の改善が図れ
る。
【００３２】以下、図１を参照しつつ、本例のアナログ
／ディジタル変換回路の動作について説明する。減算器
５０において、アナログ信号Ｖinと帯域制限フィルタ６
０からの信号Ｓ６０との差が算出され、信号Ｓ５０とし
て積分器１０に出力される。
／ディジタル変換回路の動作について説明する。減算器
５０において、アナログ信号Ｖinと帯域制限フィルタ６
０からの信号Ｓ６０との差が算出され、信号Ｓ５０とし
て積分器１０に出力される。
【００３３】積分器１０により引き算信号Ｓ５０の積分
信号Ｓ１０が出力され、比較器２０に入力される。比較
器２０において、積分信号Ｓ１０と基準信号Ｓref のレ
ベルが比較され、比較結果に応じて二値の信号Ｓ２０が
出力される。ここで、二値信号Ｓ２０は、データコード
“１”を示すハイレベルの信号とデータコード“０”を
示すローレベルの信号により構成されたものとする。例
えば、積分信号Ｓ２０のレベルが基準信号Ｓref より高
い場合に、ハイレベルの信号が出力され、１ビットのデ
ータコード“１”が示される。逆に、積分信号Ｓ１０の
レベルが基準信号Ｓref より低い場合に、ローレベルの
信号が出力され、１ビットのデータコード“０”が示さ
れる。
信号Ｓ１０が出力され、比較器２０に入力される。比較
器２０において、積分信号Ｓ１０と基準信号Ｓref のレ
ベルが比較され、比較結果に応じて二値の信号Ｓ２０が
出力される。ここで、二値信号Ｓ２０は、データコード
“１”を示すハイレベルの信号とデータコード“０”を
示すローレベルの信号により構成されたものとする。例
えば、積分信号Ｓ２０のレベルが基準信号Ｓref より高
い場合に、ハイレベルの信号が出力され、１ビットのデ
ータコード“１”が示される。逆に、積分信号Ｓ１０の
レベルが基準信号Ｓref より低い場合に、ローレベルの
信号が出力され、１ビットのデータコード“０”が示さ
れる。
【００３４】このように、比較器２０により、サンプリ
ング周期ごとにデータコード“１”または“０”を表す
ハイレベルまたはローレベルの信号からなる二値信号Ｓ
２０が出力される。この二値信号Ｓ２０は、データコー
ドＤO として出力される。サンプリング動作の進行に従
って、入力したアナログ信号Ｖinのレベルに応じて、デ
ータ“１”と“０”が所定の組み合わせで構成されたデ
ータコード列が得られ、これがアナログ／ディジタル変
換回路の出力結果として外部に出力される。
ング周期ごとにデータコード“１”または“０”を表す
ハイレベルまたはローレベルの信号からなる二値信号Ｓ
２０が出力される。この二値信号Ｓ２０は、データコー
ドＤO として出力される。サンプリング動作の進行に従
って、入力したアナログ信号Ｖinのレベルに応じて、デ
ータ“１”と“０”が所定の組み合わせで構成されたデ
ータコード列が得られ、これがアナログ／ディジタル変
換回路の出力結果として外部に出力される。
【００３５】一方、比較器２０の出力信号Ｓ２０が、遅
延器３０により、例えば、サンプリング周期の一周期分
だけ遅延され、遅延信号Ｓ３０が出力される。ＤＡＣ４
０によって、遅延信号Ｓ３０に応じたアナログ信号Ｓ４
０が出力される。ＤＡＣ４０に入力された遅延信号Ｓ３
０のレベルに応じて、Ｖ0 または−Ｖ0 の何れかをとる
アナログ信号がＤＡＣ４０により出力される。例えば、
遅延信号Ｓ３０はハイレベルのとき、ＤＡＣ４０によ
り、Ｖ0 レベルのアナログ信号が出力され、逆にローレ
ベルのとき、ＤＡＣ４０により、−Ｖ0 レベルのアナロ
グ信号が出力される。
延器３０により、例えば、サンプリング周期の一周期分
だけ遅延され、遅延信号Ｓ３０が出力される。ＤＡＣ４
０によって、遅延信号Ｓ３０に応じたアナログ信号Ｓ４
０が出力される。ＤＡＣ４０に入力された遅延信号Ｓ３
０のレベルに応じて、Ｖ0 または−Ｖ0 の何れかをとる
アナログ信号がＤＡＣ４０により出力される。例えば、
遅延信号Ｓ３０はハイレベルのとき、ＤＡＣ４０によ
り、Ｖ0 レベルのアナログ信号が出力され、逆にローレ
ベルのとき、ＤＡＣ４０により、−Ｖ0 レベルのアナロ
グ信号が出力される。
【００３６】ＤＡＣ４０の出力信号Ｓ４０は、帯域制限
フィルタ６０により、高調波成分が低減され、低周波成
分のみが残される。例えば、カットオフ周波数ｆC 以上
の高調波成分が抑制され、カットオフ周波数ｆC 以下の
周波数成分のみが残される。図３は、帯域制限フィルタ
６０の出力信号Ｓ６０の一例を示している。図８に示す
ＤＡＣ４０の出力信号Ｓ４０に較べると、高調波成分が
低減したことで信号Ｓ６０において急激の信号レベルの
変化による波形のくずれが回避される。
フィルタ６０により、高調波成分が低減され、低周波成
分のみが残される。例えば、カットオフ周波数ｆC 以上
の高調波成分が抑制され、カットオフ周波数ｆC 以下の
周波数成分のみが残される。図３は、帯域制限フィルタ
６０の出力信号Ｓ６０の一例を示している。図８に示す
ＤＡＣ４０の出力信号Ｓ４０に較べると、高調波成分が
低減したことで信号Ｓ６０において急激の信号レベルの
変化による波形のくずれが回避される。
【００３７】帯域制限フィルタ６０の出力信号Ｓ６０
は、標本化されたアナログ信号Ｖinとともに減算器５０
に入力される。減算器５０において、アナログ信号Ｖin
と高周波成分が低減した信号Ｓ６０との差が算出され、
信号Ｓ５０として積分器１０に出力される。図４は、積
分器１０の出力信号Ｓ１０の一例を示す波形図である。
図示のように、帯域制限フィルタ６０により高調波成分
が低減したことによって、積分信号Ｓ１０の立ち上がり
および立ち下がりエッジの時間に対する電位の変化が緩
やかになり、積分器１０の出力信号Ｓ１０は、理想状態
に近づき、従来のアナログ／ディジタル変換回路に較べ
て、Ｓ／Ｎ比が改善される。
は、標本化されたアナログ信号Ｖinとともに減算器５０
に入力される。減算器５０において、アナログ信号Ｖin
と高周波成分が低減した信号Ｓ６０との差が算出され、
信号Ｓ５０として積分器１０に出力される。図４は、積
分器１０の出力信号Ｓ１０の一例を示す波形図である。
図示のように、帯域制限フィルタ６０により高調波成分
が低減したことによって、積分信号Ｓ１０の立ち上がり
および立ち下がりエッジの時間に対する電位の変化が緩
やかになり、積分器１０の出力信号Ｓ１０は、理想状態
に近づき、従来のアナログ／ディジタル変換回路に較べ
て、Ｓ／Ｎ比が改善される。
【００３８】即ち、本実施形態のアナログ／ディジタル
変換回路において、変換して得られたディジタルコード
ＤO を遅延器３０によりサンプリング一周期分遅延さ
せ、ＤＡＣ４０によりディジタル／アナログ変換して得
た変換信号Ｓ４０は、帯域制限フィルタ６０により高調
波成分が減衰される。高調波成分が減衰した信号Ｓ６０
は、入力アナログ信号Ｖinの予測信号である。この予測
信号は、サンプリング周期の一周期分遅れて入力アナロ
グ信号Ｖinに追従していく。そして、ΔΣ方式アナログ
／ディジタル変換回路において、入力アナログ信号Ｖin
と予測信号Ｓ６０との差信号の積分信号Ｓ１０が算出さ
れる。積分信号Ｓ１０と所定のレベルを持つ基準信号Ｓ
ref とを比較した結果、二値信号が得られる。この二値
信号は入力アナログ信号Ｖinのレベルに応じて二値化し
たディジタルコードとして出力される。
変換回路において、変換して得られたディジタルコード
ＤO を遅延器３０によりサンプリング一周期分遅延さ
せ、ＤＡＣ４０によりディジタル／アナログ変換して得
た変換信号Ｓ４０は、帯域制限フィルタ６０により高調
波成分が減衰される。高調波成分が減衰した信号Ｓ６０
は、入力アナログ信号Ｖinの予測信号である。この予測
信号は、サンプリング周期の一周期分遅れて入力アナロ
グ信号Ｖinに追従していく。そして、ΔΣ方式アナログ
／ディジタル変換回路において、入力アナログ信号Ｖin
と予測信号Ｓ６０との差信号の積分信号Ｓ１０が算出さ
れる。積分信号Ｓ１０と所定のレベルを持つ基準信号Ｓ
ref とを比較した結果、二値信号が得られる。この二値
信号は入力アナログ信号Ｖinのレベルに応じて二値化し
たディジタルコードとして出力される。
【００３９】さらに、本実施形態においてＤＡＣ４０の
出力側に帯域制限フィルタ６０を設けることにより、Ｄ
ＡＣ４０の出力信号Ｓ４０における高調波成分が低減
し、これらの高調波成分による影響が抑制され、積分器
１０の動作精度が向上し、アナログ／ディジタル変換回
路のＳ／Ｎ比が改善される。
出力側に帯域制限フィルタ６０を設けることにより、Ｄ
ＡＣ４０の出力信号Ｓ４０における高調波成分が低減
し、これらの高調波成分による影響が抑制され、積分器
１０の動作精度が向上し、アナログ／ディジタル変換回
路のＳ／Ｎ比が改善される。
【００４０】以上説明したように、本実施形態によれ
ば、ΔΣ方式アナログ／ディジタル変換回路の帰還ルー
プにおいて、ＤＡＣ４０の出力側に帯域制限フィルタ６
０を設け、ＤＡＣ４０の出力信号Ｓ４０の高調波成分を
抑制し、カットオフ周波数以下の低周波領域のみを出力
し、アナログ信号Ｖinとの引き算の結果を積分器１０に
入力し、積分信号Ｓ１０を生成するので、高調波成分に
よる積分器への影響を抑制でき、積分器１０の帯域幅な
どの要求仕様を緩和でき、積分器１０の動作精度を向上
させ、Ｓ／Ｎ比を改善し、変換精度の向上が図れる。
ば、ΔΣ方式アナログ／ディジタル変換回路の帰還ルー
プにおいて、ＤＡＣ４０の出力側に帯域制限フィルタ６
０を設け、ＤＡＣ４０の出力信号Ｓ４０の高調波成分を
抑制し、カットオフ周波数以下の低周波領域のみを出力
し、アナログ信号Ｖinとの引き算の結果を積分器１０に
入力し、積分信号Ｓ１０を生成するので、高調波成分に
よる積分器への影響を抑制でき、積分器１０の帯域幅な
どの要求仕様を緩和でき、積分器１０の動作精度を向上
させ、Ｓ／Ｎ比を改善し、変換精度の向上が図れる。
【００４１】
【発明の効果】以上説明したように、本発明のアナログ
／ディジタル変換回路によれば、ΔΣ方式アナログ／デ
ィジタル変換回路における積分器への周波数帯域幅の要
求仕様を緩和でき、容易にＩＣ化が実現できるととも
に、変換回路におけるＳ／Ｎ比を改善でき、変換精度の
向上を実現できる利点がある。
／ディジタル変換回路によれば、ΔΣ方式アナログ／デ
ィジタル変換回路における積分器への周波数帯域幅の要
求仕様を緩和でき、容易にＩＣ化が実現できるととも
に、変換回路におけるＳ／Ｎ比を改善でき、変換精度の
向上を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るアナログ／ディジタル変換回路の
一実施形態を示すブロック図である。
一実施形態を示すブロック図である。
【図２】ＤＡＣの出力信号の周波数スペクトラムおよび
帯域制限フィルタの利得特性を示すグラフである。
帯域制限フィルタの利得特性を示すグラフである。
【図３】帯域制限フィルタの出力信号の一例を示す波形
図である。
図である。
【図４】積分器の出力信号の一例を示す波形図である。
【図５】一般的なΔΣ方式アナログ／ディジタル変換回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図６】ＤＡＣの出力信号の周波数特性を解析するため
の波形図である。
の波形図である。
【図７】ＤＡＣの出力信号の振幅特性を示すグラフであ
る。
る。
【図８】ＤＡＣの出力信号の一例を示す波形図である。
【図９】積分器の出力信号の一例を示す波形図である。
１０…積分器、２０…比較器、３０…遅延器、４０…Ｄ
ＡＣ、５０…減算器、６０…帯域制限フィルタ。
ＡＣ、５０…減算器、６０…帯域制限フィルタ。
Claims (5)
- 【請求項１】入力アナログ信号のレベルに応じたディジ
タルコードを出力するアナログ／ディジタル変換回路で
あって、 上記ディジタルコードを所定の時間で遅延する遅延手段
と、 上記遅延手段の出力コードをアナログ信号に変換するデ
ィジタル／アナログ変換手段と、 上記ディジタル／アナログ変換手段からのアナログ信号
の周波数帯域を制限する帯域制限手段と、 入力信号を積分して、積分信号を出力する積分手段と、 上記入力アナログ信号と上記帯域制限手段の出力信号に
基づいた処理信号を上記積分手段に入力する信号処理手
段と、 上記積分手段からの積分信号と所定のレベルとを比較し
て、比較結果に応じて、第１と第２のレベルの何れかを
持つ二値信号を出力し、当該二値信号を上記ディジタル
コードとして出力する比較手段とを有するアナログ／デ
ィジタル変換回路。 - 【請求項２】上記帯域制限手段は、入力信号における所
定の周波数以上の周波数成分を減衰させる高域制限フィ
ルタにより構成されている請求項１記載のアナログ／デ
ィジタル変換回路。 - 【請求項３】上記信号処理手段は、上記入力アナログ信
号と上記帯域制限手段の出力信号との差を出力する減算
手段により構成されている請求項１記載のアナログ／デ
ィジタル変換回路。 - 【請求項４】上記アナログ信号を所定の周期で標本化
し、保持する標本化手段を有する請求項１記載のアナロ
グ／ディジタル変換回路。 - 【請求項５】上記遅延手段の遅延時間は、上記標本化手
段の周期に応じて設定されている請求項４記載のアナロ
グ／ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15396297A JPH114168A (ja) | 1997-06-11 | 1997-06-11 | アナログ／ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15396297A JPH114168A (ja) | 1997-06-11 | 1997-06-11 | アナログ／ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114168A true JPH114168A (ja) | 1999-01-06 |
Family
ID=15573883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15396297A Pending JPH114168A (ja) | 1997-06-11 | 1997-06-11 | アナログ／ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011526453A (ja) * | 2008-07-01 | 2011-10-06 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | デルタシグマ型アナログ−デジタル変換器、無線受信機、通信装置、方法、及びコンピュータプログラム |
| JP2018098679A (ja) * | 2016-12-14 | 2018-06-21 | 旭化成エレクトロニクス株式会社 | インクリメンタル型デルタシグマａｄ変調器およびインクリメンタル型デルタシグマａｄ変換器 |
-
1997
- 1997-06-11 JP JP15396297A patent/JPH114168A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011526453A (ja) * | 2008-07-01 | 2011-10-06 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | デルタシグマ型アナログ−デジタル変換器、無線受信機、通信装置、方法、及びコンピュータプログラム |
| JP2018098679A (ja) * | 2016-12-14 | 2018-06-21 | 旭化成エレクトロニクス株式会社 | インクリメンタル型デルタシグマａｄ変調器およびインクリメンタル型デルタシグマａｄ変換器 |
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