CN101615907B - 相位/频率检测器 - Google Patents

Abstract

本发明公开一种相位/频率检测器，其包含上升信号模块、下降信号模块及重置信号模块。上升信号模块与下降信号模块根据参考与反馈周期信号输出上升与下降信号。重置信号模块包含上升及下降重置信号模块。上升重置信号模块根据预触发反馈信号、上升及下降信号，重置上升信号模块。预触发反馈信号为利用反相延迟模块与逻辑门的运算，根据原始反馈周期信号产生的脉冲。下降重置信号模块根据预触发参考信号、上升信号及下降信号，重置下降信号模块。预触发参考信号为利用反相延迟模块与逻辑门的运算，根据原始参考周期信号产生的脉冲。

Description

相位/频率检测器

技术领域

本发明涉及一种相位/频率检测器(Phase/Frequency Detector，PFD)，更明确地说，有关一种具准确判断相位的相位/频率检测器。 

背景技术

锁相回路(Phase Locked Loop，PLL)电路一般包含相位/频率检测器、电压控制器及电压控制周期电路。电压控制周期电路用来根据一电压V_X来产生一周期信号，并且将该周期信号反馈至该相位/频率检测器。相位/频率检测器用来根据反馈的周期信号与一参考周期信号比较相位，若该参考周期信号的相位领先于该反馈周期信号，则该相位/频率检测器便会输出一上升信号S_UP至电压控制器以调升电压V_X，进而提高反馈周期信号的频率；反之，若该参考周期信号的相位落后于该反馈周期信号，则该相位/频率检测器便会输出一下降信号S_DN至电压控制器以调降电压V_X，进而降低反馈周期信号的频率。 

请参考图1。图1为一现有技术的相位/频率检测器100的示意图。如图所示，相位/频率检测器100包含二触发器1及2，以及一与非门(NAND gate)3。触发器1与2分别用来接收参考周期信号CLK_REF与反馈周期信号CLK_FB，并分别据以输出上升信号S_UP及下降信号S_DN。而与非门3的两输入端分别用以接收上升信号S_UP及下降信号S_DN，以产生一重置信号S_RESET以重置触发器1与2。 

请参考图2。图2为相位/频率检测器100的操作时序的示意图。如图所示，当参考周期信号CLK_REF的第一个上升沿E_REF1输入触发器1后，经延迟时间T_D1后，上升信号S_UP提升为逻辑“1”；当反馈周期信号CLK_FB的第一个上升沿E_FB1输入触发器2后，经延迟时间T_D1后，下降信号S_DN提升为逻辑“1”；而当上升信号S_UP与下降信号S_DN同时为逻辑“1”时，经延迟时间T_D2后，便会触发重置信号S_RESET以重置触发器1、2。而由于延迟的关系，重置信号S_RESET最短时间为T_RESET。因此，当参考周期信号CLK_REF与反馈周期信号CLK_FB两 者的相位相当靠近时，现有技术的相位/频率检测器100便容易产生判断错误的情况。如图2所示，参考周期信号CLK_REF的相位为领先于反馈周期信号CLK_FB，然而由于重置信号S_RESET的时间太长，造成参考周期信号CLK_REF的第二个上升沿E_REF2被忽略，而使得相位/频率检测器100于下一次比较时反而判断反馈周期信号CLK_FB的相位为领先参考周期信号CLK_REF的相位。更清楚的说，在图2中，参考周期信号CLK_REF的相位为领先于反馈周期信号CLK_FB的相位，因此应该加快反馈周期信号CLK_FB。然而，从图2中的上升沿E_REF3与E_FB2所触发出的上升信号S_UP与下降信号S_DN的时间长度可看出下降信号S_DN延续的时间较长，也就是说会将电压V_X往下拉，反而使得反馈周期信号CLK_FB变慢，而不是加快反馈周期信号CLK_FB的速度。也就是说，现有技术的相位/频率检测器100，受限于重置信号S_RESET时间长度的关系，而会产生锁错方向的情况。 

请参考图3。图3为利用现有技术的相位/频率检测器100的锁相回路电路的输出电压与相位差的示意图。设定参考周期信号CLK_REF的周期为T。如图所示，当参考周期信号CLK_REF的相位超前反馈周期信号CLK_FB的幅度，在0～(T_RESET/T)的范围之间，锁相回路电路的电压控制器的输出电压皆为持续上升且为正值，意即会将反馈周期信号CLK_FB的速度加快；当参考周期信号CLK_REF的相位超前反馈周期信号CLK_FB的幅度，在(T_RESET/T)～2π的范围之间，锁相回路电路的电压控制器的输出电压反而变成负值，意即会将反馈周期信号CLK_FB的速度减慢，如此便会调整反馈周期信号CLK_FB至错误的方向。当参考周期信号CLK_REF的相位落后反馈周期信号CLK_FB的幅度，在0～(-T_RESET/T)的范围之间，锁相回路电路的电压控制器的输出电压皆为持续下降且为负值，意即会将反馈周期信号CLK_FB的速度减慢；当参考周期信号CLK_REF的相位落后反馈周期信号CLK_FB的幅度，在(-T_RESET/T)～-2π的范围之间，锁相回路电路的电压控制器的输出电压反而变成正值，意即会将反馈周期信号CLK_FB的速度加快，如此便会调整反馈周期信号CLK_FB至错误的方向。 

发明内容

本发明提供一种相位/频率检测器。该相位/频率检测器包含一上升信号模块，该上升信号模块根据一第二参考周期信号及一上升重置信号，产生一上升 信号；一下降信号模块，该下降信号模块根据一第二反馈周期信号及一下降重置信号，产生一下降信号；及一重置信号模块，包含一上升重置信号模块，包含一第一与非门，包含一第一输入端，用来接收一预触发反馈信号；一第二输入端，用来接收该下降信号；及一输出端，用来输出该第一与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果；一第一或门，包含一第一输入端，用来接收该上升信号的反相信号；一第二输入端，用来接收该下降信号的反相信号；及一输出端，用来输出该第一或门的该第一输入端与该第二输入端上所接收的信号经或运算的结果；一第二与非门，包含一第一输入端，耦接于该第一与非门的该输出端；一第二输入端，耦接于该第一或门的该输出端；及一输出端，用来输出该上升重置信号，该上升重置信号为第二与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果；及一下降重置信号模块，包含一第三与非门，包含一第一输入端，用来接收一预触发参考信号；一第二输入端，用来接收该上升信号；及一输出端，用来输出该第三与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果；一第二或门，包含一第一输入端，用来接收该上升信号的反相信号；一第二输入端，用来接收该下降信号的反相信号；及一输出端，用来输出该第二或门的该第一输入端与该第二输入端上所接收的信号经或运算的结果；一第四与非门，包含一第一输入端，耦接于该第三与非门的该输出端；一第二输入端，耦接于该第二或门的该输出端；及一输出端，用来输出该下降重置信号，该下降重置信号为该第四与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果。 

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。 

附图说明

通过参照前述说明及下列附图，本发明的技术特征及优点得以获得完全了解。 

图1为一现有技术的相位/频率检测器的示意图； 

图2为相位/频率检测器的操作时序的示意图； 

图3为利用现有技术的相位/频率检测器的锁相回路电路的输出电压与相 位差的示意图； 

图4为本发明的相位/频率检测器的示意图； 

图5为本发明的参考周期信号控制模块的示意图； 

图6为本发明的反馈周期信号控制模块的示意图； 

图7为说明预触发参考信号与参考周期信之间的关系图； 

图8为说明预触发反馈信号与反馈周期信号之间的关系图； 

图9为说明本发明的相位/频率检测器在当参考周期信号与反馈周期信号相位相当接近时的运作示意图； 

图10为利用本发明的相位/频率检测器的锁相回路电路的输出电压与相位差的示意图。 

其中，附图标记 

100、400                            相位/频率检测器 

1、2                                触发器 

3                                   与非门 

S_UP                                 上升信号 

S_DN                                 下降信号 

S_RESET                              重置信号 

CLK_REF                              参考周期信号 

CLK_FB                               反馈周期信号 

E_REF1、E_REF2、E_REF3、E_FB1、E_FB2     上升沿 

T_D1、T_D2、T_RESET                    延迟时间 

T                                   周期 

410                                 上升信号模块 

420                                 下降信号模块 

430                                 重置信号模块 

431                                 上升重置信号模块 

432                                 下降重置信号模块 

411、412                            上升信号电路 

421、422                            下降信号电路 

V_DD、V_SS                    偏压源 

Q₁、Q₂、Q₃、Q₄、Q₅、Q₆、Q₇、晶体管 

Q₈、Q₉、Q₁₀、Q₁₁、Q₁₂

INV₁、INV₂、INV₃、INV₄      反相器 

OR₁、OR₂                    或门 

NAND₁、NAND₂、NAND₃、NAND₄  与非门 

AND₁、AND₂                  与门 

500                         参考周期信号控制模块 

600                         反馈周期信号控制模块 

510、610                    反相延迟模块 

CLK_PFB                      预触发反馈信号 

CLK_PREF                     预触发参考信号 

CLK_REFO                     原始参考周期信号 

CLK_FBO                      原始反馈周期信号 

S_PRESETR                    预触发上升重置信号 

S_PRESETF                    预触发下降重置信号 

S_RESETR                     上升重置信号 

S_RESETF                     下降重置信号 

S_UP1                        第一级上升信号 

S_UP2                        第二级上升信号 

S_DN1                        第一级下降信号 

S_DN2                        第二级下降信号 

A                           被忽略的上升沿 

具体实施方式

请同时参考图4、图5及图6。图4为本发明的相位/频率检测器400的示意图。图5为本发明的参考周期信号控制模块500的示意图。图6为本发明的反馈周期信号控制模块600的示意图。相位/频率检测器400包含上升信号模块410、下降信号模块420及重置信号模块430。 

上升信号模块410为一触发器。上升信号模块410用来接收参考周期信号 CLK_REF并据以输出上升信号S_UP，且根据上升重置信号S_RESETR来重置上升信号S_UP。上升信号模块410包含第一级上升信号电路411、第二级上升信号电路412及反相器INV₁。 

上升信号电路411包含晶体管Q₁、Q₂、Q₃。晶体管Q₁的第一端耦接于一偏压源V_DD、其第二端耦接于晶体管Q₂的第一端、其控制端用来接收上升重置信号S_RESETR。晶体管Q₂的第一端耦接于晶体管Q₁的第二端、其第二端耦接于晶体管Q₃的第一端、其控制端用来接收参考周期信号CLK_REF。晶体管Q₃的第二端耦接于一偏压源V_SS(地端)、其第一端耦接于晶体管Q₂的第二端、其控制端用来接收上升重置信号S_RESETR。上升信号电路411根据参考周期信号CLK_REF、上升重置信号S_RESETR，于晶体管Q₂的第二端输出第一级上升信号S_UP1。 

上升信号电路412包含晶体管Q₄、Q₅、Q₆。晶体管Q₄的第一端耦接于偏压源V_DD、其第二端耦接于晶体管Q₅的第一端、其控制端耦接于晶体管Q₂的第二端，用来接收第一级上升信号S_UP1。晶体管Q₅的第一端耦接于晶体管Q₄的第二端、其第二端耦接于晶体管Q₆的第一端、其控制端用来接收参考周期信号CLK_REF。晶体管Q₆的第二端耦接于偏压源V_SS(地端)、其第一端耦接于晶体管Q₅的第二端、其控制端耦接于晶体管Q₂的第二端，用来接收第一级上升信号S_UP1。上升信号电路412根据参考周期信号CLK_REF、第一级上升信号S_UP1，于晶体管Q₄的第二端输出第二级上升信号S_UP2。 

反相器INV₁的输入端耦接于晶体管Q₄的第二端，用来接收第二级上升信号S_UP2并据以反相输出上升信号S_UP。 

下降信号模块420为一触发器。下降信号模块420用来接收参考周期信号CLK_FB并据以输出下降信号S_DN，且根据下降重置信号S_RESETF来重置下降信号S_DN。下降信号模块420包含第一级下降信号电路421、第二级下降信号电路422及反相器INV₂。 

下降信号电路421包含晶体管Q₇、Q₈、Q₉。晶体管Q₇的第一端耦接于偏压源V_DD、其第二端耦接于晶体管Q₈的第一端、其控制端用来接收下降重置信号S_RESETF。晶体管Q₈的第一端耦接于晶体管Q₇的第二端、其第二端耦接于晶体管Q₉的第一端、其控制端用来接收反馈周期信号CLK_FB。晶体管Q₉的第二端耦接于偏压源V_SS(地端)、其第一端耦接于晶体管Q₈的第二端、其控制端 用来接收下降重置信号S_RESETF。下降信号电路421根据反馈周期信号CLK_FB、下降重置信号S_RESETF，于晶体管Q₈的第二端输出第一级下降信号S_DN1。 

下降信号电路422包含晶体管Q₁₀、Q₁₁、Q₁₂。晶体管Q₁₀的第一端耦接于偏压源V_DD、其第二端耦接于晶体管Q₁₁的第一端、其控制端耦接于晶体管Q₈的第二端，用来接收第一级下降信号S_DN1。晶体管Q₁₁的第一端耦接于晶体管Q₁₀的第二端、其第二端耦接于晶体管Q₁₂的第一端、其控制端用来接收反馈周期信号CLK_FB。晶体管Q₁₂的第二端耦接于偏压源V_SS(地端)、其第一端耦接于晶体管Q₁₁的第二端、其控制端耦接于晶体管Q₈的第二端，用来接收第一级下降信号S_DN1。下降信号电路422根据反馈周期信号CLK_FB、第一级下降信号S_DN1，于晶体管Q₁₀的第二端输出第二级下降信号S_DN2。 

反相器INV₂的输入端耦接于晶体管Q₁₀的第二端，用来接收第二级下降信号S_DN2并据以反相输出下降信号S_DN。 

此外，晶体管Q₁、Q₂、Q₄、Q₇、Q₈、Q₁₀为P型金属氧化物半导晶体管；晶体管Q₃、Q₅、Q₆、Q₉、Q₁₁、Q₁₂为N型金属氧化物半导晶体管。 

重置信号模块430包含上升重置信号模块431与下降重置信号模块432。 

上升重置信号模块431包含反馈周期信号控制模块600(图示于图6)、二与非门(NAND gate)NAND₁、NAND₃与或门(OR gate)OR₁。 

反馈周期信号控制模块600包含反相延迟模块610、反相器INV₄与与门(AND gate)AND₂。 

反相延迟模块610用来将一原始反馈周期信号CLK_FBO，延迟一预定时间T_P并反相以产生一周期信号CLK_FBDI。反相延迟模块610可以N个串联的反相器来实现，且N为奇数。每个反相器皆有相同的延迟，而N个反相器总共的延迟时间即为T_P。此预定时间T_P即为现有技术的相位/频率检测器100的重置信号S_RESET所需的最小时间长度，而于本发明中即为信号从上升信号模块410被重置后所需的反应时间。 

反相器INV₄耦接于反相延迟模块610的输出端，用来将周期信号CLK_FBDI反相，以产生反馈周期信号CLK_FB。 

与门AND₂的第一输入端耦接于反相延迟模块610的输出端，用来接收周期信号CLK_FBDI、其第二输入端用来接收原始反馈周期信号CLK_FBO、其输出端用来输出预触发反馈信号CLK_PFB。与门AND₂用来对周期信号CLK_FBDI与 CLK_FBO进行与运算，以输出预触发反馈信号CLK_PFB。 

与非门NAND₃的第一输入端耦接于与门AND₂的输出端，用来接收预触发反馈信号CLK_PFB、其第二输入端耦接于反相器INV₁的输出端，用来接收上升信号S_UP、其输出端用来输出预触发上升重置信号S_PRESETR。与非门NAND₃用来对预触发反馈信号CLK_PFB与上升信号S_UP进行与非运算，以输出预触发上升重置信号S_PRESETR。 

或门OR₁的第一输入端耦接于第二级上升电路412的输出端(晶体管Q₄的第二端)，用来接收第二级上升信号S_UP2、其第二输入端耦接于第二级下降电路422的输出端(晶体管Q₁₀的第二端)，用来接收第二级下降信号S_DN2、其输出端用来输出耦接于与非门NAND₁的第二输入端。或门OR₁用来对第二级上升信号S_UP2与第二级下降信号S_DN2进行或运算，并输出至与非门NAND₁的第二输入端。 

与非门NAND₁的第一输入端耦接于与非门NAND₃的输出端，用来接收预触发上升重置信号S_PRESETR、其第二输入端耦接于或门OR₁的输出端、其输出端用来输出上升重置信号S_RESETR。与非门NAND₁用来其第一输入端与第二输入端上的信号进行与非运算，以输出上升重置信号S_RESETR。 

下降重置信号模块432包含参考周期信号控制模块500(图示于图5)、二与非门NAND₂、NAND₄与或门OR₂。 

参考周期信号控制模块500包含反相延迟模块510、反相器INV₃与与门AND₂。 

反相延迟模块510用来将一原始参考周期信号CLK_REFO，延迟预定时间T_P并反相以产生一周期信号CLK_REFDI。反相延迟模块510可以N个串联的反相器来实现，且N为奇数。每个反相器皆有相同的延迟，而N个反相器总共的延迟时间即为T_P。此预定时间T_P与反相延迟模块610延迟的时间相同。 

反相器INV₃耦接于反相延迟模块510的输出端，用来将周期信号CLK_REFDI反相，以产生参考周期信号CLK_REF。 

与门AND₁的第一输入端耦接于反相延迟模块510的输出端，用来接收周期信号CLK_REFDI、其第二输入端用来接收原始参考周期信号CLK_REFO、其输出端用来输出预触发参考信号CLK_PREF。与门AND₁用来对周期信号CLK_REFDI与CLK_REFO进行与运算，以输出预触发参考信号CLK_PREF。 

与非门NAND₄的第一输入端耦接于与门AND₁的输出端，用来接收预触发参考信号CLK_PREF、其第二输入端耦接于反相器INV₂的输出端，用来接收下降信号S_DN、其输出端用来输出预触发下降重置信号S_PRESETF。与非门NAND₄用来对预触发参考信号CLK_PREF与下降信号S_DN进行与非运算，以输出预触发下降重置信号S_PRESETF。 

或门OR₂的第一输入端耦接于第二级下降电路422的输出端(晶体管Q₁₀的第二端)，用来接收第二级下降信号S_DN2、其第二输入端耦接于第二级上升电路412的输出端(晶体管Q₄的第二端)，用来接收第二级上升信号S_UP2、其输出端用来输出耦接于与非门NAND₂的第二输入端。或门OR₂用来对第二级上升信号S_UP2与第二级下降信号S_DN2进行或运算，并输出至与非门NAND₂的第二输入端。 

与非门NAND₂的第一输入端耦接于与非门NAND₄的输出端，用来接收预触发下降重置信号S_PRESETF、其第二输入端耦接于或门OR₂的输出端、其输出端用来输出下降重置信号S_RESETF。与非门NAND₂用来其第一输入端与第二输入端上的信号进行与非运算，以输出下降重置信号S_RESETF。 

请参考图7与图8。图7为说明预触发参考信号与参考周期信号之间的关系图。图8为说明预触发反馈信号与反馈周期信号之间的关系图。如图7所示，预触发参考信号CLK_PREF为在每个参考周期信号CLK_REF的上升沿之前，先以时间长度T_RESET(等于T_P)，提升至逻辑“1”。如图8所示，预触发反馈信号CLK_PFB为在每个反馈周期信号CLK_FB的上升沿之前，先以时间长度T_RESET(等于T_P)，提升至逻辑“1”。 

请参考图9。图9为说明本发明的相位/频率检测器在当参考周期信号与反馈周期信号相位相当接近时的运作示意图。如图所示，反馈周期信号CLK_FB落后于参考周期信号CLK_REF，且反馈周期信号CLK_FB的第一个上升沿E_FB1相当接近参考周期信号CLK_REF的第二个上升沿E_REF2。在这样的情况下，现有技术的相位/频率检测器会降低反馈周期信号CLK_FB的速度以使跟参考周期信号CLK_REF的相位相同，然而实际上是应该加快反馈周期信号CLK_FB的速度来使得反馈周期信号CLK_FB的相位与参考周期信号CLK_REF的相位相同。在图9中，当参考周期信号CLK_REF的第一个上升沿E_REF1出现后，经过反应时间T_D1，上升信号S_UP被触发输出逻辑“1”。当参考周期信号CLK_REF的第二个上升沿 E_REF2出现时，其相对应的预触发参考信号CLK_PREF与此时为逻辑“1”的上升信号S_UP经下降重置信号模块432的逻辑运算后输出下降重置信号S_RESETF(逻辑“1”表重置)且为时为T_RESET，而当反馈周期信号CLK_FB的第一个上升沿E_FB1出现时，由于落在下降重置信号S_RESETF的重置时间范围内，因此下降信号模块420于此时是处于被重置的状态，因此下降信号S_DN持续维持在逻辑“0”，因此不会将反馈周期信号CLK_FB的速度降低。如此便可避免掉现有技术的相位/频率检测器无法全区正确判断相位先后的问题。 

请参考图10。图10为利用本发明的相位/频率检测器400的锁相回路电路的输出电压与相位差的示意图。设定参考周期信号CLK_REF的周期为T。如图所示，当参考周期信号CLK_REF的相位超前反馈周期信号CLK_FB的幅度，在0～(T_RESET/T)的范围之间，锁相回路电路的电压控制器的输出电压皆为持续上升且为正值，意即会将反馈周期信号CLK_FB的速度加快；当参考周期信号CLK_REF的相位超前反馈周期信号CLK_FB的幅度，在(T_RESET/T)～2π的范围之间，锁相回路电路的电压控制器的输出电压成为一定值而仍为正值，意即仍会加快反馈周期信号CLK_FB的速度，如此便不会调整反馈周期信号CLK_FB至错误的方向。当参考周期信号CLK_REF的相位落后反馈周期信号CLK_FB的幅度，在0～(-T_RESET/T)的范围之间，锁相回路电路的电压控制器的输出电压皆为持续下降且为负值，意即会将反馈周期信号CLK_FB的速度减慢；当参考周期信号CLK_REF的相位落后反馈周期信号CLK_FB的幅度，在(-T_RESET/T)～-2π的范围之间，锁相回路电路的电压控制器的输出电压成为一定值而仍为负值，意即仍会减慢反馈周期信号CLK_FB的速度，如此便不会调整反馈周期信号CLK_FB至错误的方向。 

综上所述，本发明所提供的相位/频率检测器，具有利用预触发参考信号与预触发反馈信号的重置信号模块，并可分别重置上升信号模块与下降信号模块，如此便可避免由于重置信号的反应时间造成相位判断错误的情况，提供使用者更大的便利性。 

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。 

Claims (13)

1.一种相位/频率检测器，其特征在于，包含：

一上升信号模块，该上升信号模块根据一第二参考周期信号及一上升重置信号，产生一上升信号；其中该上升信号模块为触发器；

一下降信号模块，该下降信号模块根据一第二反馈周期信号及一下降重置信号，产生一下降信号；其中该下降信号模块为触发器；及

一重置信号模块，包含：

一上升重置信号模块，包含：

一第一与非门，包含：

一第一输入端，用来接收一预触发反馈信号；

一第二输入端，用来接收该上升信号；及

一输出端，用来输出该第一与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果；

一第一或门，包含：

一第一输入端，用来接收该上升信号的反相信号；

一第二输入端，用来接收该下降信号的反相信号；及

一输出端，用来输出该第一或门的该第一输入端与该第二输入端上所接收的信号经或运算的结果；

一第二与非门，包含：

一第一输入端，耦接于该第一与非门的该输出端；

一第二输入端，耦接于该第一或门的该输出端；及

一输出端，用来输出该上升重置信号，该上升重置信号为第二与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果；及

一下降重置信号模块，包含：

一第三与非门，包含：

一第一输入端，用来接收一预触发参考信号；

一第二输入端，用来接收该下降信号；及

一输出端，用来输出该第三与非门的该第一输入端与该第二 输入端上所接收的信号经与非运算的结果；

一第二或门，包含：

一第一输入端，用来接收该上升信号的反相信号；

一第二输入端，用来接收该下降信号的反相信号；及

一输出端，用来输出该第二或门的该第一输入端与该第二输入端上所接收的信号经或运算的结果；

一第四与非门，包含：

一第一输入端，耦接于该第三与非门的该输出端；

一第二输入端，耦接于该第二或门的该输出端；及

一输出端，用来输出该下降重置信号，该下降重置信号为该第四与非门的该第一输入端与该第二输入端上所接收的信号经与非运算的结果。

2.根据权利要求1所述的相位/频率检测器，其特征在于，另包含：

一参考周期信号控制模块，包含：

一第一反相延迟模块，用来将一第一参考周期信号延迟一第一预定时间并反相以产生一第三参考周期信号；

一第一反相器，耦接于该第一反相延迟模块的输出端，用来将该第三参考周期信号反相以产生该第二参考周期信号；及

一第一与门，包含：

一第一输入端，耦接于该第一反相延迟模块的输入端，用来接收该第一参考周期信号；

一第二输入端，耦接于该第一反相延迟模块的输出端，用来接收该第三参考周期信号；及

一输出端，用来输出该预触发参考信号，该预触发参考信号为该第一与门的该第一输入端与该第二输入端上所接收的信号经与运算的结果。

3.根据权利要求2所述的相位/频率检测器，其特征在于，该第一反相延迟模块包含M个第五反相器，第一个第五反相器的输入端用来接收该第一参考周期信号、第K个第五反相器的输入端耦接于第K-1个第五反相器的输出端、第M个第五反相器的输出端用来输出该第三参考周期信号；每个第五反相器皆延迟一第二预定时间；该第一预定时间为该第二预定时间的M倍；其 中M为奇数、K为正整数且1≤K≤M。

4.根据权利要求2所述的相位/频率检测器，其特征在于，另包含：

一反馈周期信号控制模块，包含：

一第二反相延迟模块，用来将一第一反馈周期信号延迟该第一预定时间并反相以产生一第三反馈周期信号；

一第二反相器，耦接于该第二反相延迟模块的输出端，用来将该第三反馈周期信号反相以产生该第二反馈周期信号；及

一第二与门，包含：

一第一输入端，耦接于该第二反相延迟模块的输入端，用来接收该第一反馈周期信号；

一第二输入端，耦接于该第二反相延迟模块的输出端，用来接收该第三反馈周期信号；及

一输出端，用来输出该预触发反馈信号，该预触发反馈信号为该第二与门的该第一输入端与该第二输入端上所接收的信号经与运算的结果。

5.根据权利要求4所述的相位/频率检测器，其特征在于，该第二反相延迟模块包含M个第六反相器，第一个第六反相器的输入端用来接收该第一反馈周期信号、第K个第六反相器的输入端耦接于第K-1个第六反相器的输出端、第M个第六反相器的输出端用来输出该第三反馈周期信号；每个第六反相器皆延迟一第二预定时间；该第一预定时间为该第二预定时间的M倍；其中M为奇数、K为正整数且1≤K≤M。

6.根据权利要求4所述的相位/频率检测器，其特征在于，该上升信号模块包含：

一第一级上升信号电路，用来根据该第二参考周期信号与该上升重置信号，产生一第一级上升信号；

一第二级上升信号电路，用来根据该第二参考周期信号与该第一级上升信号，产生该上升信号的反相信号；及

一第三反相器，耦接于该第二级上升信号电路，用来接收该上升信号的反相信号并产生该上升信号。

7.根据权利要求6所述的相位/频率检测器，其特征在于，该第一级上升信号电路包含： 

一第一晶体管，包含：

一第一端，耦接于一偏压源；

一第二端；及

一控制端，耦接于该第二与非门的该输出端，用来接收该上升重置信号；

一第二晶体管，包含：

一第一端，耦接于该第一晶体管的该第二端；

一第二端，用来输出该第一级上升信号；及

一控制端，耦接于该第一反相器，用来接收该第二参考周期信号；及

一第三晶体管，包含：

一第一端，耦接于该第二晶体管的该第二端；

一第二端，耦接于一地端；及

一控制端，耦接于该第二与非门的该输出端，用来接收该上升重置信号。

8.根据权利要求7所述的相位/频率检测器，其特征在于，该第二级上升信号电路包含：

一第四晶体管，包含：

一第一端，耦接于该偏压源；

一第二端；及

一控制端，耦接于该第二晶体管的该第二端，用来接收该第一级上升信号；

一第五晶体管，包含：

一第一端，耦接于该第四晶体管的该第二端与该第三反相器，用来输出该上升信号的反相信号；

一第二端；及

一控制端，耦接于该第一反相器，用来接收该第二参考周期信号；及

一第六晶体管，包含：

一第一端，耦接于该第五晶体管的该第二端；

一第二端，耦接于该地端；及

一控制端，耦接于该第二晶体管的该第二端，用来接收该第一级上升 信号。

9.根据权利要求8所述的相位/频率检测器，其特征在于，该第一、该第二及该第四晶体管为P型金属氧化物半导晶体管；该第三、该第五及该第六晶体管为N型金属氧化物半导晶体管。

10.根据权利要求6所述的相位/频率检测器，其特征在于，该下降信号模块包含：

一第一级下降信号电路，用来根据该第二反馈周期信号与该下降重置信号，产生一第一级下降信号；

一第二级下降信号电路，用来根据该第二反馈周期信号与该第一级下降信号，产生该下降信号的反相信号；及

一第四反相器，耦接于该第二级下降信号电路，用来接收该下降信号的反相信号并产生该下降信号。

11.根据权利要求10所述的相位/频率检测器，其特征在于，该第一级下降信号电路包含：

一第七晶体管，包含：

一第一端，耦接于偏压源；

一第二端；及

一控制端，耦接于该第四与非门的该输出端，用来接收该下降重置信号；

一第八晶体管，包含：

一第一端，耦接于该第七晶体管的该第二端；

一第二端，用来输出该第一级下降信号；及

一控制端，耦接于该第二反相器，用来接收该第二反馈周期信号；及

一第九晶体管，包含：

一第一端，耦接于该第八晶体管的该第二端；

一第二端，耦接于该地端；及

一控制端，耦接于该第四与非门的该输出端，用来接收该下降重置信号。

12.根据权利要求11所述的相位/频率检测器，其特征在于，该第二级下降信号电路包含： 

一第十晶体管，包含：

一第一端，耦接于该偏压源；

一第二端；及

一控制端，耦接于该第八晶体管的该第二端，用来接收该第一级下降信号；

一第十一晶体管，包含：

一第一端，耦接于该第十晶体管的该第二端与该第四反相器，用来输出该下降信号的反相信号；

一第二端；及

一控制端，耦接于该第二反相器，用来接收该第二反馈周期信号；及

一第十二晶体管，包含：

一第一端，耦接于该第十一晶体管的该第二端；

一第二端，耦接于该地端；及

一控制端，耦接于该第八晶体管的该第二端，用来接收该第一级下降信号。

13.根据权利要求12所述的相位/频率检测器，其特征在于，该第七、该第八及该第十晶体管为P型金属氧化物半导晶体管；该第九、该第十一及该第十二晶体管为N型金属氧化物半导晶体管。 

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