JP2014518461A - 高線形性位相周波数検出器 - Google Patents

高線形性位相周波数検出器 Download PDF

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Abstract

位相周波数検出器は、ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）位相雑音の悪化を招くことなく、雑音整形ΣΔ変調から電荷量への高線形な変換を実現する。位相周波数検出器は、Ｕｐ信号出力およびＤｏｗｎ信号出力の構成を、その特徴とすることができ、分周されたＶＣＯ入力が上昇したときに「Ｕｐ」信号が上昇し、分周されたＶＣＯ入力が下降したときに「Ｕｐ」信号が下降し、分周されたＶＣＯ入力が上昇したときに「Ｄｏｗｎ」信号が上昇し、基準入力が上昇したときに「Ｄｏｗｎ」信号が下降する。高速ロックアップＰＬＬのために、モード選択入力を利用することができる。

Description

本発明は、一般に位相ロックループの分野に関し、詳細には、フラクショナルＮ位相ロックループ周波数シンセサイザ（ｆｒａｃｔｉｏｎａｌ−Ｎ ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ）の分野に関する。
現在のＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路は、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）からの出力信号の位相を、ＰＬＬへの入力基準周波数の位相と比較するための機能を含むことができる。そのような回路は、出力信号と入力基準周波数との間の位相差の比例を表す誤差信号を生成するための位相周波数検出器を含むことができる。加えて、現在のＰＬＬ回路は、生成される出力信号がＰＬＬへの入力基準周波数と同期するように、誤差信号をローパスフィルタに、次にＶＣＯに供給するための機能も含むことができる。現在のＰＬＬ回路は、ＶＣＯからの出力を位相周波数検出器の入力にフィードバックすることにより、誤差信号を生成できるようにして、ＶＣＯからの出力信号を入力基準周波数に結合する、負帰還ループ方法を利用することができる。現在のいくつかのＰＬＬ回路では、出力信号を分周器回路に供給することができるため、入力基準周波数の整数倍を生成する。位相ロック状態に達したとき、ＶＣＯからの出力信号は、入力基準周波数のＮ倍に等しくなっており、ここで、Ｎは、分周器回路の分周比である。したがって、現在のＰＬＬ回路は、入力基準周波数のもっぱら整数倍の周波数を生成する。
それらの周波数シンセサイザは、入力基準周波数の整数倍の周波数だけを生成することができる。そのような制約を回避するため、周波数シンセサイザは、周波数サイクル当たりの分周値を変調して、分数値を獲得するために、ΣΔ変調器をさらに含むことができる。そのような周波数シンセサイザは、フラクショナルＮ周波数シンセサイザと呼ばれる。フラクショナルＮ周波数シンセサイザは、周波数が、
Figure 2014518461
の形式を取る信号を生成することができ、ここで、ＩＮＴ、ＦＲＡＣ、およびＭＯＤは整数であり、したがって、ＦＶＣＯは、必ずしも基準周波数Ｆｒｅｆｅｒｅｎｃｅの整数倍になるとは限らない。既存のΣΔ変調は、位相周波数検出器の入力において、連続的に時間差を生成することができ、その時間差は、今度は、チャージポンプによって、電荷量に変換される。ΣΔ変調器は、フラクショナルＮ変調電力を高周波数に整形し、そうすることによって、悪化する余分な雑音を帰還ループのループフィルタの帯域幅の外側に移動させて、余分な雑音を除去する。位相周波数検出器入力における時間差からループフィルタ内の電荷量への変換を、高線形な方法で実行することができるため、ΣΔ変調器を使用することからもたらされる雑音整形スペクトル特性が、いくらかの雑音が結果としてＰＬＬループに導入されるような変更を受けない。そのような雑音がＰＬＬループに導入されることを防止することによって、分周器およびΣΔ変調器を用いて実施されるフラクショナルＮ変調を使用することからもたらされる位相雑音性能が維持される。言い換えると、特にフラクショナルＮ ＰＬＬシンセサイザにおける、位相雑音スペクトル特性の悪化を防止するために、様々なタイプのΣΔ変調器雑音整形技法を、この目的のために知ることができる。しかし、位相周波数検出器において検出された位相差を、ＶＣＯに接続されたループフィルタにおける電荷量に変換する、高線形な変換方法は知られていない。
したがって、本発明は、新規な線形化システムおよび方法を導入することによって、関連技術の限界および不都合が原因の１つまたは複数の問題を実質的に解消する、位相ロックループ回路内のフラクショナルＮ周波数シンセサイザを実装するためのシステムおよび方法に関する。
一実施形態では、本発明は、位相周波数検出器回路を提供し、位相周波数検出器回路は、ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路に適用され、チャージポンプと、ＶＣＯ出力信号を提供するためのＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）と、ＶＣＯ出力信号を受信するための入力を有する、Ｎ分周された出力信号を提供するためのＮ分周器と、Ｎ分周された出力信号を変調するための変調器と、基準周波数供給器と、ループフィルタとを有し、基準周波数において発振する信号を受信するための第１の入力と、Ｎ分周された出力信号を受信するための第２の入力と、Ｕｐ信号出力と、Ｄｏｗｎ信号出力とを含む。ＶＣＯは、チャージポンプおよびループフィルタに直列しており、Ｎ分周器が後に続き、ＶＣＯは、ループフィルタからの調整電圧信号を受信するように構成され、Ｕｐ信号およびＤｏｗｎ信号の構成を、その特徴とすることができる。Ｕｐ信号は、第２の入力が上昇したときに上昇し、第２の入力が下降したときに下降し、Ｄｏｗｎ信号は、第２の入力が上昇したときに上昇し、第１の入力が上昇したときに下降する。
また別の実施形態では、本発明は、位相周波数検出器回路を提供し、位相周波数検出器回路は、ＶＣＯの制御電圧とＶＣＯ出力信号の周波数との間の係数が正であるＶＣＯを有する位相ロックループ回路に適用され、チャージポンプのＵｐソースを駆動するＵｐ信号と、チャージポンプのＤｏｗｎソースを駆動するＤｏｗｎ信号とを備える。Ｕｐ信号およびＤｏｗｎ信号の構成は、上で説明したように実施することができる。
また別の実施形態では、本発明は、位相周波数検出器回路を提供し、位相周波数検出器回路は、ＶＣＯの制御電圧とＶＣＯ出力信号の周波数との間の係数が負であるＶＣＯを有する位相ロックループ回路に適用され、チャージポンプのＤｏｗｎソースを駆動するＵｐ信号と、チャージポンプのＵｐソースを駆動するＤｏｗｎ信号とを備える。Ｕｐ信号およびＤｏｗｎ信号の構成は、上で説明したように実施することができる。
また別の実施形態では、本発明は、位相周波数検出器回路を提供し、位相周波数検出器回路は、高速ロックアップのためにＰＬＬ回路が時間とともにその間で変化してロックアップ状態に向かう２つ以上のモードに関連付けられたＰＬＬ回路に適用され、上で説明した構成が、最終モードにおいて、ＰＬＬがロックアップ状態の近くに、またはロックアップ状態内にあるときだけに実現するように、Ｕｐ信号およびＤｏｗｎ信号の変更可能な構成を備える。先行するモードにおいて、ＰＬＬがロックアップ状態の近くに、またはロックアップ状態内にないときは、Ｕｐ信号およびＤｏｗｎ信号の構成は異なる。
さらなる一実施形態では、本発明は、位相ロックループ回路を使用して実施される方法を提供し、方法は、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）によってＶＣＯ出力信号を提供するステップと、ＶＣＯ出力信号をＮ分周器において受信するステップであって、Ｎ分周器は、Ｎ分周された出力信号を提供する、ステップと、Ｎ分周された出力信号を変調するステップと、信号を第１の入力において受信するステップであって、信号は基準周波数において発振する、ステップと、Ｎ分周された出力信号を第２の入力において受信するステップと、位相周波数検出器およびチャージポンプにおいて第１の入力の位相と第２の入力の位相とを比較するステップとを含む。位相周波数検出器は、第２の入力が上昇したときにＵｐ信号が上昇し、第２の入力が下降したときにＵｐ信号が下降し、第２の入力が上昇したときにＤｏｗｎ信号が上昇し、第１の入力が上昇したときにＤｏｗｎ信号が下降する、Ｕｐ信号およびＤｏｗｎ信号の構成を有する特定の線形性システムであることを、その特徴とすることができる。ＶＣＯは、ループフィルタおよびＮ分周器と直列することができ、ＶＣＯは、ループフィルタから調整電圧信号を受信する。
また別の実施形態では、本発明は、２つ以上のモードに関連付けられた位相ロックループ回路を使用して実施される方法を提供し、方法は、上で説明した構成が、最終モードにおいて、ＰＬＬがロックアップ状態の十分近くに、またはロックアップ状態内にあるときだけに実現するように、Ｕｐ信号およびＤｏｗｎ信号の変更可能な構成を提供するステップを含み、先行するモードにおいて、ＰＬＬがロックアップの近くにないときは、Ｕｐ信号およびＤｏｗｎ信号の構成は異なることがある。
さらなる一実施形態では、本発明は、位相周波数検出器を提供し、位相周波数検出器は、基準周波数において発振する信号を受信するための第１の入力と、Ｎ分周された出力信号を受信するための第２の入力と、Ｎ分周された出力信号を第１のフリップフロップトリガ入力において受信するための第１のフリップフロップであって、リセット入力および第１のフリップフロップ出力を含む第１のフリップフロップと、基準周波数において発振する信号を第２のフリップフロップトリガ入力において受信するための第２のフリップフロップであって、リセット入力および第２のフリップフロップ出力を含む第２のフリップフロップと、第１のフリップフロップ出力および第２のフリップフロップ出力を受信するためのＮＡＮＤ論理ゲートと、第１のフリップフロップ出力およびＮＡＮＤ論理ゲートの出力を受信するためのＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受信するためのインバータ論理ゲートであって、インバータ論理ゲートの出力は第１のフリップフロップのリセット入力および第２のフリップフロップのリセット入力に接続される、インバータ論理ゲートとを含み、Ｎ分周された出力信号を受信するための第２の入力は、位相周波数検出器のＵｐ信号出力を備え、ＡＮＤ論理ゲートの出力は、位相周波数検出器のＤｏｗｎ信号出力を備える。
さらなる一実施形態では、本発明は、位相周波数検出器を提供し、位相周波数検出器は、基準周波数において発振する信号を受信するための第１の入力と、Ｎ分周された出力信号を受信するための第２の入力と、Ｎ分周された出力信号を第１のフリップフロップトリガ入力において受信するための第１のフリップフロップであって、リセット入力および第１のフリップフロップ出力を含む第１のフリップフロップと、基準周波数において発振する信号を第２のフリップフロップトリガ入力において受信するための第２のフリップフロップであって、リセット入力および第２のフリップフロップ出力を含む第２のフリップフロップと、第１のフリップフロップ出力および第２のフリップフロップ出力を受信するためのＮＡＮＤ論理ゲートと、第２のフリップフロップ出力および周波数モードイネーブル信号を受信するための第１のＡＮＤ論理ゲートと、第１のフリップフロップ出力およびＮＡＮＤ論理ゲートの出力を受信するための第２のＡＮＤ論理ゲートと、ＮＡＮＤ論理ゲートの出力を受信するためのインバータ論理ゲートであって、インバータ論理ゲートの出力は第１のフリップフロップのリセット入力および第２のフリップフロップのリセット入力に接続される、インバータ論理ゲートと、第１のＡＮＤ論理ゲートの出力およびＮ分周された出力信号を受信するためのＯＲ論理ゲートとを含み、ＯＲ論理ゲートの出力は、位相周波数検出器のＵｐ信号出力を含み、第２のＡＮＤ論理ゲートの出力は、位相周波数検出器のＤｏｗｎ信号出力を備える。周波数モードイネーブル信号は、２モードまたはマルチモードＰＬＬのために使用することができる。
さらなる一実施形態では、本発明は、位相周波数検出器を使用して実施される方法を提供し、方法は、基準周波数において発振する信号を、第１の入力において受信するステップと、Ｎ分周された出力信号を第２の入力において受信するステップと、Ｎ分周された出力信号を第１のフリップフロップの第１のフリップフロップトリガ入力において受信するステップであって、第１のフリップフロップはリセット入力および第１のフリップフロップ出力を含む、ステップと、基準周波数において発振する信号を第２のフリップフロップの第２のフリップフロップトリガ入力において受信するステップであって、第２のフリップフロップはリセット入力および第２のフリップフロップ出力を含む、ステップと、第１のフリップフロップ出力および第２のフリップフロップ出力を、ＮＡＮＤ論理ゲートにおいて受信するステップと、第１のフリップフロップ出力およびＮＡＮＤ論理ゲートの出力を、ＡＮＤ論理ゲートにおいて受信するステップと、ＮＡＮＤ論理ゲートの出力をインバータ論理ゲートにおいて受信するステップであって、インバータ論理ゲートの出力は第１のフリップフロップのリセット入力および第２のフリップフロップのリセット入力に接続される、ステップとを含み、Ｎ分周された出力信号を受信するための第２の入力は、位相周波数検出器のＵｐ信号出力を備え、第２のＡＮＤ論理ゲートの出力は、位相周波数検出器のＤｏｗｎ信号出力を備える。
さらなる一実施形態では、本発明は、位相周波数検出器を使用して実施される方法を提供し、方法は、基準周波数において発振する信号を第１の入力において受信するステップと、Ｎ分周された出力信号を第２の入力において受信するステップと、Ｎ分周された出力信号を第１のフリップフロップの第１のフリップフロップトリガ入力において受信するステップであって、第１のフリップフロップはリセット入力および第１のフリップフロップ出力を含む、ステップと、基準周波数において発振する信号を第２のフリップフロップの第２のフリップフロップトリガ入力において受信するステップであって、第２のフリップフロップはリセット入力および第１のフリップフロップ出力を含む、ステップと、第１のフリップフロップ出力および第２のフリップフロップ出力を、ＮＡＮＤ論理ゲートにおいて受信するステップと、第２のフリップフロップ出力および周波数モードイネーブル信号を、第１のＡＮＤ論理ゲートにおいて受信するステップと、第１のフリップフロップ出力およびＮＡＮＤ論理ゲートの出力を、第２のＡＮＤ論理ゲートにおいて受信するステップと、ＮＡＮＤ論理ゲートの出力をインバータ論理ゲートにおいて受信するステップであって、インバータ論理ゲートの出力は第１のフリップフロップのリセット入力および第２のフリップフロップのリセット入力に接続される、ステップと、第１のＡＮＤ論理ゲートの出力およびＮ分周された出力信号を、ＯＲ論理ゲートにおいて受信するステップとを含み、ＯＲ論理ゲートの出力は、位相周波数検出器のＵｐ信号出力を備え、第２のＡＮＤ論理ゲートの出力は、位相周波数検出器のＤｏｗｎ信号出力を備え、周波数モードイネーブル信号は、高速ロックアップのために、デュアルモードまたはマルチモードＰＬＬにおけるモード変更のために使用することができる。
上述の概略的な説明と以下の詳細な説明はともに、例示的かつ説明的なものであり、特許請求される発明についてのさらなる説明を提供することを意図したものであることを理解されたい。
添付の図面は、本発明についてのさらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成し、本発明の実施形態を図説し、説明と併せて、本発明の原理を説明するのに役立つ。
フラクショナルＮ周波数シンセサイザを伴うＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路の例示的な一実施形態を示す図である。 フラクショナルＮシグマデルタ（ΣΔ）変調器と直列に接続された、ＰＬＬ回路に適用される本発明の位相周波数検出器の例示的な一実施形態を示す図である（位相周波数検出器だけが詳細に示されている）。 （位相モードにある場合の）本発明による位相周波数検出器の「Ｄｏｗｎ」出力および「Ｕｐ」出力を含む、フラクショナルＮ変調に関連する信号図を例示的に示す図である。 図２に示される本発明の位相周波数検出器についての等価的な説明の例示的な一実施形態を示しており、ここで、図２に示される「周波数モードイネーブル」は、常にロー（すなわち、「０」）であり、また同様に、位相周波数検出器の例示的な一実施形態は、「シングルモード」ＰＬＬのためのものである（位相周波数検出器だけが詳細に示されている）。 フラクショナルＮシグマデルタ（ΣΔ）変調器と直列に接続された、ＰＬＬ回路の従来の位相周波数検出器およびチャージポンプの例示的な一実施形態を示す図である（位相周波数検出器およびチャージポンプがともに詳細に示されている）。 位相周波数検出器に供給される基準クロックおよび分周されたＶＣＯクロックとの関連で、本発明の位相周波数検出器のＵｐ信号値およびＤｏｗｎ信号値を示す図である。 （シングルモードＰＬＬのための）本発明の位相周波数検出器のための例示的な方法のステップを示す図である。 （デュアルまたはマルチモードＰＬＬのための）本発明の位相周波数検出器のための例示的な方法のステップを示す図である。 フラクショナルＮ変調器を有する従来の位相ロックループ回路のための例示的な方法のステップを示す図である。
その例が添付の図面に示された実施形態について、今から詳細に言及する。以下の詳細な説明では、本明細書で提示される本発明を理解する助けとなるように、数々の非限定的だが具体的な詳細が説明される。しかし、本発明の範囲から逸脱することなく、様々な代替形態を使用できること、またこれらの具体的な詳細を用いずとも、本発明を実施できることは、当業者には明らかである。例えば、本明細書で提示される本発明が、任意の型のＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路において実施できることは、当業者には明らかである。
図１は、フラクショナルＮ周波数シンセサイザを有するＰＬＬ回路の例示的な一実施形態１００を示している。例示的な実施形態１００では、基準クロック信号１０１を、Ｎ分周器１０７からの出力信号１０８とともに、位相周波数検出器およびチャージポンプ１０２に入力することができる。位相周波数検出器およびチャージポンプ１０２は、基準クロック信号１０１と出力信号１０８の間の位相差を検出することができる。位相周波数検出器およびチャージポンプ１０２からの出力信号１０３は、入力位相差に比例した現在のパルスに等しいとすることができ、出力信号１０３は、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）１０５において与えられた周波数を獲得するのに必要とされる調整電圧を生成するために、ループフィルタ１０４において積分することができる。ループフィルタ１０４は、一般に、標準的な積分器、極零点（ｐｏｌｅ ｚｅｒｏ）、およびポストフィルタを含むことができる、受動回路である。ポストフィルタは、ＲＬＣ（ｒｅｓｉｓｔｏｒ−ｉｎｄｕｃｔｏｒ−ｃａｐａｃｉｔｏｒ）、ＲＣ（ｒｅｓｉｓｔｏｒ−ｃａｐａｃｉｔｏｒ）、またはＬＣ（ｉｎｄｕｃｔｏｒ−ｃａｐａｃｉｔｏｒ）とすることができる。ループフィルタ１０４は、チャージポンプ１０２の現在のパルスをフィルタリングすることによって、ＶＣＯ出力信号１０９のスペクトル純度を改善することができる。
ＶＣＯ１０５からの第１の出力信号１０９を、例えば、ＶＣＯ１０５に接続されたデバイスへの入力として使用することができ、デバイスは、ＶＣＯ１０５に入力される調整電圧によって制御される周波数において発振する特定の信号を受信する。ＶＣＯ１０５からの第２の出力信号１０６を、Ｎ分周器１０７を通過する負帰還ループ回路を生成するために使用することができ、位相周波数検出器およびチャージポンプ１０２への入力として使用する。Ｎ分周器１０７は、第２の出力信号１０６をＮ倍に分周することができ、ここで、Ｎは、基準クロック信号１０１のＮ倍の周波数に対応する分周比である。Ｎ分周器１０７からの出力信号１０８を、ΣΔ変調器１１０へのクロック入力として使用することができる。ΣΔ変調器１１０の出力を、ΣΔ変調器１１０の出力をＮの値に加算する加算器１１１に入力することができる。加算器１１１の出力を、Ｎ分周器１０７に入力することができる。上述の例示的な実施形態を使用すると、（Ｎ分周器１０７、ΣΔ変調器１１０、および加算器１１１を備える）分周回路に関連する分周サイクルの値を変調して、分数を獲得してフラクショナルＮ変調を実装することができる。非ＤＣ周波数にあり、フラクショナルＮ変調を使用する変調信号は、周波数シンセサイザの位相雑音性能を悪化させ得る電力を示さないことがある。具体的には、ΣΔ変調器１１０は、そのような電力をより高い周波数に整形することができ、そうすることによって、悪化する余分な雑音を帰還ループのループフィルタ１０４の帯域幅の外側に移動させて、余分な雑音を除去する。時間差は、ΣΔ変調器１１０を使用して生成することができ、位相周波数検出器および関連するチャージポンプ１０２によって、電荷量に変換することができる。変換は、高線形な方法で実行することができるため、ΣΔ変調器１１０を使用することからもたらされる雑音整形スペクトル特性が、いくらかの雑音が結果としてＰＬＬループに導入されるような変更を受けない。そのような雑音がＰＬＬループに導入されることを防止することによって、Ｎ分周器１０７およびΣΔ変調器１１０を用いて実装されるフラクショナルＮ変調を使用することからもたらされる位相雑音性能が維持される。
フラクショナルＮ周波数シンセサイザとしてＮ分周器１０７、ΣΔ変調器１１０、および加算器１１１を使用すると、フラクショナルＮ周波数シンセサイザの周波数が、
ＦＶＣＯ＝ＦＲｅｆｅｒｅｎｃｅ×（ＩＮＴ＋ＦＲＡＣ／ＭＯＤ）
の形式を取る信号を生成することができる。
上記の等式において、ＦＶＣＯは、必ずしも変数ＦＲｅｆｅｒｅｎｃｅによって表される基準クロック信号１０１の整数倍でなくともよい。ＩＮＴ、ＦＲＡＣ、およびＭＯＤによって表される変数は、整数とすることができる。
ここでは留意すべきは、フラクショナルＮ ＰＬＬシンセサイザにおける位相雑音スペクトル特性の悪化を防止するには、この目的のために様々なタイプがよく知られている、ΣΔ変調器雑音整形技法に加えて、位相周波数検出器において検出された位相差から、ＶＣＯに接続されたループフィルタにおける電荷量への、高線形な変換方法が非常に重要となる。
図２は、フラクショナルＮ変調器と直列に接続された、ＰＬＬ回路の位相周波数検出器２０２の例示的な一実施形態２００を示している。例示的な実施形態２００では、位相周波数検出器２０２の個々の要素が示されている（個々のチャージポンプ要素は示されていない）。具体的には、位相周波数検出器２０２は、基準クロック信号２０１の入力と、分周されたＶＣＯクロック信号２０８の入力とを含む。分周されたＶＣＯクロック信号２０８の入力は、フラクショナルＮ周波数シンセサイザの出力とすることができる。分周されたＶＣＯクロック信号２０８の入力は、第１のフリップフロップ２１０（すなわち、Ｄｏｗｎ Ｒ１フリップフロップ（ＦＦ））のトリガ入力に接続することができる。分周されたＶＣＯクロック信号２０８の入力は、ＯＲ論理ゲート２１４の入力にも接続することができる。第１のフリップフロップ２１０は、リセットダウン入力と、第１のフリップフロップ２１０の出力とを含むことができる。基準クロック信号２０１の入力は、第２のフリップフロップ２１１（すなわち、Ｕｐ Ｒ１ ＦＦ）のトリガ入力に接続することができる。第２のフリップフロップ２１１は、リセットアップ入力と、第２のフリップフロップ出力とを含むことができる。第１のフリップフロップ２１０リセットダウン入力および第２のフリップフロップ２１１リセットアップ入力は、インバータ論理ゲート２１６の出力に接続することができる。インバータ論理ゲートの入力は、ＮＡＮＤ論理ゲート２１５の出力とすることができる。ＮＡＮＤ論理ゲート２１５の入力は、第１のフリップフロップ２１０の出力と、第２のフリップフロップ２１１の出力とすることができる。第１のＡＮＤ論理ゲート２１７は、第２のフリップフロップ２１１の出力と、周波数モードイネーブル信号２１２とを入力として受信することができる。ＮＡＮＤ論理ゲート２１５の出力は、第２のＡＮＤ論理ゲート２１３の入力にも接続することができる。第２のＡＮＤ論理ゲート２１３は、第１のフリップフロップ２１０の出力も受信することができる。ＯＲ論理ゲート２１４は、第１のＡＮＤ論理ゲート２１７の出力も入力として受信することができる。
位相周波数検出器２０２は、上で説明した例示的な構成を使用して、２つのモードで動作することができる。２つのモードは、位相モードと、周波数モードと呼ばれることがある。いくつかの実施形態では、周波数モードイネーブル信号２１２の値がロー、すなわち、「０」である場合、位相モードがイネーブルであるとすることができる。いくつかの実施形態では、周波数モードイネーブル信号２１２の値がハイ、すなわち、「１」である場合、周波数モードがイネーブルであるとすることができる。第１のＡＮＤ論理ゲート２１７は、その入力の１つとして周波数モードイネーブル信号２１２を受信するので、位相モードの間、第１のＡＮＤ論理ゲート２１７の出力は、常にローでなければならない。図２に示されるように、位相モードでは、ＯＲ論理ゲート２１４は、第１のＡＮＤ論理ゲート２１７から、ＶＣＯクロック信号２０８を透過的にするロー出力、すなわち、「０」出力を常に受信するので、（「Ｕｐ」と示された）ＯＲ論理ゲート２１４の出力は、常に分周されたＶＣＯクロック信号２０８となる。
いくつかの実施形態では、分周されたＶＣＯクロック信号２０８のハイ状態、すなわち、「１」状態は、ＶＣＯの周期に比例することができる。これが可能になるのは、Ｎ分周器１０７が、その実装により、ＶＣＯサイクルのカウンタになり得るためである。したがって、いくつかの実施形態では、（チャージポンプの「ソース」とも呼ばれることがある）チャージポンプのＵｐソースに接続できる、「Ｕｐ」信号（ＯＲ論理ゲート２１４の出力）は、各サイクルにおいて、あるα（すなわち一定数）のＶＣＯ周期の間、オンになることができる。「Ｄｏｗｎ」信号を、いくつかの実施形態では、（チャージポンプの「シンク」とも呼ばれることがある）チャージポンプのＤｏｗｎソースに接続することができ、位相周波数検出器２０２によって制御することができるため、平均をとれば「Ｄｏｗｎ」信号が「Ｕｐ」信号を相殺することができる。第２のＡＮＤ論理ゲート２１３は、第１のフリップフロップ２１０のリセットを予想することができるため、ダウン経路のリセット遅延が分周されたＶＣＯクロック信号２０８の状態に依存しない。第１のフリップフロップ２１２のリセットタイミングは、いくつかの実施形態では、分周されたＶＣＯクロック信号２０８の状態に依存する。
いくつかの実施形態では、入力電圧と出力周波数の間のＶＣＯの係数は、正であることが仮定される（すなわち、入力電圧が増加するのに伴い、出力周波数も増加する）。ＶＣＯが負の係数を有する（すなわち、入力電圧が増加するのに伴い、出力周波数が減少する）場合、位相周波数検出器出力ペアとチャージポンプソースペアの間の接続を変更することによって、例示的な実施形態も適用可能である。Ｕｐ信号は、チャージポンプのＤｏｗｎソース（または「シンク」）に接続することができ、Ｄｏｗｎ信号は、チャージポンプのＵｐソース（または「ソース」）に接続することができる。ＶＣＯの係数が正であるという仮定は、それを打ち消す言及を行わない限り、説明する他の実施形態に対しても適用することができる。
図３は、位相周波数検出器の「Ｄｏｗｎ」出力および「Ｕｐ」出力を有する、フラクショナルＮ変調に関連する信号図の例示的な図３００を示している。例示的な図３００では、分周されたＶＣＯ信号３０１、基準クロック信号３０２、位相周波数検出器「Ｄｏｗｎ」信号３０３、位相周波数検出器「Ｕｐ」信号３０４、およびチャージポンプ電流３０５の間の関係を示している。例示的な図３００に示されるように、「Ｕｐ」信号（ソース）３０４は、各サイクルにおいて一定の電荷量（いくつかの実施形態では、一定のパルス）を供給することができるが、「Ｄｏｗｎ」信号（ソース）は、ΣΔ変調器シーケンスによって変調することができる。結果として、チャージポンプの「Ｕｐ」信号（ソース）と「Ｄｏｗｎ」信号（ソース）の間の不一致にも係わらず、チャージポンプ（出力）における高線形性を達成することができる。すなわち、「Ｄｏｗｎ」ソースを、いくつかの実施形態において、位相周波数検出器２０２によって制御することができるため、平均をとれば「Ｄｏｗｎ」ソースが「Ｕｐ」ソースを相殺することができる。さらに、「Ｕｐ」信号におけるパルスの持続時間は、分周されたＶＣＯ信号３０１に結び付けることができるため、分周されたＶＣＯ信号３０１が、フラクショナルＮ変調に起因するいかなる時間変化も補償できる。概ね、「Ｕｐ」ソースと「Ｄｏｗｎ」ソースは、同時にハイ状態にあることができ、したがって、基準クロック信号３０２のブレイクスルー（ｂｒｅａｋｔｈｒｏｕｇｈ）を低減する。この例示的な実施形態に関連するいかなる静的な位相誤差も、分周されたＶＣＯ信号３０１のハイ状態の持続時間によって生成することができ、チャージポンプ電流３０５には依存しないことができる。チャージポンプ設定が動的に切り替えられるＰＬＬ実施形態では、そのような実施形態の静的な位相誤差は、変化せずに、位相ロック状態を維持することができる。
いくつかの実施形態では、「Ｕｐ」ソース（例えば、「Ｕｐ」ソース３０４）のための最大電流は、公称チャージポンプ電流（例えば、チャージポンプ電流３０５）に、分周されたＶＣＯ信号３０１のデューティサイクルを乗算したものに制限することができる。そのような実施は制限的であり得るが、（上で説明した）周波数モードに切り換えることが可能なことがある。周波数モードでは、「Ｕｐ」ソースを、（図２の例示的な実施形態に示されるように）第２のフリップフロップ２１１と、分周されたＶＣＯクロック信号２０８とによって制御することができる。周波数モードにおける位相周波数検出器（例えば、位相周波数検出器２０２）の範囲は、例えば、標準的な３状態の位相周波数検出器値に拡張することができ、対称的とすることができる。いくつかの実施形態では、非線形応答が、そのような実装を位相ロック状態に対して不適切にすることがある。そのような一実施形態は、同時低雑音要件を有する高速ロッキングＰＬＬにとって適切なことがある。ロッキングプロセスの初期段階を、周波数モードにおいて実行することができるため、最適な周波数および粗略な位相再獲得を保証する。その後、位相周波数検出器２０２は、安定した位相ロック状態に達するために、（上で説明したような）位相モードに切り換えることができる。周波数モードと位相モードの間の静的な位相誤差は同一とすることができるので、２つのモードの間の切り換えは、強い位相擾乱を発生させないことができる。
図４は、（図２に示されるような）フラクショナルＮ変調器と直列に接続した、ＰＬＬ回路の位相周波数検出器およびチャージポンプの例示的な一実施形態を示しており、周波数モード信号は、常にロー、すなわち、「０」であり、また位相周波数検出器の例示的な一実施形態は、「シングルモード」ＰＬＬに対するものである。図２に関してすでに説明した論理回路解析によれば、周波数モードイネーブル信号２１２がローに留まる場合、図２の論理回路を、図４の上側に示されるより単純な回路に変換することができる。ＰＬＬ応用例に対して、高速ロック要件が常に存在するわけではないので、示された位相周波数検出器回路は、モードを変更しないようなＰＬＬに対して、すなわち、シングルモードＰＬＬに対して適用可能とすることができる。位相周波数検出器のこの実施形態の利益は、チャージポンプ出力の結果として、ＶＣＯに接続されたループフィルタにおいて悪化を招くことなく、良好に雑音整形されたΣΔ変調器から電荷量への高線形な変換を提供することである。
図５は、フラクショナルＮ変調器と直列した、ＰＬＬ回路の位相周波数検出器およびチャージポンプ５０２の例示的な一実施形態５００を示している。例示的な実施形態５００は、位相周波数検出器とチャージポンプの間の「Ｕｐ」信号と「Ｄｏｗｎ」信号が対称的な、周波数検出器およびチャージポンプ５０２を含む。基準クロック５０１、分周されたＶＣＯクロック５０８、第１のフリップフロップ５１０、第２のフリップフロップ５１１、およびＮＡＮＤ論理ゲート５１２の、示されるような構成を通して、基準クロック５０１が上昇したときに「Ｕｐ」信号が上昇し、分周されたＶＣＯクロック５０８が上昇したときに「Ｕｐ」信号が下降し、分周されたＶＣＯクロック５０８が上昇したときに「Ｄｏｗｎ」信号が上昇し、基準クロック５０１が上昇したときに「Ｄｏｗｎ」信号が下降する。分周されたＶＣＯクロック５０８がΣΔ変調器によって変調される、フラクショナルＮ ＰＬＬ周波数シンセサイザにおけるフラクショナルＮ変調を用いる場合、「Ｕｐ」信号のバルス幅と「Ｄｏｗｎ」信号のバルス幅はともに、変調器によって変調される。Ｕｐ信号とＤｏｗｎ信号の同時変調は、図３に示され、図３に関して説明された、いくつかの実施形態では、いくぶん非線形な特性を生じさせる。図３の一実施形態は、Ｕｐ信号（ソース）とＤｏｗｎ信号（ソース）の対称的な構成を有するが、実際の回路において、Ｕｐ経路とＤｏｗｎ経路の間の精密に対称的な特性を実現することは困難になる。非線形性の例示的な説明になるものは、Ｕｐソース（「ソース」）がＰＭＯＳによって構成され、Ｄｏｗｎソース（「シンク」）がＮＭＯＳによって構成され、ＰＭＯＳとＮＭＯＳの間のマッチングのプロセスが通常はあまり完全ではない、チャージポンプの従来の構成である。
図６は、（図２および図４に示されるような）位相周波数検出器に供給される基準クロックおよび分周されたＶＣＯクロックとの関連で、Ｕｐ信号値およびＤｏｗｎ信号値を示している。図６の「１」（ハイレベル）および「０」（ローレベル）チャートを、図２に示される低周波数モードにおける論理回路と併せて、また図４に示される論理回路によって、分析することができる。いくつかの実施形態では、図６に示されるように、Ｕｐ信号は、分周されたＶＣＯクロックが上昇したときに「Ｕｐ」信号が上昇し、分周されたＶＣＯクロックが下降したときに「Ｕｐ」信号が下降し、分周されたＶＣＯクロックが上昇したときに「Ｄｏｗｎ」信号が上昇し、基準クロックが上昇したときに「Ｄｏｗｎ」信号が下降する。Ｕｐ信号およびＤｏｗｎ信号のこの構成は、図５に示される実施形態と比較して、フラクショナルＮ ＰＬＬに有益な線形性利点を特徴とする。利点の基礎をなす理由は、図３に示され、図３に関して説明されたように、Ｄｏｗｎ信号のパルス幅は、ΣΔ変調器によって影響を受ける一方、Ｕｐ信号のパルス幅は、そのサイクルシーケンスがΣΔ変調器によって変調されるとしても、分周されたＶＣＯクロックに対して一定であることである。いくつかの実施形態では、Ｄｏｗｎ経路は、ΣΔ変調器によって「変調」され、ＰＬＬは、位相周波数検出器とチャージポンプの間に配置されるＵｐ経路とＤｏｗｎ経路の間の実際的な非対称特性によって引き起こされる非線形問題から解放されている。
図７は、（シングルモードＰＬＬのための）位相周波数検出器のための例示的な方法のステップ７００を示している。位相周波数方法ステップ７００は、基準周波数において発振する信号を、第１の入力において受信するステップ７０１と、Ｎ分周された出力信号を、第２の入力において受信するステップ７０２と、Ｎ分周された出力信号を、第１のフリップフロップの第１のフリップフロップトリガ入力において受信するステップ７０３であって、第１のフリップフロップは、リセット入力および第１のフリップフロップ出力を含む、ステップ７０３と、基準周波数において発振する信号を、第２のフリップフロップの第２のフリップフロップトリガ入力において受信するステップ７０４であって、第２のフリップフロップは、リセット入力および第２のフリップフロップ出力を含む、ステップ７０４と、第１のフリップフロップ出力および第２のフリップフロップ出力を、ＮＡＮＤ論理ゲートにおいて受信するステップ７０５と、第１のフリップフロップ出力およびＮＡＮＤ論理ゲートの出力を、第２のＡＮＤ論理ゲートにおいて受信するステップ７０６と、ＮＡＮＤ論理ゲートの出力を、インバータ論理ゲートにおいて受信するステップ７０７であって、インバータ論理ゲートの出力は、第１のフリップフロップのリセット入力および第２のフリップフロップのリセット入力に接続される、ステップ７０７とに関する。
図８は、（デュアルまたはマルチモードＰＬＬのための）位相周波数検出器のための例示的な方法ステップ８００を示している。位相周波数検出器方法ステップ８００は、基準周波数において発振する信号を、第１の入力において受信するステップ８０１と、Ｎ分周された出力信号を、第２の入力において受信するステップ８０２と、Ｎ分周された出力信号を、第１のフリップフロップの第１のフリップフロップトリガ入力において受信するステップ８０３であって、第１のフリップフロップは、リセットダウン入力および第１のフリップフロップ出力を含む、ステップ８０３と、基準周波数において発振する信号を、第２のフリップフロップの第２のフリップフロップトリガ入力において受信するステップ８０４であって、第２のフリップフロップは、リセット入力および第２のフリップフロップ出力を含む、ステップ８０４と、第１のフリップフロップ出力および第２のフリップフロップ出力を、ＮＡＮＤ論理ゲートにおいて受信するステップ８０５と、第２のフリップフロップ出力および周波数モードイネーブル信号を、第１のＡＮＤ論理ゲートにおいて受信するステップ８０６と、第１のフリップフロップ出力およびＮＡＮＤ論理ゲートの出力を、第２のＡＮＤ論理ゲートにおいて受信するステップ８０７と、ＮＡＮＤ論理ゲートの出力を、インバータ論理ゲートにおいて受信するステップ８０８であって、インバータ論理ゲートの出力は、第１のフリップフロップのリセット入力および第２のフリップフロップのリセット入力に接続される、ステップ８０８と、第１のＡＮＤ論理ゲートの出力およびＮ分周された出力信号を、ＯＲ論理ゲートにおいて受信するステップ８０９とに関する。
図９は、フラクショナルＮ変調器を有するＰＬＬ回路のための例示的な方法ステップ９００を示している。ＰＬＬ方法ステップ９００は、電圧制御発振器（ＶＣＯ）によって、ＶＣＯ出力信号を提供するステップ９０１と、ＶＣＯ出力信号を、Ｎ分周器において受信するステップ９０２と、Ｎ分周器によって、Ｎ分周された出力信号を提供するステップ９０３と、変調器によって、Ｎ分周された出力信号を変調するステップ９０４と、基準周波数において発振する信号を、第１の入力において受信するステップ９０５と、Ｎ分周された出力信号を、第２の入力において受信するステップ９０６と、基準周波数において発振する信号の第１の位相とＮ分周された出力信号の第２の位相とを、位相周波数検出器およびチャージポンプにおいて比較するステップ９０７とに関する。
本発明の主旨または範囲から逸脱することなく、様々な変更および変形を本発明に施し得ることが、当業者には明らかである。したがって、本発明の変更および変形が添付の請求項およびそれらの均等物の範囲内に包含される場合、本発明がそのような変更および変形を包含することが意図されている。

Claims (10)

  1. フラクショナルＮシンセサイザＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路に適用される位相周波数検出器回路であって、
    チャージポンプと、
    ＶＣＯ出力信号を提供するためのＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）と、
    前記ＶＣＯ出力信号を受信するための入力を有する、Ｎ分周された出力信号を提供するためのＮ分周器と、
    前記Ｎ分周された出力信号を変調するための変調器と、
    基準周波数供給器と、
    ループフィルタと
    を備える位相周波数検出器回路において、
    前記位相周波数検出器回路は、
    基準周波数において発振する信号を受信するための第１の入力と、
    前記Ｎ分周された出力信号を受信するための第２の入力と、
    Ｕｐ信号出力と、
    Ｄｏｗｎ信号出力と
    を備え、
    前記Ｕｐ信号出力は、前記第２の入力が上昇したときに上昇し、前記第２の入力が下降したときに下降し、前記Ｄｏｗｎ信号出力は、前記第２の入力が上昇したときに上昇し、前記第１の入力が上昇したときに下降する、
    ことを特徴とする位相周波数検出器回路。
  2. ＶＣＯの制御電圧と前記ＶＣＯ出力信号の周波数との間の係数が正である前記ＶＣＯを有するＰＬＬ回路に適用され、前記Ｕｐ信号出力は、前記チャージポンプのＵｐソースを駆動し、前記Ｄｏｗｎ信号出力は、前記チャージポンプのＤｏｗｎソースを駆動することを特徴とする請求項１に記載の位相周波数検出器回路。
  3. ＶＣＯの制御電圧と前記ＶＣＯ出力信号の周波数との間の係数が負である前記ＶＣＯを有するＰＬＬ回路に適用され、前記Ｕｐ信号出力は、前記チャージポンプのＤｏｗｎソースを駆動し、前記Ｄｏｗｎ信号出力は、前記チャージポンプのＵｐソースを駆動することを特徴とする請求項１に記載の位相周波数検出器回路。
  4. ＰＬＬ回路が時間とともにその間で変化する２つ以上のモードを有する前記ＰＬＬ回路に適用され、前記Ｕｐ信号出力および前記Ｄｏｗｎ信号出力は、変更可能であり、前記ＰＬＬ回路は、ロックアップ状態の近くに、またはロックアップ状態内にあることを特徴とする請求項１に記載の位相周波数検出器回路。
  5. 前記Ｎ分周された出力信号を第１のフリップフロップトリガ入力において受信するための第１のフリップフロップであって、リセット入力および第１のフリップフロップ出力を含む第１のフリップフロップと、
    基準周波数において発振する前記信号を第２のフリップフロップトリガ入力において受信するための第２のフリップフロップであって、リセット入力および第２のフリップフロップ出力を含む第２のフリップフロップと、
    前記第１のフリップフロップ出力および前記第２のフリップフロップ出力を受信するためのＮＡＮＤ論理ゲートと、
    前記第１のフリップフロップ出力および前記ＮＡＮＤ論理ゲートの出力を受信するためのＡＮＤ論理ゲートと、
    前記ＮＡＮＤ論理ゲートの前記出力を受信するためのインバータ論理ゲートであって、前記インバータ論理ゲートの出力は、前記第１のフリップフロップの前記リセット入力および前記第２のフリップフロップの前記リセット入力に接続される、インバータ論理ゲートと
    をさらに備え、
    前記Ｎ分周された出力信号を受信するための前記第２の入力は、前記位相周波数検出器の前記Ｕｐ信号出力を備え、前記ＡＮＤ論理ゲートの出力は、前記位相周波数検出器の前記Ｄｏｗｎ信号出力を備える
    ことを特徴とする請求項１に記載の位相周波数検出器回路。
  6. 前記Ｎ分周された出力信号を第１のフリップフロップトリガ入力において受信するための第１のフリップフロップであって、リセット入力および第１のフリップフロップ出力を含む第１のフリップフロップと、
    基準周波数において発振する前記信号を第２のフリップフロップトリガ入力において受信するための第２のフリップフロップであって、リセット入力および第２のフリップフロップ出力を含む第２のフリップフロップと、
    前記第１のフリップフロップ出力および前記第２のフリップフロップ出力を受信するためのＮＡＮＤ論理ゲートと、
    前記第２のフリップフロップ出力およびモード変更信号を受信するための第１のＡＮＤ論理ゲートと、
    前記第１のフリップフロップ出力および前記ＮＡＮＤ論理ゲートの出力を受信するための第２のＡＮＤ論理ゲートと、
    前記ＮＡＮＤ論理ゲートの前記出力を受信するためのインバータ論理ゲートであって、前記インバータ論理ゲートの出力は、前記第１のフリップフロップの前記リセット入力および前記第２のフリップフロップの前記リセット入力に接続される、インバータ論理ゲートと、
    前記第１のＡＮＤ論理ゲートの出力および前記Ｎ分周された出力信号を受信するためのＯＲ論理ゲートと
    を備え、
    前記ＯＲ論理ゲートの出力は、前記位相周波数検出器のＵｐ信号出力を備え、前記第２のＡＮＤ論理ゲートの出力は、前記位相周波数検出器のＤｏｗｎ信号出力を備える
    ことを特徴とする請求項１に記載の位相周波数検出器回路。
  7. 位相ロックループ回路を使用して実施される方法であって、
    ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）によってＶＣＯ出力信号を提供するステップと、
    前記ＶＣＯ出力信号をＮ分周器によって受信するステップであって、前記Ｎ分周器は、Ｎ分周された出力信号を提供する、ステップと、
    前記Ｎ分周された出力信号を変調するステップと、
    信号を第１の入力において受信するステップであって、前記信号は基準周波数において発振する、ステップと、
    前記Ｎ分周された出力信号を第２の入力において受信するステップと、
    前記第２の入力が上昇したときにＵｐ信号が上昇し、前記第２の入力が下降したときに前記Ｕｐ信号が下降し、前記第２の入力が上昇したときにＤｏｗｎ信号が上昇し、前記第１の入力が上昇したときに前記Ｄｏｗｎ信号が下降する位相周波数検出器機能を有する、位相周波数検出器およびチャージポンプにおいて前記第１の入力の位相と前記第２の入力の位相とを比較するステップと
    を含むことを特徴とする方法。
  8. ２つ以上のモードに関連付けられた前記位相ロックループ回路を使用して実施される方法であって、
    時間とともに変更可能なＵｐ信号およびＤｏｗｎ信号を提供するステップを含み、
    前記ＰＬＬ回路は、ロックアップ状態の近くに、またはロックアップ状態内にある
    ことを特徴とする請求項７に記載の方法。
  9. 基準周波数において発振する信号を第１の入力において受信するステップと、
    Ｎ分周された出力信号を第２の入力において受信するステップと、
    前記Ｎ分周された出力信号を第１のフリップフロップにおいて第１のフリップフロップトリガ入力で受信するステップであって、前記第１のフリップフロップは、リセット入力および第１のフリップフロップ出力を含む、ステップと、
    基準周波数において発振する前記信号を第２のフリップフロップにおいて第２のフリップフロップトリガ入力で受信するステップであって、前記第２のフリップフロップは、リセット入力および第２のフリップフロップ出力を含む、ステップと、
    前記第１のフリップフロップ出力および前記第２のフリップフロップ出力を、ＮＡＮＤ論理ゲートにおいて受信するステップと、
    前記第１のフリップフロップ出力および前記ＮＡＮＤ論理ゲートの出力を、第２のＡＮＤ論理ゲートにおいて受信するステップと、
    前記ＮＡＮＤ論理ゲートの前記出力をインバータ論理ゲートにおいて受信するステップであって、前記インバータ論理ゲートの出力は、前記第１のフリップフロップの前記リセット入力および前記第２のフリップフロップの前記リセット入力に接続される、ステップと
    を含み、
    前記Ｎ分周された出力信号を受信するための前記第２の入力は、前記位相周波数検出器のＵｐ信号出力を備え、前記第２のＡＮＤ論理ゲートの出力は、前記位相周波数検出器のＤｏｗｎ信号出力を備える
    ことを特徴とする方法。
  10. 基準周波数において発振する信号を第１の入力において受信するステップと、
    Ｎ分周された出力信号を第２の入力において受信するステップと、
    前記Ｎ分周された出力信号を第１のフリップフロップにおいて第１のフリップフロップトリガ入力で受信するステップであって、前記第１のフリップフロップは、リセット入力および第１のフリップフロップ出力を含む、ステップと、
    基準周波数において発振する前記信号を第２のフリップフロップにおいて第２のフリップフロップトリガ入力で受信するステップであって、前記第２のフリップフロップは、リセット入力および第２のフリップフロップ出力を含む、ステップと、
    前記第１のフリップフロップ出力および前記第２のフリップフロップ出力を、ＮＡＮＤ論理ゲートにおいて受信するステップと、
    前記第２のフリップフロップ出力およびモード変更信号を、第１のＡＮＤ論理ゲートにおいて受信するステップと、
    前記第１のフリップフロップ出力および前記ＮＡＮＤ論理ゲートの出力を、第２のＡＮＤ論理ゲートにおいて受信するステップと、
    前記ＮＡＮＤ論理ゲートの前記出力をインバータ論理ゲートにおいて受信するステップであって、前記インバータ論理ゲートの出力は、前記第１のフリップフロップの前記リセット入力および前記第２のフリップフロップの前記リセット入力に接続される、ステップと、
    前記第１のＡＮＤ論理ゲートの出力および前記Ｎ分周された出力信号を、ＯＲ論理ゲートにおいて受信するステップと
    を含み、
    前記ＯＲ論理ゲートの出力は、前記位相周波数検出器のＵｐ信号出力を備え、前記第２のＡＮＤ論理ゲートの出力は、前記位相周波数検出器のＤｏｗｎ信号出力を備える
    ことを特徴とする方法。
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