TW201340616A - 頻率合成器 - Google Patents

Abstract

一種頻率合成器，包含有一延遲單元、一鎖相迴路、一控制單元、一延遲單元及一除頻器。延遲單元用來接收一參考訊號，並根據一延遲參數，對該參考訊號進行延遲處理，以產生一延遲參考訊號。鎖相迴路用來根據該延遲參考訊號與一回授除頻訊號，產生一輸出訊號。控制單元用來根據一目標倍率，產生該延遲參數與一除頻參數。除頻器用來根據該除頻參數，對該輸出訊號進行除頻處理，以產生該回授除頻訊號。

Description

頻率合成器

本發明係關於一種頻率合成器，尤指一種可降低抖動雜訊並適於實現高精確度頻率合成之頻率合成器。

頻率合成器是一種用來進行頻率合成，以輸出特定頻率之裝置。常見的頻率合成器係採三角積分調變(sigma-delta modulating)架構，並以類比方式實現。

請參考第1圖，第1圖為習知一三角積分調變架構之一頻率合成器10之示意圖。頻率合成器10包含一鎖相迴路102、一除頻器104及一三角積分調變器106。其中，鎖相迴路102根據一參考訊號S_REF與一回授訊號S_F，產生一輸出訊號S_O。三角積分調變器106用來控制除頻器104之除頻倍率。然而，三角積分調變架構之頻率合成器10係利用平均頻率的概念來取得所需的訊號頻率，而且除頻器104的精確度取決於輸出訊號So之長度，因此當除頻器104的精確度不足時，將會導致相位鎖定速度過於緩慢，在此情況下，若欲達到可接受的效能，將會耗費極高的成本。

另一方面，當三角積分調變器106於調變除頻器104之除頻倍率時，訊號的變化通常非常劇烈，因此，大幅度的除頻間距變化將造成非常可觀的抖動雜訊。舉例來說，假設參考頻率F_R為參考訊號S_REF之頻率，輸出頻率F_O為輸出訊號S_O之頻率，若欲使所需的輸出頻率F_O為5.3倍的參考頻率F_R(F_O=5.3F_R)，則三角積分調變器106會分別控制除頻器104進行5倍及6倍的除頻程序，以取得平均頻率為5.3倍參考頻率F_R之輸出訊號S_O。在此情況下，訊號變動幅度高達20%，因此，將會產生很大的抖動雜訊，所以必須在鎖相迴路102中設置較大的電容來濾除抖動雜訊。然而，大電容的設置除了反應速度較慢之外，更會佔去晶片過多的面積，並耗費許多製造成本。

因此，本發明之主要目的在於提供一種頻率合成器。

本發明係揭露一種頻率合成器，包含有一延遲單元，用來接收一參考訊號，並根據一延遲參數，對該參考訊號進行延遲處理，以產生一延遲參考訊號；一鎖相迴路，用來根據該延遲參考訊號與一回授除頻訊號，產生一輸出訊號；一控制單元，用來根據一目標倍率，產生該延遲參數與一除頻參數；以及一除頻器，用來根據該除頻參數，對該輸出訊號進行除頻處理，以產生該回授除頻訊號。

本發明另提供一種頻率合成器，包含有一鎖相迴路，用來接收一參考訊號，並根據該參考訊號與一回授延遲訊號，產生一輸出訊號；一控制單元，用來根據一目標倍率，產生一延遲參數與一除頻參數；一除頻器，用來根據該除頻參數，對該輸出訊號進行除頻處理，以產生一除頻訊號；以及一延遲單元，用來根據該延遲參數，對該除頻訊號進行延遲處理，以產生該回授延遲訊號。

請參考第2圖，第2圖為本發明第一實施例之一頻率合成器20之示意圖。頻率合成器20包含有一延遲單元202、一鎖相迴路204、一控制單元206及一除頻器208。延遲單元202用來接收一參考訊號S_REF，並根據一延遲參數D，對參考訊號S_REF進行延遲處理，以產生一延遲參考訊號S_{D_REF}。其中，延遲參數D可為一延遲相角值。鎖相迴路204包含有一輸入端REF，一回授端FB及一輸出端OUT。如第2圖所示，輸入端REF耦接於延遲單元202，回授端FB耦接於除頻器208之一端，輸出端OUT耦接於除頻器208之另一端。鎖相迴路204用來根據延遲參考訊號S_{D_REF}與一回授除頻訊號S_{F_DIV}，產生一輸出訊號S_O。除頻器208耦接於鎖相迴路204之回授端FB與輸出端OUT，用來根據一除頻參數N，對輸出訊號S_O進行除頻處理，以產生相對應之回授除頻訊號S_{F_DIV}。除頻參數N可為一除頻倍率。控制單元206耦接於延遲單元202與除頻器208，用來根據一目標倍率M，產生相對應之延遲參數D與除頻參數N。目標倍率M可為一固定常數或隨時間改變之變數，端視應用而決定。較佳地，目標倍率M為大於1之正實數，且目標倍率M可為一非整數。簡單來說，若參考訊號S_REF與輸出訊號S_O之頻率分別為F_refclk與F_clko，則本發明透過頻率合成器20之運作，可於鎖相迴路204之輸出端OUT輸出符合目標需求頻率之輸出訊號S_O，也就是說，頻率合成器20最終所輸出之輸出訊號S_O之頻率F_clko會等於目標倍率M與參考訊號S_REF之頻率F_refclk的乘積和(F_clko=M×F_refclk)。此外，若欲產生小於參考訊號S_REF之頻率F_refclk的輸出訊號時，可透過增加額外的除頻器於頻率合成器20來實現。

在本實施例中，具有回授架構之頻率合成器20利用控制單元206於每次遞迴回授操作的過程中，根據目標倍率M，分別產生相對應之延遲參數D與除頻參數N至延遲單元202與除頻器208。因此，當鎖相迴路204根據延遲參考訊號S_{D_REF}與回授除頻訊號S_{F_DIV}間之相位差異產生相對應之輸出訊號S_O後。輸出訊號S_O會被傳送至除頻器208，除頻器208可根據除頻參數N，將輸出訊號S_O進行一整數倍除頻運算後，產生相對應之回授除頻訊號S_{F_DIV}。舉例來說，若除頻參數N表示除頻倍率為5，除頻器208則執行除頻倍率為5之除頻運算，以產生回授除頻訊號S_{F_DIV}至回授端FB。換言之，除頻器208可由控制單元206之控制，進行所需之除頻運算處理，並進一步將所處理完之回授除頻訊號S_{F_DIV}提供至鎖相迴路204。較佳地，除頻器208為一可變除頻器，亦即除頻器208可進行不同除頻倍率之除頻運算，相對地，除頻參數N為一時變整數。更明確的說，本發明可藉由控制單元206依據目標倍率M，產生相對應之延遲參數D與除頻參數N，使除頻器208進行整數倍數的除頻運算來完成目標倍率M之整數部份的倍率，並搭配延遲單元202以完成目標倍率M之小數部份的倍率。

整體而言，本發明經由延遲單元202與除頻器208之搭配運作，而能調整鎖定出所需之訊號頻率，由於本發明之除頻器208不需頻繁地於變換不同除頻倍數，所以能有效降低抖動雜訊的產生。再者，本發明透過延遲單元202之來調變出目標倍率M之小數部份的倍率，其於鎖相迴路204之輸入端REF或回授端FB所形成的相角變異影響遠小於習知技術透過調變除頻器來實現需求頻率時所產生的抖動雜訊(頻率合成過程中所帶來的大幅度除頻間距變化所造成)。也就是說，在遞迴鎖定過程中，延遲單元202與除頻器208搭配所產生的相位雜訊與相位錯誤非常地微小。因此，本發明具低抖動雜訊之電路特性及快速鎖定之能力，而能實現高精確度之非整數頻率之合成目的。

另一方面，本發明之頻率合成器20可適用於各種鎖相迴路架構之頻率合成器，舉例來說，請參考第3圖，第3圖為第2圖中之鎖相迴路204之示意圖。如第3圖所示，鎖相迴路204包含有一相頻偵測器302、一電荷泵304、一迴路濾波器306及一壓控振盪器308。相頻偵測器302耦接於參考輸入端REF與回授端FB，用來接收延遲參考訊號S_{D_REF}與回授除頻訊號S_{F_DIV}，並據以產生一相位誤差訊號S_P。電荷泵304耦接於相頻偵測器302，用來根據相位誤差訊號S_P，產生一控制電壓訊號S_C。迴路濾波器306耦接於電荷泵304，用來對控制電壓訊號S_C進行濾波，以產生一濾波訊號S_LF。壓控振盪器308耦接於迴路濾波器306與輸出端OUT用來根據濾波訊號S_LF，產生輸出訊號S_O至輸出端OUT。要注意的是，第3圖中之鎖相迴路204僅為本發明之一舉例說明，本領域具通常知識者當可據以做不同之修改，而不限於此。

進一步地，以一具固定目標倍率之頻率合成器20為例說明本發明實施例之運作方式，假設目標倍率M為一固定值(M=60.02)，亦即頻率合成器20所輸出的輸出訊號S_O之頻率F_clko係為參考訊號S_REF之頻率F_refclk的60.02倍(F_clko=60.02×F_refclk)。請參考第4圖，第4圖為第2圖中之控制單元206運算出相對應之延遲參數D與除頻參數N之示意圖。假設延遲設定值D_FRAC之初始值為0。計數值ACC等於目標倍率M與延遲設定值D_FRAC之差值(ACC=M-D_FRAC)。而且每一時間區間中所運算出之計數值ACC與下一整數值之間的差值，亦即計數值ACC之小數部分與1相減後之絕對值(亦即取|ACC-1|之小數部分)會等於其下一時間區間之延遲設定值D_FRAC。此外，每一時間區間中所運算出之計數值ACC之無條件進位數值( ACC )等於下一時間區間之除頻參數N。延遲參數D會等於目前與上一時間區間之延遲設定值D_FRAC的差值。舉例來說，在時間區間T0中，目標倍率M為60.02，延遲設定值D_FRAC為0，計數值ACC即為60.02(60.02-0=60.02)，如此一來，時間區間T1之延遲設定值D_FRAC即為0.98(|60.02-1|之小數部分=0.98)。此外，在時間區間T0中，由於計數值ACC為60.02，因此，時間區間T1之除頻參數N即為61(60.02=61)，延遲參數D即為0.98(0.98-0=0.98)。因此，當目標倍率固定為60.02時，除頻參數N與延遲參數D隨時間分別為：[61，(0.98-0)]、[60，(0.96-0.98)]、[60，(0.94-0.96)]、.......、[60，(0.02-0.04)]。換言之，當延遲單元202被置於鎖相迴路204之輸入端REF時，會持續以0.02倍之輸出訊號S_O的週期長度T_clko(即0.02×T_clko)，將參考訊號S_REF提前輸出至鎖相迴路204。當延遲設定值D_FRAC達到0而無法再提前時，將除頻參數N向上加1，同時將延遲設定值D_FRAC重置為0.98×T_clko，如此一來，經由控制單元206將所運算出之延遲參數D與除頻參數N，提供延遲單元202與除頻器208，使其據以運作即能調整鎖定出所需之訊號頻率。由第4圖可知，本發明係透過調變延遲單元202之延遲操作來達到非整數的頻率合成，在遞迴鎖定過程中，所產生的相位雜訊與相位錯誤非常小，因此，利用本發明之架構將不需於第3圖之迴路濾波器306中額外增加電容來抑制抖動雜訊。

請參考第5圖，第5圖為本發明第二實施例之一頻率合成器50之示意圖。頻率合成器50包含有一鎖相迴路502、一控制單元504、一除頻器506及延遲單元508。鎖相迴路502包含有一相頻偵測器510、一電荷泵512、一迴路濾波器514及一壓控振盪器516。要注意的是，第2圖之頻率合成器20與第5圖之頻率合成器50中具有相同名稱之元件具有類似的運作方式與功能，因此為求說明書內容簡潔起見，詳細說明便在此省略，該些元件之連結關係如第5圖所示，在此不再贅述。與第2圖之頻率合成器20不同的是，頻率合成器50之延遲單元508係耦接於鎖相迴路502之一回授端FB與除頻器506之間。如第5圖所示，鎖相迴路502包含有一參考輸入端REF，一回授端FB及一輸出端OUT。鎖相迴路502用來根據一參考訊號S_REF與一回授延遲訊號S_{F_D}，產生一輸出訊號S_O。控制單元504用來根據一目標倍率M，產生一延遲參數D與一除頻參數N。目標倍率M可為一固定常數或隨時間改變之變數，端視應用而決定。較佳地，目標倍率M為大於1之正實數，且目標倍率M可為一非整數。除頻器506用來根據除頻參數N，對輸出訊號S_O進行除頻處理，以產生相對應之除頻訊號S_DIV。除頻參數N可為一除頻倍率。延遲單元508用來根據延遲參數D，對除頻訊號S_DIV進行延遲處理，以產生回授延遲訊號S_{F_D}。其中延遲參數D可為一延遲相角值。同樣地，若參考訊號S_REF與輸出訊號S_O之頻率分別為refclk與clko，本發明透過頻率合成器50之運作，可於鎖相迴路502之輸出端OUT輸出符合目標需求頻率之輸出訊號S_O，也就是說，頻率合成器50最終所輸出之輸出訊號S_O之頻率clko會等於目標倍率M與參考訊號S_REF之頻率refclk的乘積和(clko=M×refclk)。

另一方面，要注意的是，本發明之頻率合成器50亦適用於各種具鎖相迴路架構之頻率合成器，而第5圖中之鎖相迴路502僅為本發明之一舉例說明，本領域具通常知識者當可據以做不同之修改，而不限於此。

進一步地，以一具固定目標倍率之頻率合成器50為例說明本發明實施例之運作方式，假設目標倍率M為一固定值(M=60.02)，亦即頻率合成器50所輸出的輸出訊號S_O之頻率F_clko係為參考訊號S_REF之頻率F_refclk的60.02倍(F_clko=60.02×F_refclk)。假設延遲設定值D_FRAC之初始值為0。計數值ACC等於目標倍率M與延遲設定值D_FRAC之和值(ACC=M+D_FRAC)。而且每一時間區間中所運算出之計數值ACC之小數部分會等於其下一時間區間之延遲設定值D_FRAC。此外，每一時間區間中所運算出之計數值ACC之無條件進位數值( ACC )等於下一時間區間之除頻參數N。延遲參數D等於目前與上一時間區間之延遲設定值D_FRAC的差值。當目標倍率固定為60.02時，除頻參數N與延遲參數D隨時間分別為：[60，(0.02-0)]、.......、[60，(0.98-0.96)]、[61，(0-0.98)]。換言之，當延遲單元508被置於鎖相迴路502之回授端FB時，會持續以0.02倍之輸出訊號S_O的週期長度T_clko(即0.02×T_clko)，將除頻訊號S_DIV延後輸出至鎖相迴路502(即輸出回授延遲訊號S_{F_D}至鎖相迴路502)。當延遲設定值D_FRAC達到1，也就是超過1倍之輸出訊號S_O的週期長度T_clko的延後狀態時，將除頻參數N向上加1，同時將延遲設定值D_FRAC重置為0×T_clko。因此，經由控制單元504將所運算出之延遲參數D與除頻參數N，提供延遲單元508與除頻器506據以運作，而能調整鎖定出所需之訊號頻率。

進一步地，關於延遲單元202根據延遲參數D，對參考訊號S_REF進行延遲處理之操作，亦可有其他種種不同之電路結構皆可用來實現延遲單元202。舉例來說，請參考第6圖與第7圖。第6圖與第7圖分別為本發明實施例之一頻率合成器60、70之示意圖。第3圖與第6圖、第3圖與第7圖中具有相同名稱之元件具有類似的運作方式與功能，因此為求說明書內容簡潔起見，詳細說明便在此省略，該些元件之連結關係如第6圖與第7圖所示，在此不再贅述。在第6圖中，與第3圖不同的是，頻率合成器60另包含一延遲鎖定迴路(delay lock loop)602。延遲鎖定迴路602耦接於鎖相迴路204之輸出端OUT與控制單元206，用來根據輸出訊號SO，產生一延遲級數DS，其中延遲鎖定迴路602內之延遲元件與頻率合成器60中之延遲單元202具有相同的延遲特性，或具有相依(倍數關係)的延遲特性，因此延遲級數DS相當於延遲鎖定迴路60實現與輸出訊號SO相同訊號長度所需的延遲線級數。當控制單元206產生相對應之延遲參數D之後，會再依據延遲級數DS與延遲參數D，計算出除頻延遲級數DC，以提供至延遲單元202。延遲單元202便可以依據除頻延遲級數DC，來進行相對應的延遲處理。例如，若延遲鎖定迴路602計算出延遲級數DS為10級，也就是說，輸出訊號SO之訊號長度相當於10個延遲鎖定迴路602之延遲線級數。則當控制單元所產生之延遲參數D為0.02Tclko時，則除頻延遲級數DC相當於0.2級(0.02×10)，在此情況下，延遲單元202可依據除頻延遲級數DC來進行0.2級的延遲處理，即可調整鎖定出所需之訊號頻率。

在第7圖中，與第3圖不同的是，頻率合成器70中之壓控振盪器308耦接至延遲單元202，其中壓控振盪器308係為多相位輸出的壓控振盪器，例如壓控振盪器308為一50級(P=50)的單端壓控振盪器。因此，壓控振盪器308會傳送一相位級數P至延遲單元202，在此情況下，延遲單元202可根據延遲參數D及壓控振盪器308之相位級數P，來對重新取樣參考訊號S_REF，以調整鎖定出所需之訊號頻率。

要注意的是，第6圖與第7圖之頻率合成器60、70係分別為第3圖之頻率合成器20之一變化實施例，同理，亦適用於之頻率合成器50，舉例來說，如第8圖與第9圖所示之頻率合成器80、90係分別為第5圖之頻率合成器50之一變化實施例，為求說明書內容簡潔起見，在此不再贅述。

綜上所述，本發明之除頻器不需頻繁地於變換不同除頻倍數，所以能有效降低抖動雜訊的產生。再者，本發明之延遲單元，在遞迴鎖定過程中，所產生的相位雜訊與相位錯誤非常地微小。因此，本發明之除頻器具有低抖動雜訊之電路特性及快速鎖定之能力，而能實現高精確度之非整數頻率之合成目的，而非常適用於展頻應用中。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10、20、50、60、70、80、90．．．頻率合成器

102、204、502．．．鎖相迴路

104、208、506．．．除頻器

106．．．三角積分調變器

202、508．．．延遲單元

206、504．．．控制單元

302、510．．．相頻偵測器

304、512．．．電荷泵

306、514．．．迴路濾波器

308、516．．．壓控振盪器

602、802．．．延遲鎖定迴路

ACC．．．計數值

D．．．延遲參數

D_FRAC．．．延遲設定值

DC．．．除頻延遲級數

DS．．．延遲級數

FB．．．回授端

M．．．目標倍率

N．．．除頻參數

OUT．．．輸出端

P．．．相位級數

REF．．．參考輸入端

S_C．．．控制電壓訊號

S_DIV．．．除頻訊號

S_{F_DIV}．．．回授除頻訊號

S_{F_D}．．．回授延遲訊號

S_{D_REF}．．．延遲參考訊號

S_F．．．回授訊號

S_LF．．．濾波訊號

S_O．．．輸出訊號

S_P．．．相位誤差訊號

S_REF．．．參考訊號

第1圖為習知三角積分調變架構之一頻率合成器之示意圖。

第2圖為本發明第一實施例之一頻率合成器之示意圖。

第3圖為第2圖中之鎖相迴路之示意圖。

第4圖為第2圖中之控制單元運算相對應延遲參數與除頻參數之示意圖

第5圖為本發明第二實施例之一頻率合成器之示意圖。

第6圖至第9圖分別為本發明實施例之一頻率合成器之另一示意圖。

20．．．頻率合成器

202．．．延遲單元

204．．．鎖相迴路

206．．．控制單元

208．．．除頻器

D．．．延遲參數

FB．．．回授端

M．．．目標倍率

N．．．除頻參數

OUT．．．輸出端

REF．．．參考輸入端

S_{F_DIV}．．．回授除頻訊號

S_{D_REF}．．．延遲參考訊號

S_O．．．輸出訊號

S_REF．．．參考訊號

Claims (18)

1. 一種頻率合成器，包含有：一延遲單元，用來接收一參考訊號，並根據一延遲參數，對該參考訊號進行延遲處理，以產生一延遲參考訊號；一鎖相迴路，用來根據該延遲參考訊號與一回授除頻訊號，產生一輸出訊號；一控制單元，用來根據一目標倍率，產生該延遲參數與一除頻參數；以及一除頻器，用來根據該除頻參數，對該輸出訊號進行除頻處理，以產生該回授除頻訊號。
2. 如請求項1所述之頻率合成器，其中該鎖相迴路包含有：一相頻偵測器，用來接收該延遲參考訊號與該回授除頻訊號，並據以產生一相位誤差訊號；一電荷泵，用來根據該相位誤差訊號，產生一控制電壓訊號；一迴路濾波器，用來對該控制電壓訊號進行濾波，以產生一濾波訊號；以及一壓控振盪器，用來根據該濾波訊號，產生該輸出訊號。
3. 如請求項1所述之頻率合成器，其中該延遲參數為一延遲相角，該除頻參數為一除頻倍率。
4. 如請求項1所述之頻率合成器，其中該控制單元根據該目標倍率與一延遲設定值，產生該延遲參數與該除頻參數，其中於每一時間區間中，該目標倍率與該延遲設定值之差值等於一計數值，下一時間區間之該延遲設定值等於該計數值之小數部分與1相減後之絕對值，下一時間區間之該延遲參數等於目前時間區間與下一時間區間之延遲設定值之差值，且下一時間區間之該除頻參數等於該計數值之無條件進位數值。
5. 如請求項4所述之頻率合成器，其中該延遲設定值之初始值為0。
6. 如請求項1所述之頻率合成器，其中該目標倍率係大於1。
7. 如請求項1所述之頻率合成器，其中該目標倍率係為一非整數。
8. 如請求項1所述之頻率合成器，其中該除頻器為一可變除頻器。
9. 如請求項1所述之頻率合成器，其另包含：一延遲鎖定迴路，用來根據該輸出訊號，產生一延遲級數，其中該控制單元根據該延遲參數與該延遲級數，產生一除頻延遲級數至該延遲單元，使該延遲單元據以對該輸出訊號進行延遲處理，產生該延遲參考訊號。
10. 一種頻率合成器，包含有：一鎖相迴路，用來接收一參考訊號，並根據該參考訊號與一回授延遲訊號，產生一輸出訊號；一控制單元，用來根據一目標倍率，產生一延遲參數與一除頻參數；一除頻器，用來根據該除頻參數，對該輸出訊號進行除頻處理，以產生一除頻訊號；以及一延遲單元，用來根據該延遲參數，對該除頻訊號進行延遲處理，以產生該回授延遲訊號。
11. 如請求項10所述之頻率合成器，其中該鎖相迴路包含有：一相頻偵測器，用來接收該參考訊號與該回授延遲訊號，並據以產生一相位誤差訊號；一電荷泵，用來根據該相位誤差訊號，產生一控制電壓訊號；一迴路濾波器，用來對該控制電壓訊號進行濾波，以產生一濾波訊號；以及一壓控振盪器，用來根據該濾波訊號，產生該輸出訊號。
12. 如請求項10所述之頻率合成器，其中該延遲參數為一延遲相角，該除頻參數為一除頻倍率。
13. 如請求項10所述之頻率合成器，其中該控制單元根據該目標倍率與一延遲設定值，產生該延遲參數與該除頻參數，其中於每一時間區間中，該目標倍率與該延遲設定值之和等於一計數值，下一時間區間之該延遲設定值等於該計數值之小數部分之值，下一時間區間之該延遲參數等於目前時間區間與下一時間區間之延遲設定值之差值，且下一時間區間之該除頻參數等於該計數值之無條件進位數值。
14. 如請求項13所述之頻率合成器，其中該延遲設定值之初始值為0。
15. 如請求項10所述之頻率合成器，其中該目標倍率係大於1。
16. 如請求項10所述之頻率合成器，其中該目標倍率係為一非整數。
17. 如請求項10所述之頻率合成器，其中該除頻器為一可變除頻器。
18. 如請求項10所述之頻率合成器，其另包含：一延遲鎖定迴路，用來根據該輸出訊號，產生一延遲級數，其中該控制單元根據該延遲參數與該延遲級數，產生一除頻延遲級數至該延遲單元，使該延遲單元據以對該除頻訊號進行延遲處理，以產生該回授延遲訊號。