JP5391363B2

JP5391363B2 - フラクショナルｎ周波数シンセサイザー用可変モジュラス変調器

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Description

本発明は、一般に、フラクショナルＮ周波数シンセサイザーの分野に関し、詳細には、フラクショナルＮ周波数シンセサイザー用可変モジュラスシグマデルタ（ΣΔ）変調器の分野に関する。

現在の位相ロックループ（ＰＬＬ）をベースとする周波数シンセサイザーは、基準周波数からプログラマブルな周波数を有する信号を発生させるために用いることのできるフィードバックシステムである。そうした周波数シンセサイザーは、出力信号と入力基準周波数間の任意の位相差の割合を表す誤差信号を生成するための位相周波数検出器およびチャージポンプを備えうる。加えて、現在の周波数シンセサイザーは、生成される出力信号が周波数シンセサイザーへの入力基準周波数と同期するように、誤差信号を低域通過フィルタに与えて、さらに電圧制御発信器（ＶＣＯ）に与えるための機能も有しうる。現在の周波数シンセサイザーは、誤差信号が生成されうるように、ＶＣＯからの出力を位相周波数検出器の入力部にフィードバックする負帰還フィードバックループ法を用い、ＶＣＯからの出力信号を入力基準周波数に結合させることができる。一部の現在の周波数シンセサイザーでは、出力信号は周波数分周器回路に与えられて、入力基準周波数の整数倍を生成することができる。

これらの周波数シンセサイザーは、入力基準周波数の整数倍における周波数のみを生成することができる。そうした制約を回避するために、周波数シンセサイザーは、分数分周値を得るために、周波数サイクル毎の分周値を変調するシグマデルタ変調器をさらに有しうる。そうした周波数シンセサイザーは、フラクショナルＮ周波数シンセサイザーと呼ばれる。フラクショナルＮ周波数シンセサイザーは、周波数が、次式の形態の信号を生成することができる。

式中、ＩＮＴ、ＦＲＡＣ、およびＭＯＤは整数であり、したがって、Ｆ_VCOは必ずしも基準周波数Ｆ_referenceの整数倍ではない。

従来のシグマデルタ変調器は、ユニット段を変更した標準的なカスケード接続された多段ノイズシェーピング（ＭＡＳＨ）構成を基にしたプログラマブル可変モジュラスを提供するように構成されうる。図９は、従来例による、可変モジュラスを有する２次のＭＡＳＨ構成をベースとしたシグマデルタ変調器の例示的な図９００を示す。例示的な図９００において、２次のＭＡＳＨ構成の各段、例えば、段９０１において、ディジタル乗算器９０２が、プログラマブル可変モジュラス出力９０３を提供するために使用される。しかし、そうしたシグマデルタ変調器は、実装されるゲート数が多いため、より多くの電力を消費し、より多くのスイッチングノイズを生成する。

したがって、本発明は、従来技術の制約事項および不利点による１つまたは複数の問題点を実質的に取り除いたプログラマブル可変モジュラスを実現する、フラクショナルＮ周波数シンセサイザー用のシグマデルタ変調器、およびフラクショナルＮ周波数シンセサイザー用のシグマデルタ変調器を実現する方法を対象とする。

一実施形態では、本発明は、フラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器を提供し、このフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器は、整数除算ユニットと、パルス幅変調（ＰＷＭ）発生器と、シグマデルタノイズシェーピングユニットと、第１のプログラマブルな整数を受け取る第１の入力と、第２のプログラマブルな整数を受け取る第２の入力とを備え、整数除算ユニットは、第１の入力および第２の入力から第１の出力および第２の出力への変換を実行するように構成され、ＰＷＭ発生器は、第２の入力および第２の出力を受け取り、変調されたパルス信号を生成するように構成され、シグマデルタノイズシェーピングユニットは、第１の出力および変調されたパルス信号を受け取り、第１のプログラマブルな整数を第２のプログラマブルな整数で割ったものの平均値のシーケンスを生成するように構成される。

さらに別の実施形態では、整数除算ユニットによって実行される変換は、第１の入力を２ⁿ倍したものを、第２の入力により整数除算することによって決定される。

さらに別の実施形態では、ｎは、シグマデルタノイズシェーピングユニットのビット深度である。

さらに別の実施形態では、整数除算ユニットの第１の出力は、実行された変換の商であり、整数除算ユニットの第２の出力は、実行された変換の剰余である。

さらに別の実施形態では、ＰＷＭ発生器によって生成された変調されたパルス信号の周期は、システムクロックの周期に整数除算ユニットの第２の入力を掛けたものにほぼ等しい。

さらに別の実施形態では、ＰＷＭ発生器によって生成された変調されたパルス信号のデューティサイクルは、整数除算ユニットの第２の出力を整数除算ユニットの第２の入力で割ったものにほぼ等しい。

さらに別の実施形態では、ＰＷＭの第１の周波数は、第２の入力によって決定され、ＰＷＭの第２の周波数は、第２の出力によって決定される。

さらなる実施形態では、本発明は、フラクショナルＮシンセサイザー用の可変モジュラス変調器を実現する方法を提供し、この方法は、整数除算ユニットにおいて、第１の入力を受け取るステップと、整数除算ユニットにおいて、第２の入力受け取るステップと、整数除算ユニットにおいて、第１の入力および第２の入力を第１の出力および第２の出力に変換するステップと、パルス幅変調（ＰＷＭ）発生器において、第２の入力と第２の出力を混合するステップと、ＰＷＭ発生器において、変調されたパルス信号を生成するステップと、シグマデルタノイズシェーピングユニットにおいて、第１の出力および変調されたパルス信号を受け取るステップと、シグマデルタノイズシェーピングユニットにおいて、平均値が、整数除算ユニットの第１の入力を整数除算ユニットの第２の入力で割ったものであるシーケンスを生成するステップとを含む。

さらに別の実施形態では、シグマデルタノイズシェーピングユニットは、２つのカスケード接続されたオーバフローアキュムレータを備える。

さらに別の実施形態では、各オーバフローアキュムレータは、加算器およびレジスターを有する。

さらなる実施形態では、本発明は、フラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器を提供し、このフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器は、第１の入力および第２の入力から第１の出力および第２の出力への変換を実行するように構成された静的モジュールと、第１の出力、第２の出力、および第２の入力をプログラマブル可変モジュラスに変形するように構成された動的モジュールとを備え、静的モジュールは、第１の入力もしくは第２の入力の一方に対して新しい値を受け取るたびに１回、または第１の入力および第２の入力の両方に対して新しい値を受け取るたびに１回、変換を実行するように構成され、動的モジュールは、連続的に変形を実行するように構成される。

さらに別の実施形態では、第１の入力および第２の入力はプログラマブルな整数である。

さらに別の実施形態では、動的モジュールは、パルス幅変調（ＰＷＭ）発生器、加算器、およびシグマデルタノイズシェーピングユニットを備える。

さらに別の実施形態では、静的モジュールによって実行される変換は、第１の入力を２ⁿ倍したものを第２の入力によって整数除算することによって決定される。

さらに別の実施形態では、ＰＷＭ発生器によって生成された変調されたパルス信号の周期は、システムクロックの周期に静的モジュールの第２の入力を掛けたものにほぼ等しい。

さらに別の実施形態では、ＰＷＭ発生器によって生成された変調されたパルス信号のデューティサイクルは、静的モジュールの第２の出力を静的モジュールの第２の入力で割ったものにほぼ等しい。

さらに別の実施形態では、シグマデルタノイズシェーピングユニットは、多段のノイズシェーピング（ＭＡＳＨ）ユニットである。

さらに別の実施形態では、ＭＡＳＨユニットは、２つのカスケード接続されたオーバフローアキュムレータを備える。

本発明のさらなる理解が得られるように盛り込まれ、本明細書の一部に組み込まれ、本明細書の一部を構成する添付の図面は、本発明の実施形態を例示し、記述とともに本発明の原理を説明する働きをする。
従来の発明による、シグマデルタ変調器を有するフラクショナルＮ周波数シンセサイザーの例示的な実施形態を示す図である。本発明による、シグマデルタ変調器で用いられるような２ⁿに自然なオーバフローをするアキュムレータの例示的な実施形態を示す図である。本発明による、ＭＯＤ＝２ⁿを有する２次のＭＡＳＨ構成をベースとしたシグマデルタ変調器の例示的な実施形態を示す図である。本発明による、ＰＷＭ発生器によって生成された剰余のシーケンスを示す例示的な図である。本発明による、ＰＷＭ発生器を示す例示的な図である。本発明による、フラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器の例示的な実施形態を示す図である。本発明による、フラクショナルＮ周波数シンセサイザー用の可変モジュラスシグマデルタ変調器を実現するための例示的な方法のステップを示す図である。本発明による、フラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器の別の例示的な実施形態を示す図である。可変モジュラスを有する２次のＭＡＳＨ構成をベースとしたシグマデルタ変調器の従来例を示す図である。１段（ループ）のシグマデルタノイズシェーピングユニットを実現する、本発明による、フラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器の例示的な実施形態を示す図である。

次に、実施形態を詳細に参照し、実施形態の例を添付図面に示す。以下の詳細な記載において、本明細書で提示する主題を理解する手助けとなるように、数多くの非限定的で具体的な細目について説明する。しかし、様々な代替形態が、本発明の範囲から逸脱することなく使用されえて、主題が、これらの具体的な細目なしに実行されうることは当業者には明らかであろう。例えば、本明細書で提示する主題が、任意のタイプのフラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器で実現されうることは当業者には明らかであろう。

図１は、本発明による、位相周波数検出器およびチャージポンプ１０２に直列のループフィルタ１０４を有するフラクショナルＮ周波数シンセサイザーの例示的な実施形態１００を示す。例示的な実施形態１００において、基準クロック信号１０１は、分周器１０７からの出力分周ＶＣＯ信号１０８とともに、位相周波数検出器およびチャージポンプ１０２への入力となりうる。位相周波数検出器およびチャージポンプ１０２は、基準クロック信号１０１と出力分周ＶＣＯ信号１０８間の位相差を検出し、この位相差を誤差出力信号１０３に変換する。位相周波数検出器およびチャージポンプ１０２からの誤差出力信号１０３は、ループフィルタ１０４によって積分されて、ＶＣＯ１０５に入力されるチューニング電圧を生成することができる。ループフィルタ１０４は、一般に受動回路である。ループフィルタ１０４は、チャージポンプ１０２の電流パルスをフィルタすることによって、ＶＣＯの出力信号１０９のスペクトル純度を改善することができる。ＶＣＯ１０５からの第１の出力信号１０９は、例えば、ＶＣＯ１０５に接続されたデバイスへの入力として使用されうる。ＶＣＯ１０５からの第２の出力信号１０６は、位相周波数検出器およびチャージポンプ１０２への入力として用いるための、分周器１０７を経由する負帰還フィードバックループ回路を生成するために使用されうる。

一部の実施形態では、分周器１０７の分周比は、シグマデルタ変調器１１０からの出力信号によってサイクル間で変調されうる。シグマデルタ変調器１１０は、分周されたＶＣＯ信号１０８をシグマデルタ変調器１１０のクロック入力信号として使用できる。シグマデルタ変調器１１０によって生成されたディジタル信号１１１は、所定の整数Ｎに加算され、分周器１０７の分周比制御入力部に与えられる。結果として、分周器の平均的な分周比は、整数ではなくなりえて、ＶＣＯ出力信号１０９の周波数は、必ずしも基準周波数１０１の整数倍でなくなりうる。

図１に示す位相周波数検出器およびチャージポンプ１０２、ループフィルタ１０４ならびに電圧制御発信器の構成から、ＶＣＯ出力信号１０９の周波数ｆ_VCOは、次式のように導出される。

式中、Ｎ、ＦＲＡＣ、およびＭＯＤは整数であり、ｆ_referenceは、基準ロック周波数１０１である。しかし、ｆ_VCOは、必ずしも基準ロック周波数ｆ_referenceの整数倍ではない。

図２は、フラクショナルＮ周波数シンセサイザーのシグマデルタ変調器内の１つのアキュムレータ段の例示的な実施形態２００を示す。例示的な実施形態２００において、シグマデルタ変調器１１０内のＭＡＳＨユニットの１つのアキュムレータ段は、キャリー出力２０２を有する全加算器２０１を基にしたものでよい。この加算器２０１の２ⁿにおける自然なオーバフローは、量子化器２０３と等価でありえて、量子化器２０３の出力２０４が、全加算器２０１のキャリー出力２０２である。量子化器２０３の出力２０４は、２ⁿによる暗黙の乗算器２０５に与えられうる。次に、量子化器２０３の出力は、第２の加算器２０６の出力から減算される。シグマデルタ変調器１１０内のＭＡＳＨユニットの１つのアキュムレータ段の例示的な実施形態２００は、乗算器２０５が可変値によってプログラムされえないため、固定のモジュラス値２ⁿで構成されうる。

図３は、ＭＯＤ＝２ⁿを有する、２次のＭＡＳＨ構成をベースとしたシグマデルタ変調器の例示的な実施形態３００を示す。例示的な実施形態３００において、２次のＭＡＳＨ構成をベースとしたシグマデルタ変調器の出力信号３０１の平均値は、次式となりうる。

一部の実施形態では、本発明は、変換システムを有する標準的な２ⁿオーダのＭＡＳＨ構成をベースとしたシグマデルタ変調器を用いて、電力消費効率およびプログラマブルモジュラス動作の両方を実現する。

プログラマブルモジュラスを得るために、以下の条件が必要とされる。

上記の条件を再整理して、次式を得る。

式中、ＦＲＡＣ’は、（２ⁿｘＦＲＡＣ）をＭＯＤで実際に割った商である。

しかし、ＦＲＡＣおよびＭＯＤの値に応じて、商ＦＲＡＣ’は、必ずしも整数ではない。したがって、整数の除算（÷）を適用することによって、次式を得る。

式中、Ｒ＝ＭＯＤを法とする（Ｒ＝２ⁿｘＦＲＡＣ）。

ＦＲＡＣ’の除算表現は、除算の剰余Ｒを考慮することによって正確になりうる。

図４は、本発明によるＰＷＭ発生器によって生成された剰余シーケンスの例示的な図解４００を示す。例示的な図解４００において、剰余Ｒは、デューティサイクルＲ／ＭＯＤを有する１ビットシーケンスによってＦＲＡＣ’に加算されうる。

図５は、一部の実施形態において剰余シーケンスを生成するためのＰＷＭ発生器の例示的な図解５００を示す。例示的な実施形態５００は、閾値０を有する少なくとも１つの１ビット量子化器５０１、１つの加算器５０２、１つの遅延ユニット５０３、および１つの乗算器５０４を備える。除算の剰余Ｒは、入力５０５で受け取られ、ＭＯＤ値は、入力５０６で受け取られうる。デューティサイクルＲ／ＭＯＤを有する１ビットシーケンスは、出力５０７において生成されうる。例示的な図解５００において、ＰＷＭ剰余シーケンスのスペクトル電力は、シーケンスが合計で１ＬＳＢ（最下位ビット）未満となりうるので、標準のＭＡＳＨシーケンスに対して２ⁿだけ減衰しうる。その結果、ＰＷＭ発生器を適用することにより、全体的な位相ノイズ性能に悪影響を及ぼさないようにすることができる。

図６は、本発明によるフラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器の例示的な実施形態６００を示す。例示的な実施形態６００において、フラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器は、整数除算ユニット６０１、ＰＷＭ発生器６０２、ＭＡＳＨユニット６０３、第１のプログラマブルな整数を受け取るための第１の入力６０４、および第２のプログラマブルな整数を受け取るための第２の入力６０５を備えうる。整数除算ユニット６０１は、第１の入力６０４および第２の入力６０５から第１の出力６０６および第２の出力６０７への変換を実行するように構成されうる。ＰＷＭ発生器６０２は、第２の入力６０５および第２の出力６０７を受け取り、さらに変調されたパルス信号６０８を生成するように構成されうる。第１の出力６０６は、変調されたパルス信号６０８に加算され、さらにＭＡＳＨユニット６０３において入力として受け取られる。ＭＡＳＨユニットは、出力６０９において、第１の入力６０４を第２の入力６０５で割ったものの平均値のシーケンスを生成するようにさらに構成されうる。

一部の実施形態において、ＭＡＳＨユニット６０３は、２つ以上のカスケード接続されたオーバフローアキュムレータをさらに備えることができ、各オーバフローアキュムレータは、加算器およびレジスター、例えば、レジスター６１０および加算器６１１を有する。

一部の実施形態において、整数除算ユニット６０１によって実行される変換は、第１の入力６０４を２ⁿ倍したものを第２の入力６０５によって整数除算することによって決定することができる。ここでｎは、ＭＡＳＨユニットのビット深度である。

一部の実施形態において、整数除算ユニット６０１の第１の出力６０６は、実行された変換の商でありえて、整数除算ユニット６０１の第２の出力６０７は、実行された変換の剰余となりうる。

さらに別の実施形態において、ＰＷＭ発生器６０２によって生成された変調されたパルス信号６０８の周期は、システムクロックの周期に整数除算ユニットの第２の入力を掛けたものに等しくなりえて、変調されたパルス信号６０８のデューティサイクルは、整数除算ユニットの第２の出力６０７を整数除算ユニットの第２の入力６０５で割ったものに等しくなりうる。

例示的な実施形態６００において、整数除算ユニット６０１は、整数除算ユニット６０１の第１の入力６０４として、新しいＦＲＡＣ値または新しいＭＯＤ値が必要とされるたびに１回のみ動作しうる。その結果、本発明の一部の実施形態において、シグマデルタ変調器の連続的な動作が大きく低減されうる。したがって、本発明の一部の実施形態により、従来のシグマデルタ変調器と比べて、電力消費およびスイッチングノイズを低減しうる。

図７は、本発明による、フラクショナルＮ周波数シンセサイザー用の可変モジュラスシグマデルタ変調器を実現するための例示的な方法のステップを示す。可変モジュラスシグマデルタ変調器を実現するための例示的な方法のステップは、整数除算ユニットにおいて第１の入力を受け取るステップ７０１と、整数除算ユニットにおいて第２の入力を受け取るステップ７０２と、整数除算ユニットにおいて、第１の入力および第２の入力を第１の出力および第２の出力に変換するステップ７０３と、パルス幅変調（ＰＷＭ）発生器において、第２の入力と第２の出力を混合するステップ７０４と、ＰＷＭ発生器において、変調されたパルス信号を生成するステップ７０５と、多段のノイズシェーピング（ＭＡＳＨ）ユニットにおいて、第１の出力および変調されたパルス信号を受け取るステップ７０６と、ＭＡＳＨユニットにおいて、第１の入力を第２の入力で割ったものの平均値のシーケンスを生成するステップ７０７とを含む。

図８は、本発明によるフラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器の別の例示的な実施形態８００を示す。例示的な実施形態８００において、フラクショナルＮ周波数シンセサイザー用の可変モジュラスシグマデルタ変調器は、第１の入力８０３および第２の入力８０４から第１の出力８０５および第２の出力８０６への変換を実行するように構成された静的モジュール８０１と、第１の出力８０５、第２の出力８０６、および第２の入力８０４を、出力８０７において、第１の入力８０３を第２の入力８０４で割ったものの平均値のシーケンスに変形するように構成された動的モジュール８０２とを備えることができ、第１の出力８０５、第２の出力８０６、および第２の入力８０４が、動的モジュール８０２において入力として受け取られ、信号８０７が、動的モジュール８０２において出力として生成される。一部の実施形態において、静的モジュール８０１は、第１の入力８０３または第２の入力８０４の新しい値を受け取るたびに１回変換を実行するように構成されえて、動的モジュール８０２は、連続的に変形を実行するように構成されうる。さらに、第１の入力８０３および第２の入力８０４は、プログラマブルな整数でありえて、静的モジュールによって実行される変換は、第１の入力８０３を２ⁿ倍したものを、第２の入力８０４により整数除算することによって決定されえる。ここでｎは、動的モジュール８０２におけるＭＡＳＨユニットのビット深度である。一部の実施形態において、動的モジュール８０２は、パルス幅変調（ＰＷＭ）発生器、および多段ノイズシェーピング（ＭＡＳＨ）ユニットをさらに備えうる。

図９は、可変モジュラスを有する２次のＭＡＳＨ構成をベースとしたシグマデルタ変調器の従来例９００を示す。

図１０は、（図６に示す多段のノイズシェーピングユニット（ＭＡＳＨ）と対比させて）１段（ループ）のシグマデルタノイズシェーピングユニットを実装する、本発明によるフラクショナルＮ周波数シンセサイザーの可変モジュラスシグマデルタ変調器の例示的な実施形態を示す。

一部の実施形態において、フラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器は、多段のノイズシェーピングユニット（ＭＡＳＨ）を有することに限定されない。図１０は、加算器１０１１、遅延ユニット１０１０、および多ビット量子化器１０１２を含む１段（ループ）のシグマデルタノイズシェーピングユニット１００３を含んだ、シグマデルタノイズシェーピングユニットとしても知られている、１段（ループ）のシグマデルタ２次変調器を備える例示的な実施形態である。ノイズシェーピングユニット１００９の出力は、図６の出力６０９と同様にフラクショナルＮ周波数シンセサイザーに供給されうる。一部の実施形態において、整数除算ユニット１００１の使用による、ＦＲＡＣ１００４およびＭＯＤ１００５から第１の出力１００６および第２の出力１００７への変換、さらにＰＷＭ発生器１００２の使用による、変調されたパルス信号１００８への変換は、図６に対して、上で述べたものと同様のやり方で動作しうる。一部の実施形態において、任意のタイプのシグマデルタ変調器がノイズシェーピングユニットとして使用されうる。

様々な変更および変形が、本発明の趣旨または範囲から逸脱することなく本発明に対してなされうることは、当業者には明らかであろう。したがって、本発明は、本発明の変更形態および変形形態が、添付の特許請求の範囲および均等物の範囲内に入るならば、本発明がそれらを包含することが意図されている。

Claims

フラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器であって、
整数除算ユニットと、
パルス幅変調（ＰＷＭ）発生器と、
シグマデルタノイズシェーピングユニットと、
第１のプログラマブルな整数を受け取る第１の入力と、
第２のプログラマブルな整数を受け取る第２の入力と
を備え、
前記整数除算ユニットが、前記第１の入力および前記第２の入力から第１の出力および第２の出力への変換を実行するように構成され、前記ＰＷＭ発生器が、前記第２の入力および前記第２の出力を受け取り、変調されたパルス信号を生成するように構成され、前記シグマデルタノイズシェーピングユニットが、前記第１の出力および前記変調されたパルス信号を受け取り、前記第１のプログラマブルな整数を前記第２のプログラマブルな整数で割ったものの平均値のシーケンスを生成するように構成されていることを特徴とするフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記整数除算ユニットによって実行される前記変換が、前記第１の入力を２ⁿ倍したものを前記第２の入力により整数除算することによって決定されることを特徴とする請求項１に記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
ｎが、前記シグマデルタノイズシェーピングユニットのビット深度であることを特徴とする請求項２に記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記整数除算ユニットの前記第１の出力が、前記実行された変換の商であり、前記整数除算ユニットの前記第２の出力が、前記実行された変換の剰余であることを特徴とする請求項２に記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記ＰＷＭ発生器によって生成された前記変調されたパルス信号の周期が、システムクロックの周期に前記整数除算ユニットの第２の入力を掛けたものにほぼ等しいことを特徴とする請求項１から４のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記ＰＷＭ発生器によって生成された前記変調されたパルス信号のデューティサイクルが、前記整数除算ユニットの前記第２の出力を前記整数除算ユニットの前記第２の入力で割ったものにほぼ等しいことを特徴とする請求項１から４のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記ＰＷＭの第１の周波数が、前記第２の入力によって決定され、前記ＰＷＭの第２の周波数が、前記第２の出力によって決定されることを特徴とする請求項１から４のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
フラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器を実現する方法であって、
整数除算ユニットにおいて、第１の入力を受け取るステップと、
前記整数除算ユニットにおいて、第２の入力を受け取るステップと、
前記整数除算ユニットにおいて、前記第１の入力および前記第２の入力を第１の出力および第２の出力に変換するステップと、
パルス幅変調（ＰＷＭ）発生器において、前記第２の入力と前記第２の出力を混合するステップと、
前記ＰＷＭ発生器において、変調されたパルス信号を生成するステップと、
シグマデルタノイズシェーピングユニットにおいて、前記第１の出力および前記変調されたパルス信号を受け取るステップと、
前記シグマデルタノイズシェーピングユニットにおいて、平均値が、前記整数除算ユニットの前記第１の入力を前記整数除算ユニットの前記第２の入力で割ったものであるシーケンスを生成するステップと
を含むことを特徴とする方法。
前記整数除算ユニットにおいて実行される前記変換が、前記第１の入力を２ⁿ倍したものを前記第２の入力で整数除算することによって決定されることを特徴とする請求項８に記載の方法。
ｎが、前記シグマデルタノイズシェーピングユニットのビット深度であることを特徴とする請求項９に記載の方法。
前記整数除算ユニットの前記第１の出力が、前記変換の商であり、前記整数除算ユニットの前記第２出力が、前記変換の剰余であることを特徴とする請求項９に記載の方法。
前記ＰＷＭ発生器によって生成された前記変調されたパルス信号の周期が、システムクロックの周期に前記整数除算ユニットの前記第２の入力を掛けたものにほぼ等しいことを特徴とする請求項８から１１のいずれかに記載の方法。
前記ＰＷＭ発生器によって生成された前記変調されたパルス信号のデューティサイクルが、前記整数除算ユニットの前記第２の出力を前記整数除算ユニットの前記第２の入力で割ったものにほぼ等しいことを特徴とする請求項８から１１のいずれかに記載の方法。
前記ＰＷＭの第１の周波数が、前記第２の入力によって決定され、前記ＰＷＭの第２の周波数が、前記第２の出力によって決定されることを特徴とする請求項８から１１のいずれかに記載の方法。
第１の入力および第２の入力から第１の出力および第２の出力への変換を実行するように構成された静的モジュールと、
前記第１の出力、前記第２の出力、および前記第２の入力をプログラマブル可変モジュラスに変形するように構成された動的モジュールと
を備え、
前記静的モジュールが、前記第１の入力もしくは前記第２の入力の一方に対して新しい値を受け取るたびに１回、または前記第１の入力および前記第２の入力の両方に対して新しい値を受け取るたびに１回、前記変換を実行するように構成され、前記動的モジュールが、連続的に前記変形を実行するように構成されていることを特徴とする請求項１、２、または３のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記シグマデルタノイズシェーピングユニットが、多段のノイズシェーピング（ＭＡＳＨ）ユニットであることを特徴とする請求項１、２、または３のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
前記ＭＡＳＨユニットが、２つのカスケード接続されたオーバフローアキュムレータを備えることを特徴とする請求項１６に記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
各オーバフローアキュムレータが、加算器およびレジスターを有することを特徴とする請求項１７に記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器。
静的モジュールが、第１の入力および第２の入力から第１の出力および第２の出力への変換を実行するステップと、
動的モジュールが、前記第１の出力、前記第２の出力、および前記第２の入力をプログラマブル可変モジュラスに変形するステップと
を含み、
前記静的モジュールが、前記第１の入力もしくは前記第２の入力の一方に対して新しい値を受け取るたびに１回、または前記第１の入力および前記第２の入力の両方に対して新しい値を受け取るたびに１回、前記変換を実行するように構成され、前記動的モジュールが、連続的に前記変形を実行するように構成されていることを特徴とする請求項８から１１のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器を実現する方法。
前記シグマデルタノイズシェーピングユニットが、多段のノイズシェーピング（ＭＡＳＨ）ユニットであることを特徴とする請求項８から１１のいずれかに記載のフラクショナルＮ周波数シンセサイザー用の可変モジュラス変調器を実現する方法。