KR20010041772A - 위상 검출기 - Google Patents

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KR20010041772A
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린드퀴스트뵈른
닐슨마그누스
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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Abstract

입력 펄스 신호의 상승 및 하강 에지상에서 트리거하는 위상 검출기가 개시된다. 이는 입력 신호의 주파수를 효과적으로 2배가 되게 한다. 위상 검출기가 위상 고정 루프에 사용될 시에, 2배로 된 주파수는 낮은 분할비를 사용할 수 있도록 하여, 도입된 어느 노이즈 기여도가 감소될 수 있다.

Description

위상 검출기{PHASE DETECTOR}
디지털 통신 시스템에서, 예컨대, GSM 또는 DCS 시스템에 따라 동작하는 이동 전화 통신에서, 연속 위상 변조(CPM) 기술이 사용된다.
위상 고정 루프는 공지되어 있다. 기준 주파수에서의 신호는 입력을 위상 검출기에 제공하고, 그의 출력은 필터되어 전압 제어 발진기로 통과된다. 이런 전압 제어 발진기로부터의 출력은 위상 고정 루프로부터의 출력이고, 또한 분주기로 피드백된다. 이런 분주기로부터의 출력은 위상 검출기로 피드백되고, 이런 회로는, 루프의 출력이 분주기의 분할비만큼 증배되는 기준 주파수와 동일한 주파수로 되게 한다. 그래서, 입력 정보를 포함한 신호를 이용하여 프로그램 가능한 분주기를 제어함으로써 주파수 또는 위상 변조가 달성되는 데, 상기 분주기는 양호하게도 분수-N 분할기, 즉, 비정수 분할비를 제공할 수 있는 분할기이다.
미국 특허 제4,814,726호는 이런 형의 회로를 기술하고 있다.
일반적으로, 그런 회로에서, 기준 신호로 나타나거나, 위상 검출기에 의해 발생되는 노이즈 신호는 분주기의 분할비에 대응하는 인수만큼 증폭된다. 그래서, 기준 주파수를 증대시켜, 이런 분할비를 축소할 수 있는 것이 바람직하다. 그러나, 예컨대, 기준 주파수를 증대시켜, 노이즈 기여도(contribution)를 축소하는 주파수 2배기의 도입으로 여분 회로 소자가 필요하게 되어, 회로의 전류 소모 및 사이즈가 증대되었다.
본 발명은 위상 검출기 회로에 관한 것으로써, 특히, 위상 고정 루프에 사용될 수 있는 위상 검출기에 관한 것이다. 특히, 본 발명은 시스템 클럭의 양 에지(edge)상에서 트리거(trigger)하여, 회로 소자 및 노이즈를 부가하지 않고 기준 주파수를 효과적으로 배가시키는 위상 검출기에 관한 것이다.
도 1은 본 발명의 일 양상에 따른 위상 고정 루프 회로를 도시한 것이다.
도 2는 본 발명의 다른 양상에 따른 위상 검출기의 블록도이다.
도 3은 도 2의 위상 검출기 회로의 일부의 한 가능 구현을 더욱 상세히 나타낸 회로도이다.
본 발명에 따르면, 기준 주파수는 신호 클럭의 양 에지상에서 트리거함으로써 효과적으로 2배가 될 수 있다. 이는, 사이즈 및 전류 소모를 증대시키지 않고, 기준 주파수를 2배로 되게 하여 회로 출력에 대한 노이즈 기여도를 축소시킨다.
본 발명의 일 양상에 따르면, 입력 기준 주파수 신호의 양 에지상에 트리거하는 위상 검출기가 제공된다.
본 발명의 제 2 양상에 따르면, 입력 기준 주파수 신호의 양 에지상에 트리거하는 위상 검출기를 포함한 위상 고정 루프가 제공된다.
본 발명의 제 3 양상에 따르면, 분할 인수를 제어하는 델타-시그마 변조기를 가진 분수-N 위상 고정 루프 회로가 제공되는 데, 여기서, 위상 검출기는 입력 기준 주파수 신호의 양 에지상에 트리거한다.
도 1은, 본 예에서, 이동 전화기와 같은 이동 통신 장치의 전송 회로에 사용되는 바와 같이, 델타-시그마 변조기가 분주기의 분할 인수를 제어하는 데에 사용되는 분수-N 위상 고정 루프 회로의 블록도이다. 유사한 회로가 그런 장치의 수신 회로에서 국부 발진기의 주파수를 제어하는 데에 사용될 수 있다.
통상적으로, 기준 주파수 fref를 가진 입력 기준 신호 Vref는 위상 검출기(4)의 제 1 입력(2)에 공급된다. 위상 검출기(4)로부터의 출력은 루프 필터(6)에서 필터되어, 전압 제어 발진기(VCO)(8)로 통과되고, 이런 전압 제어 발진기(VCO)(8)는 루프 출력(10)에 출력 신호를 공급한다. VCO(8)로부터의 출력 신호는 또한 분주기(12)에 공급되어 분할비 N만큼 분할된다. 분주기(12)로부터 분할된 출력은 위상 검출기(2)의 제 2 입력(14)에 공급된다.
공지되어 있는 바와 같이, 이런 피드백 루프는 회로의 출력(10)상의 출력 신호가 N.fref와 동일한 주파수를 갖도록 한다. 따라서, 출력 주파수는 분할비 N의 값을 제어하고, 일반적으로 공지된 종류의 프로그램 가능한 분주기(12)를 사용함으로써 제어될 수 있다.
도 1의 회로에서, 전송되는 데이터에 대응하는 정보 신호는 데이터 입력에 공급되고 나서, 파형 발생기(18)에 공급되어, 기준 주파수 fref로 분할되고, 그 주파수 fref에서 샘플되는 바람직한 변조 신호의 순시 주파수를 가진 신호를 발생시킨다.
채널 선택 입력(20)에서의 신호에 따라, 오프셋은 가산기(22)에서 파형 발생기(18)로부터의 신호에 가산될 수 있고, 이는 입력을 시그마-델타 변조기(24)에 제공하는 데, 이런 시그마-델타 변조기(24)는 그때 분주기(12)의 입력에 대한 바람직한 분할비 N를 생성시키는 데에 사용된다. 따라서, 루프 출력(10)상에 발생된 출력 신호는 데이터 입력(16)상의 입력 데이터 신호에 응답하여 연속적으로 위상 변조되어, 통상적인 전송 회로에 의해 증폭 및 전송을 위한 신호를 발생시킨다.
위상 고정 루프(PLL)가 순시 주파수에 대해 저역 통과 필터일 시에는 바람직한 변조 신호의 재구성을 위한 장치로서 간주될 수 있다. 이런 변조 신호가 통과하기에 충분하도록 위상 고정 루프의 루프 필터의 대역폭을 선택함으로써, VCO(8)의 출력은 델타-시그마 변조기의 양자화 노이즈에 대응하는 위상 노이즈 및 순시 주파수에 대응하는 신호로 구성된다. 이런 위상 노이즈는, 오버-샘플링 인수를 증대시키거나, PLL에 의해 실행된 필터링의 롤-오프(roll-off)를 증대시킴으로써 감소될 수 있다. 후자는 PLL의 안정 마진(margins)을 저하시키지 않고서는 어렵다. 오버-샘플링 인수는 기준 주파수를 증대시킴으로써 증대될 수 있지만, 예컨대, 이런 신호가 또한 이동국에서의 시스템 클럭으로서 사용되거나, 적당한 크리스탈(crystals)이 이용 가능하지 않을 경우에 상기 주파수를 변경시킬 수 없다.
주파수 2배기에 의해 시스템 클럭 신호의 주파수가 2배로 될 수 있지만, 이는 노이즈의 소스를 루프내로 도입시켜, 장치의 사이즈 및 전력 소모를 증대시킨다.
그래서, 본 발명에 따르면, 위상 검출기(4)는 입력 클럭 신호 Vref의 양 에지를 이용하여, 장치의 사이즈 또는 전력 소모를 증대시키는 부가적인 어느 회로없이 기준 주파수를 효과적으로 2배로 되게 한다. 이는, 출력 신호의 노이즈 기여도를 증가시키지 않고 오버-샘플링비를 효과적으로 2배로 되게 한다.
이런 형의 위상 검출기는 다른 응용 시에, 예컨대 어느 위상 고정 루프에 사용될 수 있다. 그런 회로에서, 2배의 입력 주파수를 사용하여 분할비의 필요한 값이 2등분되어, 도입된 어느 노이즈 기여도가 감소될 수 있다.
도 2는 도 1에 도시된 장치의 부분을 형성하는 위상 검출기(4)의 구조를 더욱 상세히 도시한 것이다. 위상 검출기(4)는, 기준 주파수 신호 Vref를 수신하는 제 1 입력 단자(2), 분주기 회로(12)로부터 출력을 수신하는 제 2 입력 단자(14) 및, 도 1의 회로에서 입력 신호를 루프 필터(6)에 제공하는 출력 단자(26)를 가지고 있다. 일반적으로 위상 검출기로 공지되어 있는 바와 같이, 위상 검출기(4)는 2개의 입력(2, 14)에서 발생하는 신호간의 위상차를 나타내는 출력 단자(26)에서 출력을 발생시킨다.
위상 검출기(4)는 3개의 D-형 플립-플롭(28, 30, 32)을 포함하는 데, 이의 각각은 데이터(D), 클럭(C) 및 리세트(R) 입력 단자 와 출력(Q)을 갖는다. 3개의 플립-플롭(28, 30, 32)의 각각의 데이터 입력(D)은 이런 경우에 "고" 또는 "1" 입력을 수신한다.
입력 단자(2)로부터의 기준 클럭 신호는 제 1 플립-플롭(28)의 클럭 입력에 공급되고, 기준 클럭 신호의 각 상승 에지상에서, 플립-플롭(28)은 트리거되어 장치의 출력상에 신호를 발생시킨다. 입력 기준 클럭은 또한 인버터(NOT)(34)에 공급되고, 그로부터의 출력 반전된 기준 주파수는 제 2 플립-플롭(30)의 클럭 입력에 공급된다. 따라서, 이런 플립-플롭은 기준 주파수 자신의 각 하강 에지에 대응하는 시점에서 반전된 기준 주파수의 각 상승 에지상에 트리거하여, 상기 제 2 플립-플롭(30)의 출력상에 신호를 발생시킨다. 이런 2개의 플립-플롭(28, 30)으로부터의 출력은 OR-게이트(36)에 공급되고, 상기 OR-게이트(36)의 출력은 전하 펌프(charge pump) 회로(40)의 소스 입력(38)에 공급된다.
위상 검출기(4)의 제 2 입력 단자(14)상의 입력 신호는 제 3 플립-플롭(32)의 클럭 입력에 공급되어, 상기 신호의 각 상승 에지상에서 트리거되고, 그 장치의 출력상에 발생된 신호는 전하 펌프 회로(40)의 싱크(sink) 제어 입력(42)에 공급된다.
AND-게이트(44)는 전하 펌프 회로(40)에서 소스 제어 입력(38) 및 싱크 제어 입력(42)에 공급된 입력 신호를 수신하여, 이런 신호는 양자 모두 "고"일 시에, 즉 제 3 플립-플롭(32)으로부터의 출력 과, 제 1 및 2 플립-플롭(28, 30)으로부터의 출력의 하나가 양자 모두 "고"일 시에 출력 펄스를 발생시킨다. 데드밴드(deadband) 효과를 피하도록 지연 회로(46)에 의해 지연되는 AND-게이트(44)의 출력 신호는 모든 3개의 플립-플롭(28, 30, 32)의 리세트 입력 단자에 공급된다.
따라서, 이런 회로는, 한번은 기준 클럭 신호의 상승 에지상의 플립-플롭(28)에 의해, 또 한번은 기준 클럭 신호의 하강 에지 시에서의 플립-플롭(30)에 의해, 각 클럭 사이클에서 두번 트리거된다. 그래서, 사실상, 기준 클럭의 주파수는 2배로 된다.
도 3은 전하 펌프 회로(40)의 구조를 도시한 회로도이다. 입력 단자(38)로부터의 소스 제어 신호는 NPN 트랜지스터(52)의 베이스 단자에 공급되고, 반전된 소스 제어 신호는 입력(54)에 공급되고 나서, NPN 트랜지스터(56)의 베이스 단자에 공급된다. 트랜지스터(52, 56)의 에미터는 전류원(58)을 통해 접지에 접속된다.
입력 단자(42)를 통해 공급된 싱크 제어 신호는 NPN 트랜지스터(60)의 베이스 단자에 접속되고, 반전된 싱크 제어 신호는 단자(62)에 공급되고 나서, NPN 트랜지스터(64)의 베이스에 공급된다. 트랜지스터(60, 64)의 에미터는 전류원(66)을 통해 접지 레일(rail)에 접속된다.
전류원(58, 66)의 전류는 출력 전류 펄스의 상승 및 하강 시점을 설정한다.
트랜지스터(52, 60)의 콜렉터 단자는 각 저항기(68, 70)를 통해 포지티브 공급 레일 Vcc에 접속되고, 트랜지스터(56, 64)의 콜렉터 단자는 각 공급 Vcc에 직접 접속된다.
회로내에 흐르는 전류의 크기를 제어하는 입력 전압 Vin은 NPN 트랜지스터(72, 74)의 베이스에 접속되고, 상기 트랜지스터의 콜렉터는 포지티브 공급 레일 Vcc에 접속되며, 그의 에미터는 트랜지스터(52, 60)의 콜렉터 노드에 접속된다. 입력 전압 Vin의 크기는 일정하지만, PLL 폐쇄 루프 대역폭을 변화시키도록 변경될 수 있다.
이런 노드는 또한 각 PNP 트랜지스터(76, 78)의 베이스 단자에 접속되고, 상기 트랜지스터의 에미터 단자는 각 저항기(80, 82)를 통해 포지티브 공급 레일 Vcc에 접속된다. 종합하여, 입력 전압 Vin의 크기 및 저항기(80, 82)의 저항은 출력 전류 펄스의 크기를 설정한다. 트랜지스터(76, 78)의 콜렉터 단자는 각 NPN 트랜지스터(84, 86)의 콜렉터 단자에 접속되고, 상기 트랜지스터의 베이스 단자는 함께 접속되며, 그의 에미터 단자는 트랜지스터(84, 86)의 노이즈 기여도를 감축하는 각 부합된 저항기(88, 90)을 통해 접지 레일에 접속된다. NPN 트랜지스터(86)의 콜렉터 및 베이스 단자는 함께 접속된다.
따라서, 회로는 전류 미러(current mirror)를 통해 미러된 2개의 동일한 전류원으로 구성된다. 차분 입력 쌍(38, 54 및 42, 62)를 통해 공급된 차분 입력 신호의 크기는 전류원, 특히 그로부터 공급된 전류 펄스의 길이, 트랜지스터(84)를 통해 공급된 출력 전류 및, 출력 단자(92)에서의 출력 신호를 차례로 제어한다.
따라서, 입력 기준 클럭 신호의 각 사이클에서 2배로 트리거되어, 기준 주파수가 효과적으로 2배로 되는 위상 검출기가 개시된다.

Claims (8)

  1. 위상 검출기로서,
    기준 클럭 신호 입력,
    비교 신호 입력 및,
    상기 기준 클럭 신호의 주파수의 2배의 주파수를 가진 신호와 상기 비교 신호의 위상을 비교하는 수단을 구비하는 위상 검출기.
  2. 위상 검출기로서,
    기준 클럭 신호 입력,
    비교 신호 입력,
    상기 기준 클럭 신호를 상기 기준 클럭 신호의 주파수의 2배의 주파수를 가진 2배 기준 신호로 변환하는 수단 및,
    상기 2배 기준 신호의 위상과 상기 비교 신호의 위상을 비교하는 수단을 구비하는 위상 검출기.
  3. 위상 검출기로서,
    기준 클럭 신호 입력,
    비교 신호 입력,
    상기 기준 클럭 신호의 각 포지티브 진행 또는 네가티브 진행 에지에 응답하여 제 1 펄스 신호를 발생시키는 수단,
    상기 비교 신호의 각 펄스에 응답하여 제 2 펄스 신호를 발생시키는 수단 및,
    상기 제 1 및 2 펄스의 위상을 비교하는 수단을 구비하는 위상 검출기.
  4. 제 3 항에 있어서,
    상기 제 1 펄스 신호를 발생시키는 상기 수단은,
    2개의 래치 소자로서, 상기 기준 클럭 신호가 제 1 래치 소자에 공급되어, 상기 기준 클럭 신호의 각 포지티브 진행 에지에 응답하여 펄스를 발생시키고, 상기 기준 클럭 신호가 제 2 래치 소자에 공급되어, 상기 기준 클럭 신호의 각 네가티브 진행 에지에 응답하여 펄스를 발생시키는 2개의 래치 소자 및,
    상기 제 1 및 2 래치 소자에 의해 발생된 각 펄스에 대응하는 펄스를 가진 제 1 펄스 신호를 발생시키는 조합 논리 소자를 포함하는 것을 특징으로 하는 위상 검출기.
  5. 전술한 어느 항에서 청구된 바와 같은 위상 검출기를 포함하는 위상 고정 루프.
  6. 제 1 내지 4 항의 한 항에서 청구된 바와 같은 위상 검출기를 포함하는 분수-N 분할비 위상 고정 루프.
  7. 분수-N 위상 고정 루프를 포함하는 휴대용 무선 통신 장치로서,
    위상 검출기,
    필터,
    전압 제어 발진기 및,
    분수-N 분주기를 구비하는 데,
    상기 위상 검출기는,
    기준 클럭 신호 입력,
    상기 분주기로부터 신호를 수신하는 비교 신호 입력,
    상기 기준 클럭 신호의 각 포지티브 진행 또는 네가티브 진행 에지에 응답하여 제 1 펄스 신호를 발생시키는 수단,
    상기 비교 신호의 각 펄스에 응답하여 제 2 펄스 신호를 발생시키는 수단 및,
    상기 제 1 및 2 펄스의 위상을 비교하는 수단을 포함하는 위상 검출기.
  8. 분주기의 분할비를 산출하기 위한 델타-시그마 변조기를 포함하는 제 7 항에서 청구된 바와 같은 휴대용 무선 통신 장치.
KR1020007010023A 1998-03-13 1999-03-11 위상 검출기 KR20010041772A (ko)

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6959063B1 (en) * 2000-02-29 2005-10-25 Telefonaktiebolaget L M Ericsson (Publ) Fractional-N phase locked loop
JP2002158582A (ja) * 2000-11-20 2002-05-31 Mitsubishi Electric Corp Ｐｌｌ回路
US6605935B2 (en) * 2001-03-21 2003-08-12 Telefonaktiebolaget L M Ericsson (Publ) Linear fast-locking digital phase detector
US6483389B1 (en) * 2001-04-27 2002-11-19 Semtech Corporation Phase and frequency detector providing immunity to missing input clock pulses
US7039148B1 (en) 2001-04-27 2006-05-02 Semtech Corporation Phase detector and signal locking system controller
US6959317B1 (en) 2001-04-27 2005-10-25 Semtech Corporation Method and apparatus for increasing processing performance of pipelined averaging filters
US6952138B2 (en) 2001-09-12 2005-10-04 Telefonaktiebolaget Lm Ericsson (Publ) Generation of a phase locked loop output signal having reduced spurious spectral components
US6566967B1 (en) * 2002-02-26 2003-05-20 Applied Micro Circuits Corporation Configurable triple phase-locked loop circuit and method
US7161391B2 (en) * 2004-12-03 2007-01-09 Micron Technology Skew tolerant high-speed digital phase detector
US7428284B2 (en) * 2005-03-14 2008-09-23 Micron Technology, Inc. Phase detector and method providing rapid locking of delay-lock loops
US20070047687A1 (en) * 2005-08-25 2007-03-01 Tse-Hsiang Hsu Phase detector and related phase detecting method thereof
JP4948077B2 (ja) * 2005-10-14 2012-06-06 ルネサスエレクトロニクス株式会社 送受信装置及びそれを用いた通信システム
CN101206236B (zh) * 2006-12-22 2011-01-26 旺玖科技股份有限公司 相位差检测装置及其相位检测方法
US7724049B2 (en) * 2007-02-28 2010-05-25 Micron Technology, Inc. Multiphase generator with duty-cycle correction using dual-edge phase detection and method for generating a multiphase signal
US7990224B2 (en) 2007-04-27 2011-08-02 Atmel Corporation Dual reference phase tracking phase-locked loop
US8401140B2 (en) 2008-09-05 2013-03-19 Freescale Semiconductor, Inc. Phase/frequency detector for a phase-locked loop that samples on both rising and falling edges of a reference signal
CN101615907B (zh) * 2009-07-31 2012-07-11 钰创科技股份有限公司 相位/频率检测器
US8269536B2 (en) * 2009-12-30 2012-09-18 Industrial Technology Research Institute Onion waveform generator and spread spectrum clock generator using the same
US8653860B2 (en) * 2011-05-20 2014-02-18 Nihon Dempa Kogyo Co., Ltd. Frequency synthesizer
US8884710B2 (en) * 2011-10-25 2014-11-11 Invensense, Inc. Gyroscope with phase and duty-cycle locked loop
US8928417B2 (en) * 2012-05-07 2015-01-06 Asahi Kasei Microdevices Corporation High-linearity phase frequency detector
US9563227B2 (en) * 2013-02-06 2017-02-07 Nvidia Corporation Approach to clock frequency modulation of a fixed frequency clock source
JP6483099B2 (ja) * 2013-11-08 2019-03-13 インテル コーポレイション チャージポンプの電力を低減する装置
US10309782B2 (en) 2015-04-07 2019-06-04 Analog Devices, Inc. Quality factor estimation for resonators
US10030976B2 (en) * 2015-05-13 2018-07-24 Kionix, Inc. Phase-based measurement and control of a gyroscope
US10033400B1 (en) 2017-10-18 2018-07-24 Schweitzer Engineering Laboratories, Inc. Analog-to-digital converter verification using quantization noise properties
US9985646B1 (en) 2017-10-18 2018-05-29 Schweitzer Engineering Laboratories, Inc. Analog-to-digital converter verification using quantization noise properties
US10578435B2 (en) 2018-01-12 2020-03-03 Analog Devices, Inc. Quality factor compensation in microelectromechanical system (MEMS) gyroscopes
US11041722B2 (en) 2018-07-23 2021-06-22 Analog Devices, Inc. Systems and methods for sensing angular motion in the presence of low-frequency noise

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4400667A (en) * 1981-01-12 1983-08-23 Sangamo Weston, Inc. Phase tolerant bit synchronizer for digital signals
US4439756A (en) * 1982-01-20 1984-03-27 International Telephone And Telegraph Corporation Delta-Sigma modulator with switch capacitor implementation
US4814726A (en) 1987-08-17 1989-03-21 National Semiconductor Corporation Digital phase comparator/charge pump with zero deadband and minimum offset
CA2003428C (en) * 1989-11-21 1999-12-14 Thomas Atkin Denning Riley Frequency synthesizer
GB2238434B (en) 1989-11-22 1994-03-16 Stc Plc Frequency synthesiser
CA2019297A1 (en) * 1990-01-23 1991-07-23 Brian M. Miller Multiple-modulator fractional-n divider
US5065408A (en) * 1990-04-26 1991-11-12 Motorola, Inc. Fractional-division synthesizer for a voice/data communications systems
US5055802A (en) 1990-04-30 1991-10-08 Motorola, Inc. Multiaccumulator sigma-delta fractional-n synthesis
JPH0443716A (ja) * 1990-06-08 1992-02-13 Nec Corp 周波数逓倍回路
JPH04222118A (ja) * 1990-12-21 1992-08-12 Fujitsu Ltd 位相同期発振器
US5111162A (en) * 1991-05-03 1992-05-05 Motorola, Inc. Digital frequency synthesizer having AFC and modulation applied to frequency divider
JP2811994B2 (ja) * 1991-05-08 1998-10-15 日本電気株式会社 位相同期回路
US5250858A (en) 1992-02-19 1993-10-05 Vlsi Technology, Inc. Double-edge triggered memory device and system
US5301196A (en) * 1992-03-16 1994-04-05 International Business Machines Corporation Half-speed clock recovery and demultiplexer circuit
US5179295A (en) 1992-03-20 1993-01-12 Vlsi Technology, Inc. Dual edge-triggered digital storage element and method therefor
JP2854777B2 (ja) * 1992-04-27 1999-02-03 株式会社東芝 位相同期ループ回路と信号抽出方法
JPH0661863A (ja) * 1992-08-05 1994-03-04 Fujitsu Ltd 直流ディザ入力型δς変調型ａｄ変換器
JPH0685680A (ja) * 1992-09-01 1994-03-25 Yokogawa Electric Corp Σδデータコンバータ
JPH06104743A (ja) * 1992-09-16 1994-04-15 Fujitsu Ltd 比較前処理回路及びフェイズ・ロックド・ループ回路
US5339408A (en) * 1992-12-30 1994-08-16 Digital Equipment Corporation Method and apparatus for reducing checking costs in fault tolerant processors
JPH06296167A (ja) * 1993-04-08 1994-10-21 Sony Corp 無線受信装置
US5625358A (en) 1993-09-13 1997-04-29 Analog Devices, Inc. Digital phase-locked loop utilizing a high order sigma-delta modulator
JPH07143006A (ja) * 1993-11-15 1995-06-02 Asahi Kasei Micro Syst Kk デルタシグマ型ａ／ｄコンバータ
US5834950A (en) * 1994-03-17 1998-11-10 3Com Corporation Phase detector which eliminates frequency ripple
CA2123477A1 (en) 1994-05-12 1995-11-13 Thomas Atkin Denning Riley Delta-sigma fractional-n frequency synthesizer and frequency discriminator suitable for use therein
JP3238287B2 (ja) * 1994-08-24 2001-12-10 株式会社東芝 位相同期発振器
JPH08139595A (ja) * 1994-11-11 1996-05-31 Mitsubishi Electric Corp 位相比較回路
EP0766403B1 (en) * 1995-09-28 2003-12-10 Sanyo Electric Co. Ltd Variable frequency divider
US5786778A (en) 1995-10-05 1998-07-28 Analog Devices, Inc. Variable sample-rate DAC/ADC/converter system
US5721547A (en) * 1996-01-04 1998-02-24 Asahi Kasei Microsystems Ltd. Analog-to-digital converter employing DC offset cancellation after modulation and before digital processing

Also Published As

Publication number Publication date
US6198355B1 (en) 2001-03-06
JP2002507850A (ja) 2002-03-12
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BR9908735A (pt) 2000-11-21
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ATE467949T1 (de) 2010-05-15
MY115635A (en) 2003-08-30
CO4830498A1 (es) 1999-08-30
EP1062725B1 (en) 2010-05-12
EE200000530A (et) 2002-02-15
AU3330399A (en) 1999-10-11
WO1999048195A1 (en) 1999-09-23
GB2335322B (en) 2002-04-24
GB9805456D0 (en) 1998-05-13
CN1292946A (zh) 2001-04-25
DE69942363D1 (de) 2010-06-24

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