JP4950464B2 - クロック生成回路、およびそれを搭載した電子機器 - Google Patents

Description

本発明は、ＰＬＬ（Phase Locked Loop）機構を備えるクロック生成回路、それを用いた電子機器に関する。

衛星放送、地上波デジタルテレビ放送、ＤＶＤなどの大容量記録媒体が普及してきている。また、それらのデジタルデータを再生する高解像度薄型大画面液晶テレビ、プラズマテレビおよびプロジェクタなども普及してきている。これにより、本格的なデジタルホームシアターを手軽に実現できるようになってきている。このようなデジタルホームシアター向けの高速デジタルインタフェースとして、ＤＶＩ（Digital Visual Interface）やＨＤＭＩ（High-Definition Multimedia Interface）が規格化されている。

ＨＤＭＩは、ＤＶＩを基礎に、下位互換を保ちながら家電向けに音声やコンテンツ保護機能を追加した規格である。一本のケーブルで映像・音声・制御信号を合わせて送受信することができるため、ＤＶＩと比較してコネクタやケーブルを簡素にすることができる。

ＨＤＭＩ伝送やＤＶＩ伝送では、量子化されたデジタル情報としてオーディオ情報を送信する際にオーディオ用のクロックを送信せず、送信されるビデオクロックとの比率情報を受信側に伝送することができる（例えば、特許文献１参照）。受信側は、この比率情報に基づいて送信側と等しいと想定されるオーディオクロックを再生する。ＨＤＭＩ伝送では、この比率情報は１ｍｓ程度の周期で伝送され、その周期自体がクロック再生に利用するＰＬＬの基準クロックと近似するため、以下のような事態が発生し得る。
特開２００５−０６５０９３号公報

ＨＤＭＩ規格で定められたクロック再生で利用するＰＬＬの基準クロックが音声帯域の中央付近に位置しているため、そのままではＰＬＬの特性を低下させる可能性がある。すなわち、追跡応答特性およびフラッターなどに起因する歪みが音声帯域に現れ、音質を低下させる可能性がある。このＰＬＬの特性低下を抑制するためにＰＬＬ内に急峻なフィルタを設けると、電気的特性の低下およびコスト上昇につながる。また、上記比率情報の周期を短くすると、音声伝送のための帯域幅を狭めてしまう。

本発明はこうした状況に鑑みてなされたものであり、その目的は、音声帯域内の周波数に対応する周期で送信されてくる情報を利用して、送信側で利用されているクロックを再生するとき、音質への影響を抑制しながらクロックを生成することができるクロック生成回路、それを用いた電子機器を提供することにある。

上記課題を解決するために、本発明のある態様のクロック生成回路は、第１クロックおよびそのクロックとの比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生するクロック生成回路であって、第１クロックを比率情報を利用して分周し、基準クロックを生成する第１分周器と、基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、電圧制御発振器の出力クロックを比率情報を利用して分周し、分周したクロックを帰還クロックとして位相比較器に入力する第２分周器と、を備え、基準クロックの周波数は、音声帯域外に設定される。第１クロックはビデオクロックでもよく、第２クロックはオーディオクロックでもよい。所定の伝送規格は、ＨＤＭＩ規格であってもよい。

この態様によると、位相比較器にて帰還クロックと比較対象となる基準クロックの周波数を音声帯域外に設定したことにより、第２クロックの再生による音質への影響を抑制することができる。

位相比較器の出力する制御信号に含まれるノイズ成分を低減し、電圧制御発振器に出力するループフィルタをさらに備えてもよい。電圧制御発振器に入力される制御信号のノイズ成分を低減することができ、精度の高いクロックを生成することができる。音声帯域外までノイズシェイピングされた信号を扱うことにより、簡素なフィルタでノイズ成分を低減することができる。

所定の伝送規格は、音声帯域内の周波数に対応する周期で比率情報を受信側に伝送する規格であり、第１分周器および第２分周器は、基準クロックの周波数が音声帯域外に設定されるよう、比率情報を所定値で除算した値を分周比として用いて、入力されるクロックを分周してもよい。所定値は、２^ｎ（ｎは自然数）であり、基準クロックの周波数が音声帯域外を満たす最小の２^ｎで比率情報が除算されてもよい。比率情報は、所定ビット数のデジタルデータで記述され、デジタルデータの最下位ビットからｎ（ｎは自然数）ビット分のデータが取り除かれることにより、２^ｎ（ｎは自然数）で除算されてもよい。比率情報を除算した値を容易に取得することができる。

第１分周器および第２分周器は、最下位ビットからｎビット分のデータが取り除かれたビットデータが設定され、そのビットデータを、入力されるクロックに対応してカウントダウンするカウンタと、最下位ビットからｎビット分のデータを積算していく積算回路と、参照値として１を保持する参照レジスタと、カウンタの値と参照レジスタの値とを比較し、一致したときアクティブ信号を出力する比較回路と、を有し、積算回路は、取り除かれるｎビット分のビット数に対応した積算レジスタを含み、最下位ビットからｎビット分のデータの積算値が積算レジスタをオーバーフローしたとき、参照レジスタの参照値を一時的に０に設定してもよい。アクティブ信号は、位相比較器に入力されるとともに、ｎビット分のデータが取り除かれたビットデータをカウンタにロードするタイミング、および最下位ビットからｎビット分のデータを積算回路に積算するタイミングを規定してもよい。

この態様によれば、比率情報を除算するさいに取り除かれる余りに相当する下位ビットデータを、分周比に反映させることができる。

比率情報は、伝送規格により推奨される固定値、および送信側で利用されている第２クロックを固定値で分周した周期で、第１クロックをカウントした測定値を含み、第１分周器は、測定値を用いて分周し、第２分周器は、固定値を用いて分周してもよい。

本発明のさらに別の態様は、電子機器である。この電子機器は、クロック生成回路と、クロック生成回路により生成したクロックを利用して、オーディオデータを再生する再生回路と、を備える。

この態様によると、オーディオクロックの再生による音質への影響が抑制された電子機器を実現することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、音声帯域内の周波数に対応する周期で送信されてくる情報を利用して、送信側で利用されているクロックを再生するとき、音質への影響を抑制しながらクロックを生成することができる。

図１は、本発明の実施形態におけるクロック生成回路１００の構成を示す図である。本実施形態におけるクロック生成回路１００は、ＨＤＭＩ受信デバイスなどに搭載される。上述したようにＨＤＭＩ伝送では、オーディオクロックを送信せず、ビデオクロックとそのクロックとの比率情報を受信側に伝送する。この伝送方法は、伝送中の不正コピーを防止することにも資する。本実施形態におけるクロック生成回路１００は、ＨＤＭＩ伝送のビデオクロックとオーディオクロックのように、第１クロックおよびそのクロックとの比率情報をもとに、第１クロックと周波数の異なる第２クロックを生成する。

以下、ＨＤＭＩ伝送を例に説明する。ＨＤＭＩ伝送の送信側は、ＴＭＤＳ(Transition Minimized Differential Signaling)というシリアル転送方式を利用して、ビデオクロックおよびＡＣＲ（Audio Clock Regeneration)パケットを受信側に送信する。ＡＣＲパケットには、分周比率情報として測定値ＣＴＳ（Compliance Test Requirement)、ＨＤＭＩ規格により推奨される固定値Ｎが含まれる。測定値ＣＴＳは、送信側のオーディオクロックを固定値Ｎで分周した周期でビデオクロックを計数した値であり、ビデオクロックの周波数を観測した値である。固定値Ｎは、送信側のＭＰＵ（Micro Processing Unit）コアにより設定されてもよい。計数値ＣＴＳおよび固定値Ｎは、それぞれ２０ビットのデジタルデータで伝送される。

Ｓ／ＰＤＩＦ（Sony Philips Digital Interface）規格でオーディオ信号を伝送する場合、オーディオ信号をサンプリングするための基準周波数は１２８Ｆｓを用いる。ＨＤＭＩ伝送の送信側で、１２８ＦｓをＮ分周するときの固定値Ｎは、ビデオクロックの測定周期が約１ｍｓ程度になるような値が選択される。ＨＤＭＩ伝送の送信側は、１２８Ｆｓを測定基準周波数として約１ｍｓ周期で、ビデオクロックの周波数測定を行う。当該測定値ＣＴＳは、ＨＤＭＩ伝送の受信側に測定周期毎に通知される。この場合、ＨＤＭＩ伝送の受信側は、伝送されてきたビデオクロックと上記測定値をもとに１２８Ｆｓを再生する。

以上を前提に本実施形態におけるクロック生成回路１００の詳細について説明する。本クロック生成回路１００は、第１分周器１１０、位相比較器１２０、ループフィルタ１３０、電圧制御発振器１４０および第２分周器１５０を備える。少なくとも第１分周器１１０、位相比較器１２０および第２分周器１５０は、ひとつの半導体基板上に一体集積化されてもよい。第１分周器１１０は、伝送されたきたビデオクロックおよび測定値ＣＴＳを利用して、位相比較器１２０に供給すべき基準クロックを生成する。具体的には、当該ビデオクロックを、当該測定値ＣＴＳを２^ｎ（ｎは自然数）で除算した値で分周する。この測定値ＣＴＳを２^ｎで除算する処理の詳細は後述する。

位相比較器１２０は、第１分周器１１０から入力される基準クロックの周波数と、後述する第２分周器１５０から入力される帰還クロックの周波数とを比較し、それらの差分を打ち消すための制御電圧を出力する。ループフィルタ１３０は、位相比較器１２０の出力した制御電圧に含まれる高周波成分や雑音を取り除く。また、ループフィルタ１３０は、その時定数などによりＰＬＬの応答性を決定する。ループフィルタ１３０には、ローパスフィルタを使用することができる。ローパスフィルタは、抵抗と容量で構成されるパッシブフィルタでもよいし、さらにオペアンプを使用したアクティブフィルタを用いてもよい。

電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator)１４０は、上記制御電圧に応じて、発振周波数が変化する発振器である。電圧制御発振器１４０は、上記制御電圧に応じて、上記基準クロックの周波数と上記固定値Ｎとの積算値に近づくように、発振周波数が制御される。ＰＬＬ機構により当該制御が繰り返されて、上記積算値の周波数に最終的にロックする。電圧制御発振器１４０の出力クロックは、本クロック生成回路１００の出力信号として外部に出力されるとともに、第２分周器１５０に帰還される。

第２分周器１５０は、電圧制御発振器１４０の出力クロックおよび伝送されてきた固定値Ｎを利用して、位相比較器１２０に出力する帰還クロックを生成する。具体的には、電圧制御発振器１４０の出力クロックを、当該固定値Ｎを２^ｎ（ｎは自然数）で除算した値で分周する。この固定値Ｎを２^ｎで除算する処理の詳細は後述する。

このようなＰＬＬ機構を備えるクロック生成回路１００の出力クロックの周波数をｆｏ、ビデオクロックの周波数をｆｖ、第１分周器１１０の分周比をＮ１、および第２分周器１５０の分周比をＮ２とすると、以下の式１が成り立つ。
ｆｏ＝ｆｖ÷Ｎ１×Ｎ２ ・・・（式１）
したがって、第１分周器１１０の分周比および第２分周器１５０の分周比を同じ値で除算しても、出力クロックの周波数は変化しない。

このようなＰＬＬ機構を備えるクロック生成回路１００にて、位相比較器１２０に入力されるべき基準クロックの周波数（ｆｖ÷Ｎ１）は、音声帯域外に設定されることが好ましい。上述したように、ＨＤＭＩ伝送では上記測定値ＣＴＳが約１ｍｓごとに送信されてくる。よって、ビデオクロックを当該測定値ＣＴＳでそのまま分周すると、当該基準クロックの周波数が音声帯域の中央付近に設定されてしまう。

そこで、本実施形態では当該基準クロックの周波数をＨＤＭＩ規格の基準周波数の３２倍、すなわち音声帯域外を満たす２のべき乗の最小値に設定する。なお、音声帯域外という条件を満たせば、２のべき乗の最小値に限らず６４倍などでもよい。また、同条件を満たせば、２のべき乗以外の値で乗算して、上記基準クロックの周波数を高くしてもよい。以下、第１分周器１１０および第２分周器１５０を比較的簡素に設計することができる上記基準クロックの周波数を３２倍にする例を説明する。

上記基準クロックの周波数を３２倍にするため、第１分周器１１０は上記測定値ＣＴＳを３２で割った値で上記ビデオクロックを分周する。すなわち、分周比を測定値ＣＴＳ／３２に設定する。上記測定値ＣＴＳは送信側から２０ビットのデジタルデータで送信されてくるため、第１分周器１１０は下位５ビット分のデータを取り除き、上位１５ビット分のデータを分周比に設定する。すなわち、当該２０ビットのデジタルデータを下位方向に５ビット分シフトした状況を作り出す。

図２は、本実施形態における第１分周器１１０の詳細な構成を示す図である。第１分周器１１０は、バッファ１２、プログラマブルカウンタ１４、積算回路１６、積算レジスタ１７、比較回路１８および参照レジスタ２０を備える。ＨＤＭＩ規格で伝送されてきた２０ビットの上記測定値ＣＴＳは、上位１５ビット分のデータがバッファ１２を介してプログラマブルカウンタ１４に入力され、下位５ビット分のデータが積算回路１６に入力される。

プログラマブルカウンタ１４は、設定された上記測定値ＣＴＳの上位１５ビットのデータをビデオクロックにしたがいカウントダウンしていく。参照レジスタ２０は、プログラマブルカウンタ１４の値と比較すべき参照値を保持するレジスタである。０または１のいずれかを保持するレジスタであってもよいし、複数ビットを保持するレジスタであってもよい。この場合、最下位ビットの値を参照値として使用することができる。参照レジスタ２０は、初期値として１に設定される。比較回路１８は、プログラマブルカウンタ１４の値と参照レジスタ２０の値とを比較し、一致したときアクティブ信号を位相比較器１２０に出力する。例えば、両方の値が不一致のときローレベルの信号を出力し、一致したときハイレベルの信号を出力する。通常、プログラマブルカウンタ１４に設定された値が１までカウントダウンされると、アクティブ信号を出力することになり、上記ビデオクロックを当該設定値で分周したことになる。

積算回路１６は、積算レジスタ１７を含み、上記測定値ＣＴＳの下位５ビット分のデータを積算レジスタ１７に積算していく。積算レジスタ１７は、上記測定値ＣＴＳから取り除かれる下位ビット数に対応しており、本実施形態では５ビットのレジスタである。積算レジスタ１７は、積算値がオーバーフローすると参照レジスタ２０に一時的に０を設定するためのキャリー信号を出力する。ここでは、積算値が３２以上になるとキャリー信号を出力する。

参照レジスタ２０の値またはその最下位ビットの値が０になると、比較回路１８はプログラマブルカウンタ１４の値が０までカウントダウンされたとき、アクティブ信号を出力することになる。すなわち、プログラマブルカウンタ１４が０をカウントする分、設定値に１を足した値で分周することになる。本実施形態では、（測定値ＣＴＳ／３２）＋１の値で分周することになる。

比較回路１８の出力するアクティブ信号は、バッファ１２からプログラマブルカウンタ１４へのロードタイミングおよび積算回路１６の積算タイミングを規定する。バッファ１２は、保持している上記測定値ＣＴＳの上位１５ビット分のデータを上記アクティブ信号の入力タイミングに応じて、プログラマブルカウンタ１４に設定する。積算回路１６は、上記アクティブ信号の入力タイミングに応じて、上記測定値ＣＴＳの下位５ビット分のデータを積算する。参照レジスタ２０は、比較回路１８が上記アクティブ信号を出力した後、０を保持する場合、１に再設定される。最下位ビットを参照値にしている場合、最下位ビットが１に再設定される。

図２の構成では、上記ＣＴＳ値の下位５ビット分のデータを、パルススワロー方式のＰＬＬ機構で使用されるパルススワローカウンタの役割に類似した働きをさせている。すなわち、測定値ＣＴＳ／３２と（測定値ＣＴＳ／３２）＋１との切り替え制御をするときの基準情報として、上記下位５ビットを使用する。

基準クロックの周波数を３２倍にするため切り捨てられた上記下位５ビットを、小数点が５ビット目に位置する場合の小数部と想定すれば、分周比は（測定値ＣＴＳ／３２）＋０と（測定値ＣＴＳ／３２）＋１との間にあることになる。３２回繰り返す分周のうち、この小数部の値に対応して（測定値ＣＴＳ／３２）＋１で分周すれば、所期の分周比に一致することが分かる。

図２では、第１分周器１１０の構成を示したが、第２分周器１５０も同様の構成である。上記測定値ＣＴＳの代わりに上記固定値Ｎが使用され、その固定値Ｎの上位１５ビット分のデータがプログラマブルカウンタ１４に設定され、下位５ビット分のデータが積算回路１６に設定される。プログラマブルカウンタ１４は、設定された上記固定値Ｎの上位１５ビット分のデータを、位相比較器１２０の出力クロックにしたがいカウントダウンしていく。その他は第１分周器１１０の説明と同様である。

図３は、第１分周器１１０の動作例を示す図である。上記測定値ＣＴＳとして６１５２が送信されてきた例で説明する。上記測定値ＣＴＳは、２０ビットのデジタルデータ"00000001100000001000"で送信されてくる。このデジタルデータは、上位１５ビット"000000011000000"と下位５ビット"01000"とに分離され、上位１５ビット"000000011000000"はプログラマブルカウンタ１４に設定される。下位５ビット"01000"は、積算回路１６に入力される。６１５２を３２で割ると、１９２余り８となる。この１９２に相当する上位１５ビット"000000011000000"を分周比として使用すると、再生したオーディオクロックに余りが反映されないことになる。本実施形態では、この余りを分周比に反映させる機構を備える。

図３にて、ＡＣＲパケットにて伝送されてくる測定値ＣＴＳは、プログラマブルカウンタ１４にその上位１５ビット"000000011000000"が設定され、積算レジスタ１７に下位５ビット"01000"が累積される。参照レジスタ２０は１を保持している。プログラマブルカウンタ１４がカウントダウンしていき、１に到達すると、次の測定値ＣＴＳのロードサイクルに入る。次のＡＣＲパケットにて伝送されてくるＣＴＳ値も、プログラマブルカウンタ１４にその上位１５ビット"000000011000000"が設定されて、積算レジスタ１７に下位５ビット"01000"が累積される。積算レジスタ１７は、積算の結果、"10000"を保持することになる。参照レジスタ２０は１を保持している。

同様に、次のロードサイクルで積算レジスタ１７は"11000"となり、さらに次のロードサイクルで"00000"となりオーバーフローする。これに応じて、参照レジスタ２０は０に遷移する。このロードサイクルでは、プログラマブルカウンタ１４は０までカウントダウンすることになり、分周比が１９３となる。次のロードサイクルで、積算レジスタ１７は"01000"となり、参照レジスタ２０は１に復帰する。以下の同様の処理が繰り返される。

なお、積算レジスタ１７がオーバーフローしたときデータが残っている場合、そのデータはそのまま生かされる。例えば、"11000"が２回積算されると、オーバーフローするが積算レジスタ１７には"10000"が残る。そして、次に積算されると、再度オーバーフローして"01000"が残る。このように、取り除かれた値はすべて分周比に反映される。

測定値ＣＴＳと測定値ＣＴＳ＋１とで、または固定値Ｎと固定値Ｎ＋１とで分周比を切り替える制御方式は、後段のループフィルタ１３０でのリップル除去率に大きく影響を及ぼす。図２および３では、誤差パルスを分散させて、リップルを抑制している。よって、測定値ＣＴＳおよび固定値Ｎを含むＡＣＲパケットの到着時刻にバラツキが生じても、オーディオクロックの周波数の追跡誤差を最小化するのに有効である。

以上説明したように本実施形態によれば、位相比較器の出力には３２ｋＨｚ前後の周波数の位相差パルスが出現する。このように、ＰＬＬの基準クロックの周波数を音声帯域外まで、オーバーサンプル手法を用いて持ち上げたことにより、すなわち、ノイズシェイパーを行うことにより、ＰＬＬ機構を備えたクロック発生回路の特性低下の要因を大きく改善することができる。すなわち、簡単なループフィルタにより高特性のクロック源を低コストで構築することができる。したがって、クロック源から音質への悪影響を低減することができ、フィルタ設計も容易になる。３２ｋＨｚ前後の周波数は、ＨＤＭＩ規格の１ｋＨｚ周期のクロックと比較し、一般的なＲＣパッシブフィルタを用いて容易に平滑化することが可能である。

また、図２および図３のように分周器を構成すれば、分周器自体がデュアル・モジュラス機能を有することになり、ＨＤＭＩ規格のＡＣＲパケットによる動的な分周比の再指定に対して容易に対応することができる。この点、デュアルモジュラスプリスケーラを別途に設けるパルススワーロ方式のＰＬＬ機構では、プログラマブルカウンタへのリロード時刻までに到着できなかったＡＣＲパケットは破棄せざるをえないため、送信側と受信側のオーディオクロックの誤差が累積される可能性がある。

さらに、送信側のオーディオクロックの追従処理を、積算レジスタなどのハードウェア資源を用いて行っているため、ソフトウェアの設計負担を軽減することができる。

次に、上記実施形態におけるクロック生成回路１００を搭載した電子機器２００について説明する。図４は、クロック生成回路１００を搭載した電子機器２００の構成を示す図である。電子機器２００は、テレビなどのセット機器が該当し、ＨＤＭＩ伝送により送信されたきたビデオデータおよびオーディオデータを再生する機能を備える。図４では、オーディオデータＡＤＡＴＡを再生するブロックのみを描いている。

電子機器２００は、クロック生成回路１００、オーディオデータ再生回路２１０、オーディオデータ処理ブロック２２０およびスピーカ２３０を備える。オーディオデータ再生回路２１０は、上記実施形態におけるクロック生成回路１００により生成されたクロックにしたがい、送信されたきたオーディオデータＡＤＡＴＡを再生する。オーディオデータ処理ブロック２２０は、再生されたオーディオデータＡＤＡＴＡに対し、デジタル／アナログ変換や各種エフェクト処理などを施し、スピーカ２３０に出力する。

この電子機器２００は上記実施形態におけるクロック生成回路１００を搭載しているため、ＨＤＭＩ伝送により送信されてきたビデオクロックおよびそのクロックとの比率情報をもとにオーディオクロックを再生するさい、そのクロック再生による音質の低下を抑制することができる。また、ＰＬＬ機構に用いられるフィルタも簡素なものでよく、コスト低減および回路面積の縮小を図ることができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、上記実施形態では、３２ｋＨｚ程度の基準クロックの周波数を得るために、２０ビットの測定値ＣＴＳの下位５ビットを取り除いたビット列を分周比として使用した。この点、１ｍＨｚ程度の基準クロックの周波数を得たい場合、上記測定値ＣＴＳの上位１０ビットを分周比として使用し、下位１０ビットを積算レジスタで累積していってもよい。これによれば、さらに高周波数でＰＬＬ機構を制御することができ、ループフィルタの時定数をさらに下げることができる。

また、出力クロックの周波数を調整するため、電圧制御発振器の後段に所定の分周比で分周するプリスケーラを設けてもよい。

本発明の実施形態におけるクロック生成回路１００の構成を示す図である。 本実施形態における第１分周器１１０の詳細な構成を示す図である。 第１分周器１１０の動作例を示す図である。 クロック生成回路１００を搭載した電子機器２００の構成を示す図である。

符号の説明

１２ バッファ、 １４ プログラマブルカウンタ、 １６ 積算回路、 １７ 積算レジスタ、 １８ 比較回路、 ２０ 参照レジスタ、 １００ クロック生成回路、 １１０ 第１分周器、 １２０ 位相比較器、 １３０ ループフィルタ、 １４０ 電圧制御発振器、 １５０ 第２分周器、 ２００ 電子機器、 ２１０ オーディオデータ再生回路、 ２２０ オーディオデータ処理ブロック、 ２３０ スピーカ。

Claims (11)

1. 第１クロックおよびそのクロックとの比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生するクロック生成回路であって、
   前記第１クロックを前記比率情報を利用して分周し、基準クロックを生成する第１分周器と、
   前記基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、
   前記制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
   前記電圧制御発振器の出力クロックを前記比率情報を利用して分周し、分周したクロックを前記帰還クロックとして前記位相比較器に入力する第２分周器と、を備え、
   前記基準クロックの周波数は、音声帯域外に設定され、
   前記第１分周器は、
   前記比率情報を記述した所定ビット数のデジタルデータの最下位ビットからｎビット分のデータが取り除かれたビットデータが設定され、そのビットデータを、入力されるクロックに対応してカウントするカウンタと、
   前記最下位ビットからｎビット分のデータを積算していく積算回路と、
   参照値を保持する参照レジスタと、
   前記カウンタの値と前記参照レジスタの値とを比較し、一致したときアクティブ信号を出力する比較回路と、を有し、
   前記積算回路は、取り除かれるｎビット分のビット数に対応した積算レジスタを含み、前記最下位ビットからｎビット分のデータの積算値が前記積算レジスタをオーバーフローしたとき、前記参照レジスタの参照値を一時的に、余りを分周比に反映させるための値に設定することを特徴とするクロック生成回路。
2. 前記第１クロックは、ビデオクロックであり、
   前記第２クロックは、オーディオクロックであることを特徴とする請求項１に記載のクロック生成回路。
3. 前記位相比較器の出力する制御信号に含まれるノイズ成分を低減し、前記電圧制御発振器に出力するループフィルタをさらに備えることを特徴とする請求項１または２に記載のクロック生成回路。
4. 前記所定の伝送規格は、音声帯域内の周波数に対応する周期で前記比率情報を受信側に伝送する規格であり、
   前記第１分周器は、
   前記基準クロックの周波数が音声帯域外に設定されるよう、前記比率情報を所定値で除算した値を分周比として用いて、入力されるクロックを分周することを特徴とする請求項１から３のいずれかに記載のクロック生成回路。
5. 前記所定値は、２^ｎ（ｎは自然数）であり、
   前記基準クロックの周波数が音声帯域外を満たす最小の２^ｎで前記比率情報が除算されることを特徴とする請求項４に記載のクロック生成回路。
6. 前記比率情報は、所定ビット数のデジタルデータで記述され、前記デジタルデータの最下位ビットからｎ（ｎは自然数）ビット分のデータが取り除かれることにより、２^ｎ（ｎは自然数）で除算されることを特徴とする請求項４または５に記載のクロック生成回路。
7. 第１クロックおよびそのクロックとの比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生するクロック生成回路であって、
   前記第１クロックを前記比率情報を利用して分周し、基準クロックを生成する第１分周器と、
   前記基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、
   前記制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
   前記電圧制御発振器の出力クロックを前記比率情報を利用して分周し、分周したクロックを前記帰還クロックとして前記位相比較器に入力する第２分周器と、を備え、
   前記基準クロックの周波数は、音声帯域外に設定され、
   前記所定の伝送規格は、音声帯域内の周波数に対応する周期で前記比率情報を受信側に伝送する規格であり、
   前記第１分周器および前記第２分周器は、
   前記基準クロックの周波数が音声帯域外に設定されるよう、前記比率情報を所定値で除算した値を分周比として用いて、入力されるクロックを分周し、
   前記比率情報は、所定ビット数のデジタルデータで記述され、前記デジタルデータの最下位ビットからｎ（ｎは自然数）ビット分のデータが取り除かれることにより、２ ^ｎ （ｎは自然数）で除算され、
   前記第１分周器および前記第２分周器は、
   前記最下位ビットからｎビット分のデータが取り除かれたビットデータが設定され、そのビットデータを、入力されるクロックに対応してカウントダウンするカウンタと、
   前記最下位ビットからｎビット分のデータを積算していく積算回路と、
   参照値として１を保持する参照レジスタと、
   前記カウンタの値と前記参照レジスタの値とを比較し、一致したときアクティブ信号を出力する比較回路と、を有し、
   前記積算回路は、取り除かれるｎビット分のビット数に対応した積算レジスタを含み、前記最下位ビットからｎビット分のデータの積算値が前記積算レジスタをオーバーフローしたとき、前記参照レジスタの参照値を一時的に０に設定することを特徴とするクロック生成回路。
8. 前記アクティブ信号は、前記位相比較器に入力されるとともに、前記ｎビット分のデータが取り除かれたビットデータを前記カウンタにロードするタイミング、および前記最下位ビットからｎビット分のデータを前記積算回路に積算するタイミングを規定することを特徴とする請求項７に記載のクロック生成回路。
9. 前記比率情報は、前記伝送規格により推奨される固定値、および送信側で利用されている前記第２クロックを前記固定値で分周した周期で、前記第１クロックをカウントした測定値を含み、
   前記第１分周器は、前記測定値を用いて分周し、
   前記第２分周器は、前記固定値を用いて分周することを特徴とする請求項１から８のいずれかに記載のクロック生成回路。
10. 少なくとも前記第１分周器、前記位相比較器および前記第２分周器は、
    ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から９のいずれかに記載のクロック生成回路。
11. 請求項１から１０のいずれかに記載のクロック生成回路と、
    前記クロック生成回路により生成したクロックを利用して、オーディオデータを再生する再生回路と、
    を備えることを特徴とする電子機器。

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