JP4519746B2

JP4519746B2 - クロック生成回路、およびそれを搭載した電子機器

Info

Publication number: JP4519746B2
Application number: JP2005276089A
Authority: JP
Inventors: 培恒斉; 徹大貫
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-09-22
Filing date: 2005-09-22
Publication date: 2010-08-04
Anticipated expiration: 2025-09-22
Also published as: JP2007088898A

Description

本発明は、ＰＬＬ（Phase Locked Loop）機構を備えるクロック生成回路、それを搭載した電子機器に関する。

衛星放送、地上波デジタルテレビ放送、ＤＶＤなどの大容量記録媒体が普及してきている。また、それらのデジタルデータを再生する高解像度薄型大画面液晶テレビ、プラズマテレビおよびプロジェクタなども普及してきている。これにより、本格的なデジタルホームシアターを手軽に実現できるようになってきている。このようなデジタルホームシアター向けの高速デジタルインタフェースとして、ＤＶＩ（Digital Visual Interface）やＨＤＭＩ（High-Definition Multimedia Interface）が規格化されている。

ＨＤＭＩは、ＤＶＩを基礎に、下位互換を保ちながら家電向けに音声やコンテンツ保護機能を追加した規格である。一本のケーブルで映像・音声・制御信号を合わせて送受信することができるため、ＤＶＩと比較してコネクタやケーブルを簡素にすることができる。

ＨＤＭＩ伝送では、量子化されたデジタル情報としてオーディオ情報を送信する際にオーディオ用のクロックを送信せず、送信されるビデオクロックとの比率情報を受信側に伝送することができる。

ＨＤＭＩ伝送の受信側は、送信側からの比率情報として、ＡＣＲ（Audio Clock Regeneration)パケットおよびＶＩＣ(Video Information Code)に基づいて、送信側のサンプリング周波数Ｆｓを一意に求めることができる。これにより、ＤＶＤに使用される４８ＫＨｚベースまたはＣＤに使用される４４．１ＫＨｚベースのサンプリングレートのオーディオクロック再生時に、当該サンプリング周波数Ｆｓを用いて、オーディオ再生に必要なＰＬＬ回路の分周比を決定することができる。

上記ＡＣＲパケットには、分周比率情報として、測定値ＣＴＳ（Compliance Test Specification)およびＨＤＭＩ規格により推奨される固定値Ｎが含まれる。当該測定値ＣＴＳは、送信側のオーディオクロックを当該固定値Ｎで分周した周期でビデオクロックを計数した値であり、ビデオクロックの周波数を観測した値である。ＶＩＣは、ビデオ信号のフォーマットを決定するために使用される情報である。ＶＩＣには、水平画素数、垂直画素数、垂直周期、縦横比、ならびに画像表示方式の種別などが記述される。画像表示方式の種別には、インタレース方式やプログレッシブ方式がある。
特開２００５−０６５０９３号公報

しかしながら、上記ＶＩＣが規定の範囲外または送信側で推奨値以外の固定値Ｎによりパケットが生成された場合などでは、上記サンプリング周波数Ｆｓを受信側で一意に求めることができなくなる場合がある。これに対し、例えば、当該サンプリング周波数Ｆｓを受信側で一律に４８ＫＨｚに設定しまうような処理では、送信側のサンプリング周波数Ｆｓが４８ＫＨｚ以外の場合、オーディオ再生が困難になってしまう。

本発明はこうした状況に鑑みてなされたものであり、その目的は、第１クロックおよびそのクロックとの比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生する場合にて、第２クロックの周波数を一意に求めることができない場合でも、第２クロックを可及的に再生することができるクロック生成回路、それを用いた電子機器を提供することにある。

上記課題を解決するために、本発明のある態様のクロック生成回路は、第１クロックおよびそのクロックの周波数に対する比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生するクロック生成回路であって、所定の制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、電圧制御発振器の出力クロックを所定の分周比で分周するプリスケーラと、第１クロックおよび第１比率情報をもとに生成した基準クロックと、プリスケーラの出力クロックおよび第２比率情報をもとに生成した帰還クロックとを比較することにより、それらの誤差を打ち消すための制御信号を電圧制御発振器に供給する位相比較器と、電圧制御発振器の発振周波数が所定期間経過してもロックしないとき、プリスケーラの分周比を変更して、発振周波数がロックする分周比を探索する探索回路と、を備える。「第１クロック」はビデオクロックであってもよく、「第２クロック」はオーディオクロックであってもよい。「第１比率情報」は、第１クロックの周波数を観測した値であってもよい。「第２比率情報」はＨＤＭＩ規格により推奨される固定値であってもよい。

この態様によると、送信側の第２クロックの周波数を一意に求めることができない場合でも、電圧制御発振器の出力クロックがロックする分周比を探索することにより、第２クロックを可及的に再生することができる。

探索回路は、プリスケーラの分周比を変更するとき、基準クロックと帰還クロックとの大小関係を位相比較器から取得し、プリスケーラに設定する分周比を上げるか下げるか決定してもよい。探索回路は、プリスケーラの分周比を変更するとき、予め設定された複数の分周比のうち、現在の分周比に隣接する分周比に変更してもよい。ロックする分周比を早く探索することができる。

本発明の別の態様もまた、クロック生成回路である。このクロック生成回路は、第１クロックおよびそのクロックの周波数に対する比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生するクロック生成回路であって、第１制御信号に応じた発振周波数でクロックを出力する第１電圧制御発振器と、第１電圧制御発振器の出力クロックを所定の分周比で分周する第１プリスケーラと、第１クロックおよび第１比率情報をもとに生成した第１基準クロックと、第１プリスケーラの出力クロックおよび第２比率情報をもとに生成した第１帰還クロックとを比較することにより、それらの誤差を打ち消すための第１制御信号を第１電圧制御発振器に供給する第１位相比較器と、第１電圧制御発振器より狭い周波数可変範囲を持ち、第２制御信号に応じた発振周波数でクロックを出力する第２電圧制御発振器と、第２電圧制御発振器の出力クロックを所定の分周比で分周する第２プリスケーラと、第１クロックおよび第１比率情報をもとに生成した第２基準クロックと、第２プリスケーラの出力クロックおよび第２比率情報をもとに生成した第２帰還クロックとを比較することにより、それらの誤差を打ち消すための第２制御信号を第２電圧制御発振器に供給する第２位相比較器と、第１プリスケーラの出力クロックと第２プリスケーラの出力クロックとを選択するセレクタと、第１電圧制御発振器および第２電圧制御発振器のいずれの発振周波数も所定期間経過してもロックしないとき、第１電圧制御発振器および第２電圧制御発振器の少なくとも一方の分周比を変更して、いずれかの発振周波数がロックする分周比を探索する探索回路と、を備える。探索回路は、第１電圧制御発振器および第２電圧制御発振器のいずれの発振周波数もロックする場合、第２プリスケーラの出力クロックをセレクタに選択させる。

この態様によると、送信側の第２クロックの周波数を一意に求めることができない場合でも、電圧制御発振器の発振周波数がロックする分周比を探索することにより、第２クロックを可及的に再生することができる。また、周波数可変範囲の異なる電圧制御発振器を複数備え、周波数可変範囲の狭い発振器でロックできる場合、その発振器を選択することにより、高精度なクロックを生成することができる。

探索回路は、予め設定された複数の分周比のうち、第１プリスケーラおよび第２プリスケーラに同一の分周比を設定すべき場合、第２プリスケーラに先に設定してもよい。高精度な電圧制御発振器の出力クロックを優先させることができる。

第１電圧制御発振器、第１プリスケーラ、第１位相比較器、第２プリスケーラ、第２位相比較器およびセレクタは、ひとつの半導体基板上に一体集積化され、第２電圧制御発振器は、外付けされてもよい。この態様によると、セットメーカなどが高精度の電圧制御発振器を後から取り付けることもできる。

本発明のさらに別の態様は、電子機器である。この電子機器は、上述した態様のクロック生成回路と、クロック生成回路により生成したクロックを利用して、オーディオデータを再生する再生回路と、を備える。

この態様によると、送信側の第２クロックの周波数を一意に特定できない場合でも、電圧制御発振器の出力クロックがロックする分周比を探索することにより、第２クロックを可及的に再生することができ、システム整合性の高い電子機器を実現することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、第１クロックおよびそのクロックとの比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生する場合にて、第２クロックの周波数を一意に求めることができない場合でも、第２クロックを可及的に再生することができる。

図１は、本発明の実施形態におけるクロック生成回路１００の主な構成要素を示す図である。本実施形態におけるクロック生成回路１００は、ＨＤＭＩ受信デバイスなどに搭載される。上述したようにＨＤＭＩ伝送では、オーディオクロックを送信せず、ビデオクロックとそのクロックとの比率情報を受信側に伝送する。この伝送方法は、伝送中の不正コピーを防止することにも資する。本実施形態におけるクロック生成回路１００は、ＨＤＭＩ伝送のビデオクロックとオーディオクロックのように、第１クロックおよびそのクロックとの比率情報をもとに、第１クロックと周波数の異なる第２クロックを生成する。

以下、ＨＤＭＩ伝送を例に説明する。ＨＤＭＩ伝送の送信側は、ＴＭＤＳ(Transition Minimized Differential Signaling)というシリアル転送方式を利用して、ビデオクロックおよびＡＣＲ（Audio Clock Regeneration)パケットを受信側に送信する。ＡＣＲパケットには、分周比率情報として測定値ＣＴＳ、ＨＤＭＩ規格により推奨される固定値Ｎが含まれる。固定値Ｎは、送信側のＭＰＵ（Micro Processing Unit）コアにより設定されてもよい。測定値ＣＴＳおよび固定値Ｎは、それぞれ２０ビットのデジタルデータで伝送される。

Ｓ／ＰＤＩＦ（Sony Philips Digital Interface）規格でオーディオ信号を伝送する場合、オーディオ信号をサンプリングするための基準周波数は１２８Ｆｓを用いる。ＨＤＭＩ伝送の送信側で、１２８ＦｓをＮ分周するときの固定値Ｎは、ビデオクロックの測定周期が約１ｍｓ程度になるような値が選択される。ＨＤＭＩ伝送の送信側は、１２８Ｆｓを測定基準周波数として約１ｍｓ周期で、ビデオクロックの周波数測定を行う。当該測定値ＣＴＳは、ＨＤＭＩ伝送の受信側に測定周期毎に通知される。この場合、ＨＤＭＩ伝送の受信側は、伝送されてきたビデオクロックと上記測定値をもとに１２８Ｆｓを再生する。なお、本実施形態では、ＶＩＣが規定範囲外または受信できなかったなどにより、サンプリング周波数Ｆｓを一意に特定できない状況を例に説明する。

以上を前提に本実施形態におけるクロック生成回路１００の詳細について説明する。本クロック生成回路１００は、内部ＰＬＬ回路と２系統の外部発振器を備える。内部ＰＬＬ回路は、第１分周回路１２、第１位相比較器１４、第１ループフィルタ１８、第１電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator)２０、第１プリスケーラ２２および第２分周回路２４を備える。外部発振器は、第３分周回路２６、第２位相比較器２８、第１バッファ３２、第２バッファ３４、第２ループフィルタ３６、第３ループフィルタ３８、第２電圧制御発振器４０、第３電圧制御発振器４２、第３バッファ４４、第４バッファ４６、第１セレクタ４８、第２プリスケーラ５０、第４分周回路５２および第２セレクタ５４を備える。

この内、第１バッファ３２、第２ループフィルタ３６、第２電圧制御発振器４０および第３バッファ４４は、第１外部発振器を構成する。第２バッファ３４、第３ループフィルタ３８、第３電圧制御発振器４２および第４バッファ４６は、第２外部発振器を構成する。第３分周回路２６、第２位相比較器２８、第１セレクタ４８、第２プリスケーラ５０、第４分周回路５２および第２セレクタ５４は、両系統に共通に使用される。

なお、本クロック生成回路１００を半導体基板上に一体集積化して構成する場合、第２ループフィルタ３６、第３ループフィルタ３８、第２電圧制御発振器４０および第３電圧制御発振器４２は、チップ外に着脱可能な構成にしてもよい。セットメーカは、内部ＰＬＬ回路に加えて、外部発振器を任意に付加することができる。特に、高音質を求めるオーディオ機器メーカは、内部ＰＬＬ回路を構成する第１電圧制御発振器２０よりジッタの小さい高精度な電圧制御発振器を実装する場合も多い。その場合、当該電圧制御発振器の制御感度からその前段のループフィルタも、当該セットメーカが実装するとよい。

まず、内部ＰＬＬ回路について説明する。第１分周回路１２は、伝送されたきたビデオクロックＶＣＬＫおよび測定値ＣＴＳを利用して、第１位相比較器１４に供給すべき基準クロックを生成する。具体的には、当該ビデオクロックを当該測定値ＣＴＳで分周する。なお、当該ビデオクロックを、当該測定値ＣＴＳを２^ｎ（ｎは自然数）で除算した値で分周してもよい。この測定値ＣＴＳを２^ｎで除算する処理の詳細は後述する。

第１位相比較器１４は、第１分周回路１２から入力される基準クロックの周波数と、後述する第２分周回路２４から入力される帰還クロックの周波数とを比較し、それらの差分を打ち消すための制御電圧を出力する。第１ループフィルタ１８は、第１位相比較器１４の出力した制御電圧に含まれる高周波成分や雑音を取り除く。また、第１ループフィルタ１８は、その時定数などにより内部ＰＬＬ回路の応答性を決定する。第１ループフィルタ１８には、ローパスフィルタを使用することができる。ローパスフィルタは、抵抗と容量で構成されるパッシブフィルタでもよいし、さらにオペアンプを使用したアクティブフィルタを用いてもよい。

第１電圧制御発振器２０は、上記制御電圧に応じて、発振周波数が変化する発振器である。第１電圧制御発振器２０は、リングオシレータまたはＲＣオシレータを用いることができる。リングオシレータは、１００〜２００ＭＨｚ程度の周波数で発振し、第１電圧制御発振器２０の出力クロックは、それが分周されて、２２MHzから２５MHz程度となる。第１電圧制御発振器２０の出力クロックは、第１プリスケーラ２２に入力される。

第１プリスケーラ２２は、後述する探索回路６６から設定される値で第１電圧制御発振器２０の出力クロックを分周する。本実施形態では、１／１、１／２、１／４および１／６のいずれかの値が設定される。第１プリスケーラ２２の出力クロックは、第２セレクタ５４および第２分周回路２４に入力される。

第２セレクタ５４は、内部ＰＬＬ回路の出力クロックである第１プリスケーラ２２の出力クロックと、外部発振器の出力クロックである第２プリスケーラ５０の出力クロックとを、後述する探索回路６６からの制御信号に応じて選択的に出力する。第２セレクタ５４の出力クロックは、本クロック生成回路１００の出力クロックとなり、Ｓ／ＰＤＩＦ規格を採用した場合、１２８ＦｓのオーディオクロックＡＣＬＫとなる。この場合、４ＭＨｚ〜２４．６ＭＨｚ程度の周波数のクロックを出力することになる。

第２分周回路２４は、第１プリスケーラ２２の出力クロックおよび伝送されてきた固定値Ｎを利用して、第１位相比較器１４に出力する帰還クロックを生成する。具体的には、当該第１プリスケーラ２２の出力クロックを当該固定値Ｎで分周する。なお、当該第１プリスケーラ２２の出力クロックを、当該固定値Ｎを２^ｎ（ｎは自然数）で除算した値で分周してもよい。この固定値Ｎを２^ｎで除算する処理の詳細は後述する。

このようなＰＬＬ回路の出力クロックの周波数をｆｏ、ビデオクロックＶＣＬＫの周波数をｆｖ、第１分周回路１２の分周比をＮ１、第１プリスケーラ２２の分周比をＮ２および第２分周回路２４の分周比をＮ３とすると、以下の式１が成り立つ。
ｆｏ＝ｆｖ÷Ｎ１×Ｎ２×Ｎ３ …（式１）
したがって、第１分周回路１２の分周比および第２分周回路２４の分周比を同じ値で除算しても、出力クロックの周波数は変化しない。

このようなＰＬＬ回路にて、第１位相比較器１４に入力されるべき基準クロックの周波数（ｆｖ÷Ｎ１）は、音声帯域外に設定されることが好ましい。上述したように、ＨＤＭＩ伝送では上記測定値ＣＴＳが約１ｍｓごとに送信されてくる。よって、ビデオクロックＶＣＬＫを当該測定値ＣＴＳでそのまま分周すると、当該基準クロックの周波数が音声帯域の中央付近に設定されてしまう。

そこで、当該基準クロックの周波数をＨＤＭＩ規格の基準周波数の３２倍、すなわち音声帯域外を満たす２のべき乗の最小値に設定してもよい。なお、音声帯域外という条件を満たせば、２のべき乗の最小値に限らず６４倍などでもよい。また、同条件を満たせば、２のべき乗以外の値で乗算して、上記基準クロックの周波数を高くしてもよい。また、第１ループフィルタ１８にて実装可能なRC時定数に制約がある場合、１０２４倍など、さらに大きな値に設定してもよい。

例えば、上記基準クロックの周波数を１０２４倍にする場合、第１分周回路１２は上記測定値ＣＴＳを１０２４で割った値で上記ビデオクロックＶＣＬＫを分周する。すなわち、分周比を測定値ＣＴＳ／１０２４に設定する。上記測定値ＣＴＳは送信側から２０ビットのデジタルデータで送信されてくるため、第１分周回路１２は下位１０ビット分のデータを取り除き、上位１０ビット分のデータを分周比に設定する。すなわち、当該２０ビットのデジタルデータを下位方向に１０ビット分シフトした状況を作り出す。第２分周回路２４についても同様である。

次に、外部発振器について説明する。外部発振器の構成および動作は、内部ＰＬＬ回路のそれらと基本的に同様である。以下、相違点を説明する。第２位相比較器２８の出力制御電圧は、それぞれ第１バッファ３２および第２バッファ３４を介して、第２ループフィルタ３６および第３ループフィルタ３８に並列に入力される。第２ループフィルタ３６および第３ループフィルタ３８はそれぞれ異なる時定数を持つ。それらを相互に分離するため、別個にバッファを設ける。

第２電圧制御発振器４０は、４４．１ＫＨｚ系として用いられる。第２電圧制御発振器４０は、例えば、２２．５７９２ＫＨｚの周波数で発振するクリスタルオシレータを用いることができる。第３電圧制御発振器４２は、４８ＫＨｚ系として用いられる。第３電圧制御発振器４２は、例えば、２４．５７６ＫＨｚの周波数で発振するクリスタルオシレータを用いることができる。

第２電圧制御発振器４０および第３電圧制御発振器４２の出力クロックは、それぞれ第３バッファ４４および第４バッファ４６を介して第１セレクタ４８に入力される。第１セレクタ４８は、４４．１ＫＨｚ系の第２電圧制御発振器４０の出力クロックと、４８ＫＨｚ系の第３電圧制御発振器４２の出力クロックとを、後述する探索回路６６からの制御信号に応じて選択的に出力する。

第１パルス幅判定回路１６は、第１位相比較器１４の出力パルス幅を測定し、そのパルス幅が所定の基準値より広いか狭いかを判定し、その結果を後述する第１ロックアップ判定回路５６に出力する。例えば、そのパルス幅が基準値より広い場合、ハイレベルの信号を出力し、狭い場合、ローレベルの信号を出力する。

また、当該パルス幅が基準値より広く、内蔵ＰＬＬ回路がロックしていないと判定される場合、第１分周回路１２から供給される基準周波数に対して第２分周回路２４からの帰還周波数が高いか低いかを判定し、その結果を後述する第１ロックアップ判定回路５６に出力してもよい。例えば、帰還周波数が基準周波数より高い場合、ハイレベルの信号を出力し、低い場合、ローレベルの信号を出力してもよい。

第２位相比較器２８も第１位相比較器１４と同様に、第２位相比較器２８の出力パルス幅を測定し、そのパルス幅が所定の基準値より広いか狭いかを判定し、その結果を後述する第２ロックアップ判定回路５８に出力する。帰還周波数が基準周波数に対して高いか低いかについても同様に第２ロックアップ判定回路５８に出力してもよい。

図２は、本実施形態におけるクロック生成回路１００の探索回路６６を中心とした構成要素を示す図である。第１ロックアップ判定回路５６は、第１パルス幅判定回路１６から入力される、パルス幅と基準値との関係を示す信号および所定の時間定数を基に内部ＰＬＬ回路がロックしているか否かを判定する。ここで、所定の時間定数は、内部ＰＬＬ回路の動特性、すなわち、当該ＰＬＬ回路がロックアップするまでの時間から決定される。当該時間定数は第１ループフィルタ１８を含めた応答時間にも依存する。

第１ロックアップ判定回路５６は、第１パルス幅判定回路１６からパルス幅が基準値より狭いことを示す信号、例えばローレベルの信号を受信すると、内蔵するカウンタのカウントアップを開始する。パルス幅が基準値より狭いことを示す信号、例えばハイレベルの信号を受信すると、当該カウンタをリセットする。上記時間定数を超える時間、パルス幅が基準値より狭いことを示す信号が持続すると、内部ＰＬＬ回路がロックしたと判定する。第１ロックアップ判定回路５６は、内部ＰＬＬ回路がロックしているか否かを示す信号を探索回路６６に出力する。なお、上記カウントのリセット制御は、探索回路６６から行われてもよい。

また、第１ロックアップ判定回路５６は、内部ＰＬＬ回路がロックしていない場合で、第１パルス幅判定回路１６から帰還周波数が基準周波数に対して高いか低いかを示す信号を受信した場合、その信号も探索回路６６に出力する。

第２ロックアップ判定回路５８も、第１ロックアップ判定回路５６と同様に、パルス幅と基準値との関係を示す信号および所定の時間定数を基に外部発振器がロックしているか否かを判定する。

着信判定回路６０は、送信側のＨＤＭＩデバイスからビデオクロックが本クロック生成回路１００に着信しているか否かを判定する。また、送信側のＨＤＭＩデバイスからＡＣＲパケットが着信している否かを判定する。ＡＣＲパケットには、第１分周回路１２および第３分周回路２６に供給されるべき測定値ＣＴＳ、ならびに第２分周回路２４および第４分周回路５２に供給されるべき固定値Ｎが含まれる。着信判定回路６０は、ビデオクロックおよびＡＣＲパケットの着信の有無を探索回路６６に通知する。

外部ＶＣＯ有無判定回路６２は、第２電圧制御発振器４０および第３電圧制御発振器４２の片方または両方が装着されている否かを判定する。上述したように第２電圧制御発振器４０および第３電圧制御発振器４２は、セットメーカなどが任意に着脱できるものである。外部ＶＣＯ有無判定回路６２は、それらの着脱の有無を探索回路６６に通知する。

設定値入力回路６４は、ＰＬＬ回路が遷移可能なサンプリング周波数Ｆｓを設定するため、第１プリスケーラ２２および第２プリスケーラ５０のとるべき値を設定する。その値は、探索回路６６に入力される。

探索回路６６は、シーケンサで構成することができる。探索回路６６は、制御対象とするＰＬＬ回路がロックしているか否かを判定して、そのＰＬＬ回路中のプリスケーラの設定値、すなわち分周比を変更する。この制御により、送信側のサンプリング周波数Ｆｓを常時、追跡する。

より具体的には、探索回路６６は、第１プリスケーラ２２の分周比を変更して、内部ＰＬＬ回路がロックするよう制御し、第２プリスケーラ５０の分周比を変更して、外部発振器がロックするよう制御する。また、探索回路６６は、第１セレクタ４８および第２セレクタ５４の切替制御を行う。

探索回路６６は、外部ＶＣＯ有無判定回路６２からの通知により、第２電圧制御発振器４０および第３電圧制御発振器４２が装着されていない場合、内部ＰＬＬ回路側の経路を常に選択するよう第２セレクタ５４に指示する。また、外部ＶＣＯ有無判定回路６２からの通知により、第２電圧制御発振器４０および第３電圧制御発振器４２のいずれかのみが装着されている場合、装着されている側の経路を常に選択するよう第１セレクタ４８に指示する。

以下、第１プリスケーラ２２、第２プリスケーラ５０、第１セレクタ４８および第２セレクタ５４の詳細な制御について説明する。前提として、第１プリスケーラ２２および第２プリスケーラには、１／１、１／２、１／４および１／６のいずれかの値が設定されるものとする。図１の説明では、サンプリング周波数Ｆｓの１２８倍の周波数を出力クロックとしているため、第２電圧制御発振器４０は、１９２ＫＨｚの１２８倍の周波数を、第３電圧制御発振器４２は、１７６．４ＫＨｚの１２８倍の周波数を発振するものとした。以下では、１２８倍を無視し、サンプリング周波数Ｆｓ自体の数値で説明する。

すなわち、４８ＫＨｚ系の外部発振器では、１９２ＫＨｚ（２２．５７９２ＭＨｚ／１２８）を第２プリスケーラ５０で１／２、１／４または１／６にして、９６ＫＨｚ、４８ＫＨｚまたは３２ＫＨｚを生成可能とする。４４．１ＫＨｚ系の外部発振器では、１７６．４ＫＨｚ（２４．５７６ＭＨｚ／１２８）を第２プリスケーラ５０で１／２または１／４にして、８８．２ＫＨｚまたは４４．１ＫＨｚを生成可能とする。これに対し、内部ＰＬＬ回路に用いられる第１電圧制御発振器２０は、広範囲の周波数で発振する。一般に、電圧制御発振器の周波数可変範囲とクロック精度は、トレードオフの関係となる。周波数可変範囲が広くなると、それだけ特定の発振周波数に維持することが難しく、バラツキが生じやすい。第１電圧制御発振器２０は、第２電圧制御発振器４０および第３電圧制御発振器４２よりクロック精度が低いが、低コストで広範囲の周波数で発振する。

図３は、内部ＰＬＬ回路でサンプリング周波数Ｆｓを追跡する場合の遷移図である。第２電圧制御発振器４０および第３電圧制御発振器４２が装着されない場合や、装着されていても使用しない場合である。内部ＰＬＬ回路に用いられる第１電圧制御発振器２０は、広範囲の周波数で発振することができるため、４８ＫＨｚ系および４４．１ＫＨｚ系のいずれのサンプリング周波数Ｆｓにもロックさせることができる。

図３にて、例えば、内部ＰＬＬ回路が第３ステータスＳＴ６に位置している、すなわち第１プリスケーラ２２に１／４が設定されていると、送信側のサンプリング周波数Ｆｓが４８ＫＨｚまたは４４．１ＫＨｚであれば、ＰＬＬ回路がロックする。ロックしない場合、探索回路６６は、第２ステータスＳＴ４または第４ステータスＳＴ８に遷移させるため、第１プリスケーラ２２の設定値を１／２または１／６に変更する。

その際、探索回路６６は、第１パルス幅判定回路１６から帰還周波数が基準周波数に対して高いか低いかを示す信号を取得できる場合、その信号を参照して、周波数を上げる方向に遷移するか、下げる方向に遷移するかを決定する。このような遷移を繰り返し、ＰＬＬ回路がロックするステータスＳＴを特定し、送信側のサンプリング周波数Ｆｓを特定する。

第１ステータスＳＴ２に遷移、すなわち第１プリスケーラ２２に１／１を設定してもロックしない場合で、第１パルス幅判定回路１６から取得できる信号が周波数を上げる方向に遷移すべきことを示している場合、次のように処理する。すなわち、所定の期間第１ステータスＳＴ２に滞在し、それでもロックしない場合、４８ＫＨｚに固定する。

反対に、第４ステータスＳＴ８に遷移、すなわち第１プリスケーラ２２に１／６を設定してもロックしない場合で、第１パルス幅判定回路１６から取得できる信号が周波数を下げる方向に遷移すべきことを示している場合も、次のように処理する。すなわち、所定の期間第４ステータスＳＴ８に滞在し、それでもロックしない場合、４８ＫＨｚに固定する。

図４は、内部ＰＬＬ回路および４８ＫＨｚ系の外部発振器でサンプリング周波数Ｆｓを追跡する場合の遷移図である。第２電圧制御発振器４０が装着されている場合で、かつ第３電圧制御発振器４２が装着されない場合や、装着されていても使用しない場合である。

図４にて、実線の矢印は周波数を上げる方向への遷移を示し、点線の矢印は周波数を下げる方向への遷移を示す。図４の左側が第２電圧制御発振器４０を備える４８ＫＨｚ系の外部発振器のステータスＳＴを示し、右側が第１電圧制御発振器２０を備える４４．１ＫＨｚ系の内部ＰＬＬ回路のステータスＳＴを示す。第２電圧制御発振器４０の周波数可変範囲が第１電圧制御発振器２０より狭いため、現在のステータスＳＴから遷移させる際、第２電圧制御発振器４０への遷移を優先させる。例えば、探索回路６６が第２セレクタ５４に外部発振器側の経路を選択させ、第２プリスケーラ５０に１／４を設定している場合、すなわち４８ＫＨｚにロックさせようと第５ステータスＳＴ２０に滞在したが、ロックしない場合、次のように処理する。

周波数を上げる方向に遷移する場合、第５ステータスＳＴ２０の４８ＫＨｚに一番近い第４ステータスＳＴ１８、すなわち第１電圧制御発振器２０を備える内部ＰＬＬ回路の８８．２ＫＨｚに遷移することが考えられる。上述したように、第１電圧制御発振器２０は広範囲の周波数にロックし、サンプリング周波数Ｆｓが８８．２ＫＨｚの場合だけでなく、９６ＫＨｚの場合もロックする。この点、第２電圧制御発振器４０が装着されている場合、第２電圧制御発振器４０のほうが第１電圧制御発振器２０より精度が高いため、できるだけ外部発振器を用いてロックさせたい。

そこで、探索回路６６は、第５ステータスＳＴ２０の４８ＫＨｚから、第３ステータスＳＴ１６、すなわち第２電圧制御発振器４０を備える外部発振器の９６ＫＨｚに遷移させる。第２セレクタ５４に外部発振器側の経路を選択させ、第２プリスケーラ５０に１／２を設定する。

また、探索回路６６が第２セレクタ５４に内部ＰＬＬ回路側の経路を選択させ、第１プリスケーラ２２に１／２を設定している場合、すなわち８８．２ＫＨｚにロックさせようと第６ステータスＳＴ２２に滞在したが、ロックしない場合、第１ステータスＳＴ１２、すなわち第２電圧制御発振器４０を備える外部発振器の１９２ＫＨｚに遷移させる。第１電圧制御発振器２０を備える内部ＰＬＬ回路が第６ステータスＳＴ２２にロックしない場合、９６ＫＨｚにもロックしないことになるため、第３ステータスＳＴ１６には遷移しない。第２ステータスＳＴ１４の周波数範囲に第１ステータスＳＴ１２の周波数が含まれる場合、外部発振器を優先させるため、第１ステータスＳＴ１２に遷移させる。

次に、周波数を下げる方向に遷移する場合、通常通り、第５ステータスＳＴ２０の周波数に一番近い第６ステータスＳＴ２２、すなわち第１電圧制御発振器２０を備える内部ＰＬＬ回路の４４．１ＫＨｚに遷移させる。第１プリスケーラ２２に１／２を設定して、第２セレクタ５４に内部ＰＬＬ回路側の経路を選択させても、第１電圧制御発振器２０は、サンプリング周波数Ｆｓが３２ＫＨｚの場合、ロックしない。第６ステータスＳＴ２２の周波数範囲が３２ＫＨｚに及ばないためである。このように、第１プリスケーラ２２および第２プリスケーラ５０に同じ分周比を設定する場合、外部発振器を優先させるため、第１プリスケーラ２２に先に分周比を設定する。

第１プリスケーラ２２に１／１を設定して、第１ステータスＳＴ１２に所定期間滞在してもロックしない場合、および第１プリスケーラ２２に１／６を設定して、第７ステータスＳＴ２４に所定期間滞在してもロックしない場合の処理は、図３の内部ＰＬＬ回路でサンプリング周波数Ｆｓを追跡する場合の処理と同様である。

図５は、内部ＰＬＬ回路および４４．１Ｈｚ系の外部発振器でサンプリング周波数Ｆｓを追跡する場合の遷移図である。第３電圧制御発振器４２が装着されている場合で、かつ第２電圧制御発振器４０が装着されない場合や、装着されていても使用しない場合である。

図５も、実線の矢印は周波数を上げる方向への遷移を示し、点線の矢印は周波数を下げる方向への遷移を示す。第６ステータスＳＴ４２と第７ステータスＳＴ４４との間は両方向に遷移する。図５の左側が第１電圧制御発振器２０を備える４８ＫＨｚ系の内部ＰＬＬ回路のステータスＳＴを示し、右側が第３電圧制御発振器４２を備える４４．１ＫＨｚ系の外部発振器のステータスＳＴを示す。第３電圧制御発振器４２の周波数可変範囲が第１電圧制御発振器２０より狭いため、現在のステータスＳＴから遷移させる際、第３電圧制御発振器４２への遷移を優先させる。例えば、探索回路６６が第２セレクタ５４に外部発振器側の経路を選択させ、第２プリスケーラ５０に１／２を設定している場合、すなわち８８．２ＫＨｚにロックさせようと第４ステータスＳＴ３８に滞在したが、ロックしない場合、次のように処理する。

周波数を下げる方向に遷移する場合、第４ステータスＳＴ３８の周波数に一番近い第５ステータスＳＴ４０、すなわち第１電圧制御発振器２０を備える内部ＰＬＬ回路の４８ＫＨｚに遷移することが考えられる。上述したように、第１電圧制御発振器２０は広範囲の周波数にロックし、サンプリング周波数Ｆｓが４８ＫＨｚの場合だけでなく、４４．１ＫＨｚの場合もロックする。この点、第３電圧制御発振器４２が装着されている場合、第３電圧制御発振器４２のほうが第１電圧制御発振器２０より精度が高いため、できるだけ外部発振器を用いてロックさせたい。

そこで、探索回路６６は、第４ステータスＳＴ３８から、第６ステータスＳＴ４２、すなわち第３電圧制御発振器４２を備える外部発振器の４４．１ＫＨｚに遷移させる。第２セレクタ５４に外部発振器側の経路を選択させ、第２プリスケーラ５０に１／４を設定する。

また、探索回路６６が第２セレクタ５４に内部ＰＬＬ回路側の経路を選択させ、第１プリスケーラ２２に１／２を設定している場合、すなわち９６ＫＨｚにロックさせようと第３ステータスＳＴ３６に滞在したが、ロックしない場合、第６ステータスＳＴ４２に遷移させる。第１電圧制御発振器２０を備える内部ＰＬＬ回路が第３ステータスＳＴ３６にロックしない場合、８８．２ＫＨｚにもロックしないことになるため、第４ステータスＳＴ３８には遷移しない。第５ステータスＳＴ４０の周波数範囲に第６ステータスＳＴ４２の周波数が含まれる場合、外部発振器を優先させるため、第６ステータスＳＴ４２に遷移させる。

次に、周波数を上げる方向に遷移する場合、通常通り、第４ステータスＳＴ３８の周波数に一番近い第３ステータスＳＴ３６に遷移させる。第１プリスケーラ２２に１／１を設定して、第２セレクタ５４に内部ＰＬＬ回路側の経路を選択させても、第１電圧制御発振器２０は、サンプリング周波数Ｆｓが９６ＫＨｚの場合、ロックしない。第１ステータスＳＴ３２の周波数範囲が９６ＫＨｚに及ばないためである。このように、第１プリスケーラ２２および第２プリスケーラ５０に同じ分周比を設定する場合、外部発振器を優先させるため、第２プリスケーラ５０に先に分周比を設定する。

第２プリスケーラ５０に１／１を設定して、第１ステータスＳＴ３２に所定期間滞在してもロックしない場合、および第２プリスケーラ５０に１／６を設定して、第７ステータスＳＴ４４に所定期間滞在してもロックしない場合の処理は、図３の内部ＰＬＬ回路でサンプリング周波数Ｆｓを追跡する場合の処理と同様である。

図６は、４８ＫＨｚ系の外部第１ＰＬＬ回路および４４．１ＫＨｚ系の第２外部発振器およびサンプリング周波数Ｆｓを追跡する場合の遷移図である。第２電圧制御発振器４０および第３電圧制御発振器４２が装着されているである。

図６にて、隣接する各ステータスＳＴ間は両方向に遷移する。各ステータスＳＴ間にて、第１外部発振器の発振周波数と、第２外部発振器の発振周波数とが重なることがないため、遷移先候補が二つになることはない。よって、周波数を上げる方向に遷移する場合も、下げる方向に遷移する場合も、最も近い周波数のステータスに順に遷移する。

第２プリスケーラ５０に１／１を設定して、第１ステータスＳＴ５２に所定期間滞在してもロックしない場合、および第２プリスケーラ５０に１／６を設定して、第７ステータスＳＴ６４に所定期間滞在してもロックしない場合の処理は、図３の内部ＰＬＬ回路でサンプリング周波数Ｆｓを追跡する場合の処理と同様である。

以上の説明から明らかなように本実施形態によれば、ＨＤＭＩ伝送の受信側は、送信側から上記ＶＩＣが規定の範囲内で得られない場合でも、ビデオクロックおよび上記ＡＣＲパケットから送信側のサンプリング周波数Ｆｓを探索することができる。これに対し、４８ＫＨｚに強制的にロックさせる処理ではＣＤを再生することができず、４４．１ＫＨｚにロックさせる処理ではＤＶＤを再生することができない。以下、上記ＶＩＣが得られない場合でもサンプリング周波数Ｆｓを探索することができるメカニズムを具体例を挙げて説明する。

図７は、ＨＤＭＩ伝送の送信側デバイスが送出する固定値Ｎおよび測定値ＣＴＳの一例を示す図である。図７（ａ）は、サンプリング周波数Ｆｓ、ＶＩＣ、ビデオクロック（表中PixelCLKと表記）、固定値Ｎおよびプリスケーラの設定値（表中Nprsと表記）の関係を示す。表の１行目はサンプリング周波数Ｆｓを示し、２行目はプリスケーラの設定値を示す。表の１列目はＶＩＣを示し、２列目はビデオクロックを示す。３行目および３列目以降は、固定値Ｎを示す。

図７（ｂ）は、サンプリング周波数Ｆｓ、ＶＩＣ、ビデオクロック（表中PixelCLKと表記）および測定値ＣＴＳの関係を示す。表の１行目はサンプリング周波数Ｆｓを示す。表の１列目はＶＩＣを示し、２列目はビデオクロックを示す。２行目および３列目以降は測定値ＣＴＳを示す。このようなシステムにて、固定値Ｎ、測定値ＣＴＳおよびＶＩＣを正常に受信できれば、送信側のサンプリング周波数Ｆｓを一意に特定することができる。

これに対して、規定範囲内のＶＩＣを受信できない場合、送信側のサンプリング周波数Ｆｓを一意に特定することができない。受信側のＰＬＬ回路を構成する電圧制御発振器は、当該サンプリング周波数Ｆｓを特定できないと、送信側のオーディオクロックを再生させることができない。本実施形態では、電圧制御発振器の出力クロックをプリスケーラで分周して、オーディオクロックを生成する構成であるため、上記サンプリング周波数Ｆｓに応じて、当該プリスケーラの設定値を変更する必要がある。

測定値ＣＴＳおよび固定値Ｎは、複数種のサンプリング周波数Ｆｓで同一値をとる場合があり、その場合、サンプリング周波数Ｆｓを特定することができない。例えば、固定値Ｎが１７８３６、測定値ＣＴＳが２３４３７５の場合、サンプリング周波数が４４．１ＫＨｚか８８．２ＫＨｚのいずれであるか特定することができない。ここで、仮にＶＩＣが得られれば、いずれかに特定することができる。ＶＩＣが得られない場合、プリスケーラの設定値を変更していき、ＰＬＬ回路がロックする設定値を探索する。これにより、ＶＩＣが得られない場合でも、サンプリング周波数を一意に特定することができる。

また、本実施形態によれば、プリスケーラの設定値を探索する場合、隣接する値に遷移することにより、ループフィルタの入力電圧の変動を抑えることができ、ＰＬＬ回路がロックするか否かを判定するための時間を短縮することができる。

また、周波数可変範囲の狭い電圧制御発振器も実装可能なことから、高音質なオーディオ再生にも対応することができる。また、プリスケーラの設定値を探索する処理をシーケンサで自動的に実行することにより、ソフトウェア処理を増大させずにその探索処理を実現することができる。もちろん、ソフトウェア処理に余裕があれば、シーケンサを使用せず、ホストマイコンで実行してもよい。

次に、上記実施形態におけるクロック生成回路１００を搭載した電子機器２００について説明する。図８は、クロック生成回路１００を搭載した電子機器２００の構成を示す図である。電子機器２００は、テレビなどのセット機器が該当し、ＨＤＭＩ伝送により送信されてきたビデオデータおよびオーディオデータを再生する機能を備える。図８では、オーディオデータＡＤＡＴＡを再生するブロックのみを描いている。

電子機器２００は、クロック生成回路１００、オーディオデータ再生回路２１０、オーディオデータ処理ブロック２２０およびスピーカ２３０を備える。オーディオデータ再生回路２１０は、上記実施形態におけるクロック生成回路１００により生成されたクロックにしたがい、送信されてきたオーディオデータＡＤＡＴＡを再生する。オーディオデータ処理ブロック２２０は、再生されたオーディオデータＡＤＡＴＡに対し、デジタル／アナログ変換や各種エフェクト処理などを施し、スピーカ２３０に出力する。

この電子機器２００は上記実施形態におけるクロック生成回路１００を搭載しているため、規定範囲内のＶＩＣが得られない場合でも、送信側のサンプリング周波数Ｆｓを探索することができる。よって、ＨＤＭＩ規格では規定していない送受信を含むシステム整合性を高めることができ、より完全なシステム設計ができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述した実施形態では、規定範囲内のＶＩＣが得られない場合を説明した。この点、規定範囲内のＶＩＣは得られるが、規定範囲内の固定値Ｎまたは測定値ＣＴＳが得られない場合も、図７を参照すれば、サンプリング周波数Ｆｓを探索することができる。

本発明の実施形態におけるクロック生成回路の主な構成要素を示す図である。本実施形態におけるクロック生成回路のプリスケーラ制御回路を中心とした構成要素を示す図である。内部ＰＬＬ回路でサンプリング周波数Ｆｓを追跡する場合の遷移図である。内部ＰＬＬ回路および４８ＫＨｚ系の外部発振器でサンプリング周波数Ｆｓを追跡する場合の遷移図である。内部ＰＬＬ回路および４４．１Ｈｚ系の外部発振器でサンプリング周波数Ｆｓを追跡する場合の遷移図である。４８ＫＨｚ系の外部第１ＰＬＬ回路および４４．１ＫＨｚ系の第２外部発振器およびでサンプリング周波数Ｆｓを追跡する場合の遷移図である。ＨＤＭＩ伝送の送信側デバイスが送出する固定値Ｎおよび測定値ＣＴＳの一例を示す図である。クロック生成回路を搭載した電子機器の構成を示す図である。

符号の説明

１２第１分周回路、１４第１位相比較器、１６第１パルス幅判定回路、１８第１ループフィルタ、２０第１電圧制御発振器、２２第１プリスケーラ、２４第２分周回路、２６第３分周回路、２８第２位相比較器、３０第２パルス幅判定回路、３６第２ループフィルタ、３８第３ループフィルタ、４０第２電圧制御発振器、４２第３電圧制御発振器、４８第１セレクタ、５０第２プリスケーラ、５２第４分周回路、５４第２セレクタ、５６第１ロックアップ判定回路、５８第２ロックアップ判定回路、６０着信判定回路、６２外部ＶＣＯ有無判定回路、６４設定値入力回路、６６探索回路、１００クロック生成回路。

Claims

第１クロックおよびそのクロックの周波数に対する比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生するクロック生成回路であって、
第１制御信号に応じた発振周波数でクロックを出力する第１電圧制御発振器と、
前記第１電圧制御発振器の出力クロックを所定の分周比で分周する第１プリスケーラと、
前記第１クロックおよび第１比率情報をもとに生成した第１基準クロックと、前記第１プリスケーラの出力クロックおよび第２比率情報をもとに生成した第１帰還クロックとを比較することにより、それらの誤差を打ち消すための第１制御信号を前記第１電圧制御発振器に供給する第１位相比較器と、
前記第１電圧制御発振器より狭い周波数可変範囲を持ち、第２制御信号に応じた発振周波数でクロックを出力する第２電圧制御発振器と、
前記第２電圧制御発振器の出力クロックを所定の分周比で分周する第２プリスケーラと、
前記第１クロックおよび第１比率情報をもとに生成した第２基準クロックと、前記第２プリスケーラの出力クロックおよび第２比率情報をもとに生成した第２帰還クロックとを比較することにより、それらの誤差を打ち消すための第２制御信号を前記第２電圧制御発振器に供給する第２位相比較器と、
前記第１プリスケーラの出力クロックと前記第２プリスケーラの出力クロックとを選択するセレクタと、
前記第１電圧制御発振器および前記第２電圧制御発振器のいずれの発振周波数も所定期間経過してもロックしないとき、前記第１電圧制御発振器および前記第２電圧制御発振器の少なくとも一方の分周比を変更して、いずれかの発振周波数がロックする分周比を探索する探索回路と、を備え、
前記探索回路は、前記第１電圧制御発振器および前記第２電圧制御発振器のいずれの発振周波数もロックする場合、前記第２プリスケーラの出力クロックを前記セレクタに選択させることを特徴とするクロック生成回路。
前記探索回路は、予め設定された複数の分周比のうち、前記第１プリスケーラおよび前記第２プリスケーラに同一の分周比を設定すべき場合、前記第２プリスケーラに先に設定することを特徴とする請求項１に記載のクロック生成回路。
前記第１電圧制御発振器、前記第１プリスケーラ、前記第１位相比較器、前記第２プリスケーラ、前記第２位相比較器および前記セレクタは、ひとつの半導体基板上に一体集積化され、
前記第２電圧制御発振器は、外付けされることを特徴とする請求項１または２に記載のクロック生成回路。
前記第１クロックは、ビデオクロックであり、
前記第２クロックは、オーディオクロックであることを特徴とする請求項１から３のいずれかに記載のクロック生成回路。
請求項１から４のいずれかに記載のクロック生成回路と、
前記クロック生成回路により生成したクロックを利用して、オーディオデータを再生する再生回路と、
を備えることを特徴とする電子機器。