JP2007088898A - クロック生成回路、およびそれを搭載した電子機器 - Google Patents
クロック生成回路、およびそれを搭載した電子機器 Download PDFInfo
- Publication number
- JP2007088898A JP2007088898A JP2005276089A JP2005276089A JP2007088898A JP 2007088898 A JP2007088898 A JP 2007088898A JP 2005276089 A JP2005276089 A JP 2005276089A JP 2005276089 A JP2005276089 A JP 2005276089A JP 2007088898 A JP2007088898 A JP 2007088898A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- prescaler
- controlled oscillator
- frequency
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】 プリスケーラ22は、電圧制御発振器20の出力クロックを所定の分周比で分周する。位相比較器14は、送信側から受信した第1クロックおよび第1比率情報をもとに生成した基準クロックと、プリスケーラ22の出力クロックおよび送信側から受信した第2比率情報をもとに生成した帰還クロックとを比較して、それらの誤差を打ち消すための制御信号を電圧制御発振器20に供給する。探索回路66は、電圧制御発振器20の発振周波数が所定期間経過してもロックしないとき、プリスケーラ22の分周比を変更して、発振周波数がロックする分周比を探索する。
【選択図】 図1
Description
fo=fv÷N1×N2×N3 …(式1)
したがって、第1分周回路12の分周比および第2分周回路24の分周比を同じ値で除算しても、出力クロックの周波数は変化しない。
Claims (9)
- 第1クロックおよびそのクロックの周波数に対する比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第2クロックを受信側で再生するクロック生成回路であって、
所定の制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを所定の分周比で分周するプリスケーラと、
前記第1クロックおよび第1比率情報をもとに生成した基準クロックと、前記プリスケーラの出力クロックおよび第2比率情報をもとに生成した帰還クロックとを比較することにより、それらの誤差を打ち消すための制御信号を前記電圧制御発振器に供給する位相比較器と、
前記電圧制御発振器の発振周波数が所定期間経過してもロックしないとき、前記プリスケーラの分周比を変更して、前記発振周波数がロックする分周比を探索する探索回路と、
を備えることを特徴とするクロック生成回路。 - 前記探索回路は、前記プリスケーラの分周比を変更するとき、前記基準クロックと前記帰還クロックとの大小関係を前記位相比較器から取得し、前記プリスケーラに設定する分周比を上げるか下げるか決定することを特徴とする請求項1に記載のクロック生成回路。
- 前記探索回路は、前記プリスケーラの分周比を変更するとき、予め設定された複数の分周比のうち、現在の分周比に隣接する分周比に変更することを特徴とする請求項1または2に記載のクロック生成回路。
- ひとつの半導体基板上に一体集積化されたことを特徴とする請求項1から3のいずれかに記載のクロック生成回路。
- 第1クロックおよびそのクロックの周波数に対する比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第2クロックを受信側で再生するクロック生成回路であって、
第1制御信号に応じた発振周波数でクロックを出力する第1電圧制御発振器と、
前記第1電圧制御発振器の出力クロックを所定の分周比で分周する第1プリスケーラと、
前記第1クロックおよび第1比率情報をもとに生成した第1基準クロックと、前記第1プリスケーラの出力クロックおよび第2比率情報をもとに生成した第1帰還クロックとを比較することにより、それらの誤差を打ち消すための第1制御信号を前記第1電圧制御発振器に供給する第1位相比較器と、
前記第1電圧制御発振器より狭い周波数可変範囲を持ち、第2制御信号に応じた発振周波数でクロックを出力する第2電圧制御発振器と、
前記第2電圧制御発振器の出力クロックを所定の分周比で分周する第2プリスケーラと、
前記第1クロックおよび第1比率情報をもとに生成した第2基準クロックと、前記第2プリスケーラの出力クロックおよび第2比率情報をもとに生成した第2帰還クロックとを比較することにより、それらの誤差を打ち消すための第2制御信号を前記第2電圧制御発振器に供給する第2位相比較器と、
前記第1プリスケーラの出力クロックと前記第2プリスケーラの出力クロックとを選択するセレクタと、
前記第1電圧制御発振器および前記第2電圧制御発振器のいずれの発振周波数も所定期間経過してもロックしないとき、前記第1電圧制御発振器および前記第2電圧制御発振器の少なくとも一方の分周比を変更して、いずれかの発振周波数がロックする分周比を探索する探索回路と、を備え、
前記探索回路は、前記第1電圧制御発振器および前記第2電圧制御発振器のいずれの発振周波数もロックする場合、前記第2プリスケーラの出力クロックを前記セレクタに選択させることを特徴とするクロック生成回路。 - 前記探索回路は、予め設定された複数の分周比のうち、前記第1プリスケーラおよび前記第2プリスケーラに同一の分周比を設定すべき場合、前記第2プリスケーラに先に設定することを特徴とする請求項5に記載のクロック生成回路。
- 前記第1電圧制御発振器、前記第1プリスケーラ、前記第1位相比較器、前記第2プリスケーラ、前記第2位相比較器および前記セレクタは、ひとつの半導体基板上に一体集積化され、
前記第2電圧制御発振器は、外付けされることを特徴とする請求項5から6のいずれかに記載のクロック生成回路。 - 前記第1クロックは、ビデオクロックであり、
前記第2クロックは、オーディオクロックであることを特徴とする請求項1から7のいずれかに記載のクロック生成回路。 - 請求項1から8のいずれかに記載のクロック生成回路と、
前記クロック生成回路により生成したクロックを利用して、オーディオデータを再生する再生回路と、
を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005276089A JP4519746B2 (ja) | 2005-09-22 | 2005-09-22 | クロック生成回路、およびそれを搭載した電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005276089A JP4519746B2 (ja) | 2005-09-22 | 2005-09-22 | クロック生成回路、およびそれを搭載した電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007088898A true JP2007088898A (ja) | 2007-04-05 |
JP4519746B2 JP4519746B2 (ja) | 2010-08-04 |
Family
ID=37975428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005276089A Expired - Fee Related JP4519746B2 (ja) | 2005-09-22 | 2005-09-22 | クロック生成回路、およびそれを搭載した電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4519746B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2009013860A1 (ja) * | 2007-07-23 | 2010-09-30 | パナソニック株式会社 | デジタルpll装置 |
JP5883984B1 (ja) * | 2015-11-26 | 2016-03-15 | イメージニクス株式会社 | 発振回路とpll回路と信号処理装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63226116A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | Pll回路 |
JPH09191247A (ja) * | 1996-01-10 | 1997-07-22 | Fujitsu General Ltd | Pll回路 |
JP2001160832A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | シリアルデータ受信回路およびシリアルデータ処理装置 |
JP2003133949A (ja) * | 2001-10-23 | 2003-05-09 | Fujitsu Ltd | Pll回路 |
JP2005065093A (ja) * | 2003-08-19 | 2005-03-10 | Sony Corp | デジタル伝送システムおよびクロック再生装置 |
JP2005514836A (ja) * | 2001-12-24 | 2005-05-19 | シリコン・イメージ・インク | シリアルリンク上をビデオデータと共に伝送された補助データのためのクロックを再生する方法および装置 |
JP2005143030A (ja) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Pllクロック信号生成回路 |
-
2005
- 2005-09-22 JP JP2005276089A patent/JP4519746B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63226116A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | Pll回路 |
JPH09191247A (ja) * | 1996-01-10 | 1997-07-22 | Fujitsu General Ltd | Pll回路 |
JP2001160832A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | シリアルデータ受信回路およびシリアルデータ処理装置 |
JP2003133949A (ja) * | 2001-10-23 | 2003-05-09 | Fujitsu Ltd | Pll回路 |
JP2005514836A (ja) * | 2001-12-24 | 2005-05-19 | シリコン・イメージ・インク | シリアルリンク上をビデオデータと共に伝送された補助データのためのクロックを再生する方法および装置 |
JP2005065093A (ja) * | 2003-08-19 | 2005-03-10 | Sony Corp | デジタル伝送システムおよびクロック再生装置 |
JP2005143030A (ja) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Pllクロック信号生成回路 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2009013860A1 (ja) * | 2007-07-23 | 2010-09-30 | パナソニック株式会社 | デジタルpll装置 |
JP4625867B2 (ja) * | 2007-07-23 | 2011-02-02 | パナソニック株式会社 | デジタルpll装置 |
US7948290B2 (en) | 2007-07-23 | 2011-05-24 | Panasonic Corporation | Digital PLL device |
JP5883984B1 (ja) * | 2015-11-26 | 2016-03-15 | イメージニクス株式会社 | 発振回路とpll回路と信号処理装置 |
KR101716411B1 (ko) * | 2015-11-26 | 2017-03-14 | 이메지닉스 가부시키가이샤 | 발진 회로와 pll 회로와 신호 처리 장치 |
Also Published As
Publication number | Publication date |
---|---|
JP4519746B2 (ja) | 2010-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4625863B2 (ja) | 送信装置および送受信装置 | |
JP3800337B2 (ja) | デジタル伝送システムおよびクロック再生装置 | |
US7760766B2 (en) | Audio processor | |
CN101459504A (zh) | 通信系统、接收装置和接收方法 | |
JP2006085145A (ja) | 画像信号処理装置および位相同期方法 | |
JP4962024B2 (ja) | データ送信・受信システム | |
JPWO2008129816A1 (ja) | クロック同期方法 | |
US20130002954A1 (en) | Clock generation method and apparatus in multimedia system | |
KR101545318B1 (ko) | 멀티미디어 소스에서의 클록 생성 방법 및 데이터 전송 방법 | |
JP4519746B2 (ja) | クロック生成回路、およびそれを搭載した電子機器 | |
JP5194110B2 (ja) | 送信装置および受信装置 | |
JP4950464B2 (ja) | クロック生成回路、およびそれを搭載した電子機器 | |
US8004433B2 (en) | Semiconductor integrated circuit and transmitter apparatus having the same | |
US6674482B1 (en) | Apparatus for generating sync of digital television | |
WO2004019546A1 (ja) | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 | |
JP5254376B2 (ja) | 再生装置 | |
US7450117B2 (en) | Apparatus and method for restoring active signal and synchronous signal | |
JP2010061774A (ja) | 再生装置、再生制御方法、およびプログラム | |
US9001275B2 (en) | Method and system for improving audio fidelity in an HDMI system | |
JP3544198B2 (ja) | 映像表示装置 | |
JPH07226860A (ja) | Pll回路 | |
JP5666409B2 (ja) | コンテンツデータ伝送システム、コンテンツ再生装置、コンテンツ出力装置、及びコンテンツデータ伝送方法 | |
JP2006325234A (ja) | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 | |
JP2003347933A (ja) | クロック生成回路 | |
JPH10126256A (ja) | クロック発生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080808 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100518 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100519 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |