JPS6013583B2 - Ｄ−ａ変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル信号をパルス幅に変換しかつロー
パスフィルタで平均値化することによつてアナログ信号
に変換するようにしたＤ−Ａ変換装置に関し、変換精度
を向上するとができ、あるいは構成を簡易にすることの
できる装置を提供するものである。

一般に、この種の方式の○一Ａ変換装置に於ては、カウ
ンタ駆動用のクロックパルスの周波数を一定とするとア
ナログ出力の精度すなわち分解能を上げるためにはビッ
ト数を多くする必要がある。

ところが、そのようにビット数を多くするとそれをパル
ス幅に変換したときにそのパルスの繰り返し周期が長く
なってしまうのでこれをアナログ信号に変換する際にリ
ップルを小さくするようにフィル夕の時定数を大きくす
る必要があり、そのためにそのフィル夕の応答速度が遅
くなってしまうという問題が生じる。たとえばテレビジ
ョン受像機においてその電子チューナのチューニング電
圧を供給するのにこの方式のＤ−Ａ変換装置を用いたと
すると、そのフィル夕での応答速度が遅い場合にはある
チャンネルから他のチャンネルを選局するように切換え
るときに画面が安定するまでに時間がかかってその途中
での不安定な状態が目ざわりになるという欠点が生じる
。そこで、本発明ではクロックの周波数を高くすること
なく変換精度すなわち分解館を向上するこ夕とができて
前記の様な問題を解決した装置を提供することを目的と
するものである。

以下、図面を参照して詳細に説明する。

まず、第１図に従釆から用いられている装置を示して説
明する。これは、５桁の入力ディジタル信号Ａ〜ＥをＤ
−Ａ変換する例であり、図に示すように相互に位相が異
なったクロツクパルスでＮＯ．，Ｎ？２によって動作す
るものである。この回路はＰチャンネルＭＯＳで構成さ
れており、フリップフロップＩＡ〜ＩＥで５ビットカウ
ンタが構成されている。フリップフロップＩＡは第２図
に、フリップフロップＩＢ〜１８は第３図に示すような
ものである。また、２は第４図中に示すようなフリップ
フロップである。第２〜４図中において使用されている
Ｄ型フリップフロツプは従来からよく用いられているダ
イナミックメモリ型のものでその構成は第５図のようで
あり、その動作内容についてはよく知られているので省
略する。ＩＢ〜ＩＢはＤ型フリツプフロップを用いて構
成したＴ型フリップフロツプ、２はＤ型フリツプフロツ
プを用いて構成したＳ−Ｒフリツプフロツプである。３
はその制御用のゲート回路、４はローパスフィルタであ
る。

５ビットのカウンタ１ではクロツクパルスＮ◇，，Ｎ？
２に同期してクロツクパルスＮ？２を分周した出力が発
生される。

そのフリツプフロツプＩＡ〜ＩＥの出力はそれぞれ第６
図中のＱＡ，ＱＢ，ＱＣ，ＱＤ，ＱＥのようになり、各
々クロックパルスＮ？２の立下りに同期している。ＱＡ
，ＱＢ，ＱＣ，ＱＤ，ＱＤはそれぞれＱＡ，ＱＢ，ＱＣ
，ＱＤ，ＱＥの反転出力である。また、フリップフロッ
プＩＢ〜ＩＥの出力Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅは第６図に
示すようにクロックパルスＮ０２の１周期分のパルス幅
をもつ信号で、各々ＱＢ，ＱＣ，ＱＤ，ＱＥの１周期に
１個づつ出力され、次段のＴ型フリップフ。ップの駆動
用に用いられる。カウンタ１の最終段のフリップフロッ
プＩＥの出力ＱＥでＳ一Ｒフリツプフロツプ２をセット
し、ゲート回路３の出力Ｇでリセットすると、第６図に
示すＱＦのような出力が発生される。

ここで、ゲート回路３の出力Ｇは、入力ディジタル信号
Ａ〜Ｅとカウンタ１の出力との比較出力であり、第５図
に図示したものは入力ディジタル信号がＡ＝１、Ｂ＝０
、Ｃ＝０、Ｄ＝１、Ｅ＝０の場合を示している。この出
力ＱＦのパルス幅が入力ディジタル信号Ａ〜Ｅに応じて
変化するものである。Ｓ−Ｒフリツプフロツプ２の出力
ねＦをローパスフイルタ４のドライブトランジスタのベ
ースに入力するとコレクタに日のような出力が得られ、
それをＣＲの時定数回路に加えると、出力アナログ信号
１が得られる。

このようにして、Ｄ−Ａ変換がなされる。ここで問題と
なるのが第６図に示される出力アナログ信号１中にリッ
ブル成分が含まれていることで（ただし、第６図１では
わかりやすくするために誇張して示している）、このリ
ップル成分を小さくすることがＤ−Ａ変換の精度の向上
すなわち分解能の向上に必要なことである。

しかしながら、第１図のような従釆の装置においてクロ
ック周波数を一定にしたままでこのリツプル成分を少な
くしようとすれば、どうしてもローパスフイル夕４１こ
おける時定数を大きくする必要があり、そのために応答
速度が遅くなってしまうという問題を生じている。この
ことは、このようなＤ−Ａ変換装置をテレビジョン受像
機の電子チューナに印放する選局用電圧を切換えるよう
な目的で使用した場合に、チャンネル切換等の切襖時に
実際の電圧切換が遅れて過渡時間が長いという不都合と
なる。一方、ロ−パスフィルタ４の時定数をそのままに
してリップル成分を少なくしようとすればクロック周波
数を高くしなければならないが、その場合には回路素子
に高速動作が可能なものを用いなければならなくてコス
ト高になったり、高周波の妨害信号を発生するという問
題があった。そこで本発明はかかる従来の欠点を解消し
て、ローパスフイルタの時定数を大きくしたりクロツク
周波数を高くしなくても出力のリップ成分を少なくする
ことができ、高精度のＤ−Ａ変換を実現することのでき
る装置を提供することを目的とするものである。このた
め本発明においては、ディジタル信号に応じて選択する
ための複数個の基礎となるパルスを、分周によって得た
それぞれパルス幅が異なる複数個の基礎パルスと、この
基礎パルスの群のくり返し周期の２倍以上の周期で発生
する補助基礎パルスとによって構成し、ディジタル信号
の高位桁の信号によって上記の基礎パルスを選択し、デ
ィジタル信号の下位桁の信号によって上記の補助基礎パ
ルスを選択するようにして、ディジタル信号に応じてパ
ルス幅が変化する出力パルス信号を得、これをローパス
フィルタによって平均化してアナログ信号に変換するよ
うにしたことを特徴とするものである。

このようにすると、補助基礎パルスのくり返し タ周期
が基礎パルス群のくり返し周期のｎ倍（ｎは２以上の正
整数）であればその重みづけ比率は基礎パルスに対して
ｎ分の１となり、ディジタル信号の下位桁の信号によっ
てこれを選択することによりその下位桁に相当する重み
づけをした出力をＺ得ることができることになってＤ−
Ａ変換を行なうことができる。

そして、このような補助基礎パルスを用いるようにする
と、上位桁に相当する基礎パルスのパルス幅をｎ分の１
に小さくすることができ、デイジＺタル信号に応じてパ
ルス幅を制御した出力パルス信号のくり返し周期も小さ
くすることができる。

このため、従来と同じクロックパルスを用いかつ同じ時
定数のローバスフイルタを用いてこの世力パルス信号を
平均化するようにしても出力パルス２信号のくり返し周
期が短かくなっていることによってアナログ出力のリッ
プル成分を少なくして精度を向上することができるもの
である。一例として５桁のディジタル信号をアナログ信
号に変換する場合について具体的に例示すると、まずク
ロツクパルスを分周して〆：〆：汐：がの比のパルス幅
を有する４種類の基礎パルスを作成し、これらをディジ
タル信号の上位４桁の信号によってそれぞれ選択する。

これらの基礎パルス群のくり返し周期はずのパルス幅の
基礎パルスのくり返し周期となるｂ一方、これとは別に
？のパルス幅を有する補助基礎パルスを上記の〆のパル
ス幅の基礎パルスのくり返し周期の２倍の周期で発生し
、これをディジタル信号の最下位桁の信号によって選択
する。そして上記の基礎パルスを選択した出力と、この
補助基礎パルスの選択出力とによって入力ディジタル信
号に応じてパルス幅が変化する出力パルス信号を発生す
る。従ってこの場合にはこの補助基礎パルスは２周期に
１回の割合で発生するのでその重みづけは１′２となり
、上記基礎パルスを合わせてパルス幅の比は実質的に１
／２：？：？：汐：ぞとなり、従来の〆：〆：汐：〆：
その比の５種類の基礎パルスを用いたものと等価のＤ−
Ａ変換を行なうことができる。しかも、従来には基礎パ
ルスのパルス幅が最大のものでそであったので出力パル
ス信号のくり返し周期が最低でも２×２必要であったが
、本例のものであれば基礎パルスのパルス幅は最大のも
のでも夕でありこれに補助基礎パルスのパルス幅〆を加
えても出力パルス信号のくり返し周期は（夕＋〆）×２
となって従来のほぼ半分にすることができる。従って、
このように出力パルス信号のくり返し周期を短くするこ
とによってローパスフィルタにおける平均化効果を向上
することができ、クロツクパルスの周波数を高くしたり
ローパスフィルタの時定数を大きくしなくてもアナログ
信号出力のリップル成分を約半分にすることができて精
度の大幅な向上を図ることができるものである。ただし
、この下位桁用の補助基礎パルスは上位桁用の出力パル
ス信号のくり返し周期のｎ倍の周期毎にあうわれるので
アナログ出力中にはそのｎ倍の周期で補助基礎パルスに
よるリップル成分が加わることになるが、この補助基礎
パルスはパルス幅が狭いのでこれによるリツプル成分は
小さく、それに比して上述したパルス幅の大きい（すな
わちアナログ出力の振幅に対する影響の大きい）上位桁
用の出力パルス信号のくり返し周期を短くしたことによ
るアナログ出力のリップル成分の減少効果の方がきわめ
て大きいので、結果として、全体のリップル成分の少な
いアナログ出力を得ることができる。以下、本発明につ
いてその一実施例を示す図面第７〜９図を参照して詳細
に説明する。

この実施０例は上記のような５桁のディジタル信号をア
ナログ信号に変換する場合の具体例である。第７図はそ
の構成を示す回路図であり、ここで、５は４種類の基礎
パルスを作成する基礎パルス発生回路、６は補助基礎パ
ルスを作成する補助タ基礎パルス発生回路、７はこれら
の基礎パルスと補助基礎パルスとを５桁の入力ディジタ
ル信号“ＥＤＣＢＡ●に応じて選択するゲート回路、７
はこの選択された基礎パルスと補助基礎パルスとに基づ
いて入力ディジタル信号に応じてパルス幅が０変化する
出力パルス信号を発生する出力パルス発生回路、８はそ
の出力パルス信号を平均化してアナログ信号を出力する
ローパスフイルタである。

まず、基礎パルス発生回路５は縦続接続した４個のフリ
ツプフロップ５Ａ〜５Ｄを有している。フリップフロッ
プ５ＡはＤ形フリツプフロツプであるが、第８図のよう
にゲートを付加してリセット可能に構成している。フリ
ップフロップ５Ｂ〜５Ｄは第３図のものと同様なＴ形フ
リップフロップである。これらは、フリツプフロツプ５
Ａがリセット可能である点を除けば従来のものと全く同
種のものであり、第９図のように加えられているクロッ
クパルスＮ？・，Ｎ？２によりＮ？２を分周して分周出
力ＱＡ，ＱＢ，Ｑｂ，ＱＣ，ＱＣ，ＱＤ，Ｑｄを発生す
る。このうち、ＱＡ，ＱＢ，ＱＣ，ＱＤはそれぞれパル
ス幅が〆、亥、多、才であり相互に位相が異なっている
ので、これらを４種類の基礎パルスとして用いる。一方
、補助基礎パルス発生回路６にはフリップフロップ６Ｅ
，６Ｆとゲート６日とを有している。

フリップフロップ６Ｅは第３図のようなＴ形フリツプフ
ロツプであり、フリツプフロツプ６Ｆは第２図のような
Ｄ形フリツプフロップである。フリツプフロツプ６Ｅ，
６Ｆにはフリツプフロツプ５Ｄの出力を加えているので
その出力はそれぞれ第９図ねＥ，ＱＦのようになる。つ
まり、ＱＦはフリップフロップ５Ｄの出力の１周期毎に
反転するパルスとなり、ＱＦはフリツプフロツプ５Ｄの
出力から１ビット遅れた時に発生するパルス幅が〆のパ
ルスである。そこでこれらＱＥとＱＦとの論理積をゲー
ト６日で作成するとその出力は第９図日のようになり、
基礎パルス群のくり返し周期の２周期毎に１回の割合で
少のパルス幅で発生する補助基礎パルスになる。ただし
、この実施例では最終的にはパルスを反転してから平均
化するようにしているため、Ｌ，Ｌ′，Ｍ，Ｍ′を除い
てはでのパルスにおいても低レベル側が情報をあらわす
ことになる。従って、日においても斜線を施した部分が
実質的に補助基礎パルスとなる。第９図中、Ｔが基礎パ
ルス群のくり返し周期を示す。このくり返し周期Ｔは基
礎パルス中のパルス幅の最も大きいものすなわちＱＤの
くり返し周期によって決定される。このように補助基礎
パルス日は他の基礎パルスよりも発生頻度が半分である
ので、その重みづけは２分の１となり、結果日ごＱＡ：
ＱＢ：ＱＣ：ＱＤのパルス幅による重みづけ比率は１′
２：？：ぞ：〆：夕＝〆：〆：亥：汐：〆となる。なお
、この補助基礎パルス日が基礎パルスと蚤なり合わない
ようにするために、フリップフロツプ６Ｆの出力ＱＦを
ィンバータで反転して初段のフリップフロツプ５Ａを１
ビット期間リセツトするようにしている。

従って、このリセット動差により基礎パルス群のくり返
し周期Ｔは１ビット増加して（夕×２十１）ビットにな
るが、従来の（亥×２）ビットに比較するとほぼ半分に
なる。

ただし、最下位桁用の補助基礎パルスはそのくり返し周
期Ｔの倍の汀毎にあらわれ、両者をあわせた全体のくり
返し周期は従来とほぼ同じになる。そして、基礎パルス
発生回路５からの基礎パルスＱＤ，ＱＣ，ＱＢ，ＱＡを
ゲート回路７のゲート群７Ｅ，７Ｄ，７Ｃ，７Ｂにそれ
ぞれ加え、入力ディジタル信号の上位４桁の信号Ｅ，Ｄ
，Ｃ，Ｂによって選択して、第９図１のようにこの上位
４桁の内容に応じて位置が変化するゲート出力を得る。

このゲート出力１は出力パルス発生回路８のＳ−Ｒフリ
ツプフロツプ８Ｇに加え、フリツプフロツプ８Ｄの出力
ＱＤとこのゲート出力１とによってセット・リセットし
て第９図ＱＧのように入力ディジタル信号の上位４桁に
応じてパルス幅が変化するパルスを発生する。このフリ
ップフロップ８Ｇも第４図のようなものである。このよ
うにしてフリップフロップ８ＧからパルスＱＧを発生す
る方法は従来と全く同じである。一方、補助パルス発生
回路６からの補助パルス日はゲート回路７中のゲート群
７Ａに加え、入力ディジタル信号の最下位桁Ａによって
選択して取り出す。

つまり、入力ディジタル信号の最下位桁Ａが“１”のと
きには第９図Ｊのようにこの補助パルスをそのまま取り
出して出力し、“０”のときにはＪ′のように出力して
いないようにする。Ｊ′では補助基礎パルスに相当する
部分が高レベルになっていて除去されていることに注目
されたい。このとき、ゲート群７Ａの他方の入力には補
助基礎パルスの成分の含まれていないＱＦを加えておき
、最下位桁Ａが“１”のときには日をＪとして出力し、
‘‘０”のときにはＱＦをＪ′として出力するようにす
れば、上記条件が満足される。そして、上記フリップフ
ロップ８Ｇから取り出した出力ＱＧとゲート群７Ａから
取り出した出力Ｊ，Ｊ′とをゲート８Ｋで合成して、入
力ディジタル信号の全ての桁の内容に応じてパルス幅が
変化する出力パルス信号Ｋ，Ｋ′を得る。これをローパ
スフィルタ９のトランジスタ９Ｌによって反転してＬ，
Ｌ′とし、さらに時定数回路９Ｍで平均化してアナログ
出力Ｍ，Ｍ′を出力する。このようにして、この装置で
は、ローパスフィルタ９に加える出力パルス信号Ｋ，Ｋ
′は補助基礎パルスまで含めたくり返し周期が幻でこれ
は従来とほぼ同じであるが、その出力パルス信号Ｋ，Ｋ
′のうちでもパルス幅が広くてアナログ出力の振幅に与
える影響の大きい上位４桁分のパルス信号のくり返し周
期をＴにして従来のほぼ半分にまで短かくすることがで
きているので、従釆と同じ時定数のローパスフイルタ９
を用いた場合にはアナログ出力中のＩＪップル成分を従
来のほぼ半分にまで少なくすることができている。

もちろん、最下位桁用の補助基礎パルスは２倍のくり返
し周期汀で発生されるのでこの補助基礎パルスによるリ
ップル成分は従釆と同等の量だけ発生するが、そのリッ
プル成分の振幅は上位４桁用の幅の広いパルス信号によ
るリップル成分の振幅に比して充分に小さいものである
から、アナログ出力全体としてみればリップル成分の振
幅を従来のほぼ半分にまで減少させることができる。従
って、アナログ出力は、従来のほぼ半分の振幅で周期Ｔ
のリップル成分とそれに比して充分に小さい振幅で周期
ののりップル成分との合成されたりップル成分を含むも
のとなる。かくして、この装置によれば、クロックパル
スの周波数を高くしたりローパスフィル夕９における時
定数を大きくしたりしなくてもリップル成分の少ないア
ナログ出力を発生することができて変換精度を大幅に向
上することが実現されているものである。また、変換精
度が従来と同程度でよい場合には、クロックパルスの周
波数を低くすることができて回路を簡単なものとするこ
とができ、あるいは、ローパスフィルタ９における時定
数を小さくすることができて切換時の変化速度を速くす
ることができるという効果を奏するものである。

なお、以上の実施例においては５桁の入力ディジタル信
号をＤ−Ａ変換する場合に最下位桁についてのみ補助基
礎パルスを用いるようにしたが、下位２桁以上について
補助基礎パルスを用いるようにしてもよく、一般に補助
基礎パルスのパルス幅が基礎パルスのうちの最大パルス
幅のもののパルス幅つりも狭くできる範囲であれば下位
桁の任意の桁数について補助基礎パルスを用いて効果を
得ることができるものである。以上詳述したように本発
明は、入力ディジタル信号を出力パルス信号のパルス幅
に変換してから平均化してアナログ信号にＤ−Ａ変換す
る装置において、相互にパルス幅が異なる複数種類の基
礎パルスと、この基礎パルスの群のくり返し周期の２倍
以上の周期で発生する補助基礎パルスとを用い、基礎パ
ルスを入力ディジタル信号の高位桁の信号によって選択
し、補助基礎パルスを入力ディジタル信号の低位桁の信
号によって選択し、それらの選択出力によって入力ディ
ジタル信号の内容に応じてパルス幅が変化する出力パル
ス信号を発生し、この世力パルス信号をローパスフィル
タで平均化してアナログ信号に変換するようにしたもの
であるので、この補助基礎パルスを導入したことによっ
て出力パルス信号のくり返し周期を小さくすることがで
き、クロツクパルスの周波数を高くしたりローバスフィ
ルタの時定数を大きくしたりしなくても変換精度を大幅
に向上することができているものである。

また、同年度の変換精度を得る場合にはクロックパルス
の周波数を低くすることができ、あるいはローパスフイ
ルタの時定数を小さくすることができて、構成の簡易化
を図ることができるものである。

【図面の簡単な説明】

第１図は従来の○‐Ａ変換装置の回路図、第２図、第３
図、第４図および第５図は同装置に用いるフリツプフロ
ツプの回路図、第６図は同装置の動作を示すタイムチャ
ート、第７図は本発明の一実施例におけ．るＤ−Ａ変換
装置の回路図、第８図は同装置に用いるフリツプフロッ
プの回路図、第９図は同装置の動作を示すタイムチャー
トである。 ５・・・・・・基礎パルス発生回路、６・・・・・・補
助基礎パルス発生回路、７・・・・・・ゲート回路、８
・・・・・・出力パルス発生回路、９・・・・・・ロー
パスフィルタ。 第１図第２図 第３図 第４図 第６図 第８図 第７図 第９図

Claims (1)

1. 【特許請求の範囲】 １ クロツクパルスを分周して相互にパルス幅が異なる
   複数種類の基礎パルスを発生する基礎パルス発生回路と
   、上記基礎パルスのうちのくり返し周期の最も長いもの
   のくり返し周期の２倍以上の周期で補助基礎パルスを発
   生する補助基礎パルス発生回路と、上記基礎パルスを入
   力デイジタル信号の上位桁の信号によつて選択しかつ上
   記補助基礎パルスを上記入力デイジタル信号の下位桁の
   信号によつて選択するゲート回路と、このゲート回路に
   おける選択出力によつて制御され上記入力デイジタル信
   号の内容に応じてパルス幅が変化する出力パルス信号を
   発生する出力パルス信号発生回路と、この出力パルス信
   号を平均化してアナログ信号に変換するローパスフイル
   タとを備えたことを特徴とするＤ−Ａ変換装置。 ２ 基礎パルスの群の２くり返し周期毎に１ビツト幅の
   補助基礎パルスを発生し、基礎パルスを入力デイジタル
   信号の最下位桁を除いた他の上位桁の信号によつて選択
   し、補助基礎パルスを上記入力デイジタル信号の最下位
   桁の信号によつて選択するようにしたことを特徴とする
   特許請求の範囲第１項記載のＤ−Ａ変換装置。