JPS5829221A - デジタル／アナログ変換法 - Google Patents
デジタル／アナログ変換法Info
- Publication number
- JPS5829221A JPS5829221A JP56127457A JP12745781A JPS5829221A JP S5829221 A JPS5829221 A JP S5829221A JP 56127457 A JP56127457 A JP 56127457A JP 12745781 A JP12745781 A JP 12745781A JP S5829221 A JPS5829221 A JP S5829221A
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- JP
- Japan
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- pulse width
- signal
- pulse
- time
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル信号をアナログ信号に変換するデジタ
ル／アナログ変換（以下Ｄ／Ａ変換）法に関する。
ル／アナログ変換（以下Ｄ／Ａ変換）法に関する。
従来、Ｄ／Ａ変換法の一方法として、サンプリングした
デジタル信号をそのデータ値に対応するパルス幅をもつ
パルス幅信号に変換後、平滑フィルタを通すことにより
アナログ信号に復調する方法が提案されているが、この
方法は回路に高精度部品を使わないできわめて高い変換
精度が得られるという優れたオリ点をもつ反面、パルス
幅信号のパルス形成法が適切でないとデータ値に対応す
るパルス幅の精度がいくら高くても高域周波数において
歪を発生すると共に、また変換するデジタル信号のビッ
ト数が大きくなると変換速度が遅くなるという欠点をも
っている。
デジタル信号をそのデータ値に対応するパルス幅をもつ
パルス幅信号に変換後、平滑フィルタを通すことにより
アナログ信号に復調する方法が提案されているが、この
方法は回路に高精度部品を使わないできわめて高い変換
精度が得られるという優れたオリ点をもつ反面、パルス
幅信号のパルス形成法が適切でないとデータ値に対応す
るパルス幅の精度がいくら高くても高域周波数において
歪を発生すると共に、また変換するデジタル信号のビッ
ト数が大きくなると変換速度が遅くなるという欠点をも
っている。
即ち、従来においてはデジタル信号をパルス幅信号に変
換する場合、パルス幅信号のパルス幅はサンプリングに
、よるサンプリング時間からの時間幅で決定されていた
ため、パルス幅信号のパルス幅中心はデジタル信号のデ
ータ値に応じてサンプリング周期毎に変化する。このた
め、フィルタを通して復調されるアナログ波形は原アナ
ログ波形に比べ、レベルが増加する部分では伸張、逆に
レベルが減少する部分では圧縮されて歪んだものとなり
、特にこの歪は高域周波数において顕著となる。
換する場合、パルス幅信号のパルス幅はサンプリングに
、よるサンプリング時間からの時間幅で決定されていた
ため、パルス幅信号のパルス幅中心はデジタル信号のデ
ータ値に応じてサンプリング周期毎に変化する。このた
め、フィルタを通して復調されるアナログ波形は原アナ
ログ波形に比べ、レベルが増加する部分では伸張、逆に
レベルが減少する部分では圧縮されて歪んだものとなり
、特にこの歪は高域周波数において顕著となる。
また、変換速度の問題については、処理するデジタル信
号を重みの大きい上位ビットと重みの小さい下位ビット
の組合せで形成し、それぞれ上位ビットと下位−ビット
に二分割してそのデータ値に対応するパルス幅をもつ上
位パルス幅信号及び下位パルス幅信号に変換後、さらに
下位パルス幅信号に上位ビットに対する下位ビットの重
みに相応する所定の減衰を与えた後筒゛パルス幅信号を
合成することにより変換速度を早めることか考えられる
。
号を重みの大きい上位ビットと重みの小さい下位ビット
の組合せで形成し、それぞれ上位ビットと下位−ビット
に二分割してそのデータ値に対応するパルス幅をもつ上
位パルス幅信号及び下位パルス幅信号に変換後、さらに
下位パルス幅信号に上位ビットに対する下位ビットの重
みに相応する所定の減衰を与えた後筒゛パルス幅信号を
合成することにより変換速度を早めることか考えられる
。
なお、かかる上位ビットと下位ビットの組合せによるＡ
／Ｄ及びＤ／Ａ’変換については、本出願人の出願に係
る特願昭５５−１８２４４７号［Ａ／Ｄ及びＤ／Ａ変換
方式］或いは特願昭５６−０３１４９３号 ［積分型Ａ
／Ｄ変換器」が診考とされるものである。
／Ｄ及びＤ／Ａ’変換については、本出願人の出願に係
る特願昭５５−１８２４４７号［Ａ／Ｄ及びＤ／Ａ変換
方式］或いは特願昭５６−０３１４９３号 ［積分型Ａ
／Ｄ変換器」が診考とされるものである。
然しなから、上位ビットと下位ビットから成るデジタル
信号においては、サンプリング信号のレベルが増加又は
減少する方向にある場合、下位ビットから上位ビットへ
の繰上り又は上位ビットから下位ピントへの繰下りが起
こるが、このとき繰上り又は繰下りにより増加又は減少
する上位パルス幅信号のパルス幅の増加又は減少時刻と
、繰上り又は繰下りにより消滅又は発生する下位パルス
幅信号のパルスの中心との関係が適切でないと雑音状の
歪を発生する。上位ビットへの繰上ゆが起こる場合のこ
の歪の発生につき第１図を用いて詳述すると、サンプリ
ング信号のレベルが増加方向にあって上位ビットへの繰
上りが起こると、第１図（ａ）に示すごとく、上位パル
ス幅信゛号ａにおいては両パルス端でそれぞれパルス面
積でＳａだけ増加し、また所定の減衰が与えられた下位
パルス幅信号すは消滅する。なお、実際にはパルス面積
２Ｓａは消滅した下位パルス幅信号すのパルス面積２Ｓ
ｂよりも下位パルス幅信号の最小単位に相当する面積だ
け広いが簡単のため側面積が等しいとして考えも繰上り
が発生した時点においては上位パルス幅信号ａと下位パ
ルス幅信号すはそのままで、第１図ｒｂ）に示すごとく
、パルス面積Ｓａを与えるパルスａ２：下位パルス幅信
号すの負パルスｂ′が発生したことになる。そこでフー
リエ解析によりパルスａ′とパルスｂ′の周波数特性を
求めると、第１図（Ｃ）に示すように、パルスａ′とパ
ルスｂ′はそのパルス面積は等しいが、そのエネルギー
はパルスａ′の方が大きく、さらにエネルギー差は高周
波域において生じるものの、可聴域においては両者のエ
ネルギーは略等しいものであることが分かる。
信号においては、サンプリング信号のレベルが増加又は
減少する方向にある場合、下位ビットから上位ビットへ
の繰上り又は上位ビットから下位ピントへの繰下りが起
こるが、このとき繰上り又は繰下りにより増加又は減少
する上位パルス幅信号のパルス幅の増加又は減少時刻と
、繰上り又は繰下りにより消滅又は発生する下位パルス
幅信号のパルスの中心との関係が適切でないと雑音状の
歪を発生する。上位ビットへの繰上ゆが起こる場合のこ
の歪の発生につき第１図を用いて詳述すると、サンプリ
ング信号のレベルが増加方向にあって上位ビットへの繰
上りが起こると、第１図（ａ）に示すごとく、上位パル
ス幅信゛号ａにおいては両パルス端でそれぞれパルス面
積でＳａだけ増加し、また所定の減衰が与えられた下位
パルス幅信号すは消滅する。なお、実際にはパルス面積
２Ｓａは消滅した下位パルス幅信号すのパルス面積２Ｓ
ｂよりも下位パルス幅信号の最小単位に相当する面積だ
け広いが簡単のため側面積が等しいとして考えも繰上り
が発生した時点においては上位パルス幅信号ａと下位パ
ルス幅信号すはそのままで、第１図ｒｂ）に示すごとく
、パルス面積Ｓａを与えるパルスａ２：下位パルス幅信
号すの負パルスｂ′が発生したことになる。そこでフー
リエ解析によりパルスａ′とパルスｂ′の周波数特性を
求めると、第１図（Ｃ）に示すように、パルスａ′とパ
ルスｂ′はそのパルス面積は等しいが、そのエネルギー
はパルスａ′の方が大きく、さらにエネルギー差は高周
波域において生じるものの、可聴域においては両者のエ
ネルギーは略等しいものであることが分かる。
従って、パルスａ′の発生時刻とパルスｂ′のパルス中
心が一致していないと、完全に正負の相殺が行なわれず
、上述の二盆割変換法では雑音状の歪が発生することに
なるが、このことは下位ビットへの繰下りが起こるとき
も同様である。
心が一致していないと、完全に正負の相殺が行なわれず
、上述の二盆割変換法では雑音状の歪が発生することに
なるが、このことは下位ビットへの繰下りが起こるとき
も同様である。
本発明は、かかるデジタル信号をパルス幅信号に変換後
アナログ信号に復調するＤ／Ａ変換法における歪及び変
換速度の開門を解決するものであり、以下その実施例を
も二で詳述する。
アナログ信号に復調するＤ／Ａ変換法における歪及び変
換速度の開門を解決するものであり、以下その実施例を
も二で詳述する。
第２図は本発明Ｄ／Ａ変換法を実現するＤ／Ａ変換回路
の一実施例のブロック図を示すもので、上位ビットが８
ピント、下位ヒツトが７ビツトの計１５ビットからなる
デジタル信号をアナログｌ信号に変換する例である。な
お、図中の太線はデジタル信号線の束を示す。図におい
て、１は水晶発振子を用いたクロック発生器、また２は
７６８（２５６Ｘ３）進カウンタ回路であり、このカウ
ンタ回路２がクロック発生器１の出力するクロックパル
スＣ１を７６８個カウントする期間が一サンプリング周
期に相当する。３及び４はサンプリングした上位ピッｌ
−８Ｂ及び下位ビット７Ｂのデジタル信号をそれぞれ記
憶するためのラッチ回路、２５６ Ｎ Ｎ Ｎ ％ ６
４ ａ ％ ６４ ｂ ％ ６４−Ｖ、及びＭはそれぞ
れ所要のカウンタで構成されたカウンタ回路、また５及
び６は上位パルス幅信号及び下位パルス幅信号を発生す
るセットリセットフリップフロップ回路（以下５Ｒ−Ｆ
Ｆ回路）をそれぞれ示す。
の一実施例のブロック図を示すもので、上位ビットが８
ピント、下位ヒツトが７ビツトの計１５ビットからなる
デジタル信号をアナログｌ信号に変換する例である。な
お、図中の太線はデジタル信号線の束を示す。図におい
て、１は水晶発振子を用いたクロック発生器、また２は
７６８（２５６Ｘ３）進カウンタ回路であり、このカウ
ンタ回路２がクロック発生器１の出力するクロックパル
スＣ１を７６８個カウントする期間が一サンプリング周
期に相当する。３及び４はサンプリングした上位ピッｌ
−８Ｂ及び下位ビット７Ｂのデジタル信号をそれぞれ記
憶するためのラッチ回路、２５６ Ｎ Ｎ Ｎ ％ ６
４ ａ ％ ６４ ｂ ％ ６４−Ｖ、及びＭはそれぞ
れ所要のカウンタで構成されたカウンタ回路、また５及
び６は上位パルス幅信号及び下位パルス幅信号を発生す
るセットリセットフリップフロップ回路（以下５Ｒ−Ｆ
Ｆ回路）をそれぞれ示す。
さらに７はＳＲ，−ＦＦ回路６の発生する下位パルス幅
信号を上位ビットに対する下位ビットの重みに応じてこ
の場合ｌＡ２８に減衰する減衰回路、８は上位パルス幅
信号と減衰された下位パルス幅信号を合成するミキサー
回路、また９はミキサー回路８の出力を平滑し出力端子
１０にアナログ信号を出力するフィルタ回路である。
信号を上位ビットに対する下位ビットの重みに応じてこ
の場合ｌＡ２８に減衰する減衰回路、８は上位パルス幅
信号と減衰された下位パルス幅信号を合成するミキサー
回路、また９はミキサー回路８の出力を平滑し出力端子
１０にアナログ信号を出力するフィルタ回路である。
第３図はこのＤ／Ａ変換回路の動作を説明するためのタ
イムチャートを示し、図においてクロックパルスＯｐに
ついて付した数字はパルス数を表わすものであるが、以
下の説明においてこのパルス数を時刻１の表現に用いる
。
イムチャートを示し、図においてクロックパルスＯｐに
ついて付した数字はパルス数を表わすものであるが、以
下の説明においてこのパルス数を時刻１の表現に用いる
。
−サンプリング周期の適当な時刻、実施例では時刻７６
７にお゛いて上位ピッ） ８Ｂ及び下位ピッ） ７Ｂの
デジタル信号がそれぞれラッチ回路３及び４に先ず分割
してラッチさｉ、次の一サンプリング周期の開始時刻０
でカウンタ回路２５６−Ｎが動作を開始する。ここでＮ
及びＭはそれぞれサンプリングされた上位ピッ） ８Ｂ
及び下位ピッ） ７Ｂのデジタル信号を１０進数で表わ
すデータ値として定義され、それ゛ぞれ８ビツト及び７
ビツトからなる本実施例ではＯ〜２５５及び０−１２７
の値をとるものである。いまランチ回路３には１０進数
でＮ＝１００の上位ピッｌ−８Ｂが、またラッチ回路４
には同様に１０進数でＭ＝１００の下位ピッ） ７Ｂが
それぞれランチされたとすると、カウンタ回路２５６−
Ｎはクニック、パールスｃｐを２５６−１００ ＝ １
５６パルスカウントして即ち時刻１５６で動作を終了す
る。カウンタ回路２５６−Ｎの動作が終了すると、カウ
ンタ回路６４ａと６４−一の動作が開始され、カウンタ
回路６４ａはクロックパルスＣｐを６４パルスカウント
して即ち時刻１５６ ＋６４ ＝ ２２０で、まだカウ
ンタ回路６４−ＴはクロックパルスＯｐ ヲ６４−−
Ｔ＝１４パルスカウントして即ち時刻１５６＋ １４
＝ １７０でそれぞれその動作を終了する。５Ｒ−ＦＦ
回路６はカウンタ回路６４４の動作が終了する時刻１７
０でセットされ、同時にこの時刻１７０で動作を開始す
るカウンタ回路ＭがクロックパルスＣｐを１００パルス
カウントして即ち時刻１７０＋１００＝２７０でその動
作を終了するとリセットされることにより下位パルス幅
信号を発生する。また、５Ｒ−ＦＦ回路５はカウンタ回
路６４ａの動作が終了する時刻２２０でセットされ、時
刻Ｐ８４におけるカウンタ回路１からの信号により動作
を開始するカウンタ回路Ｎがクロックパルスｃｐヲ１０
０パルスカウントシてその動作を終了する時刻３８４
＋ １００ ＝ ４８４で動作を開始するカウンタ回路
６４ｂがクロックパルスＣｐヲ６４ パルスカウントし
て時刻４８４８６４ ＝５４８でその動作を終了すると
リセットされることによ・ り上位パルス幅信号を発
生する。ここで、カウンタ回路Ｎの動作が終了する時刻
４８４でカウンタ回路６４−−８が再びその動作を開始
し、前述と同様にクロックパルスＣｐを１４パルスカウ
ントして時刻４８４＋１４ ＝ ４９８ で動作を終了
するため、カウンタ回路Ｍが動作を開始すると共に、５
Ｒ−ＦＦ回路６は再び時刻４９８でセットされ、カウン
タ回路Ｍが動作を終了する時刻４９８＋１００＝５９８
でリセットされることにより、下位パルス幅信号を再び
発生する。
７にお゛いて上位ピッ） ８Ｂ及び下位ピッ） ７Ｂの
デジタル信号がそれぞれラッチ回路３及び４に先ず分割
してラッチさｉ、次の一サンプリング周期の開始時刻０
でカウンタ回路２５６−Ｎが動作を開始する。ここでＮ
及びＭはそれぞれサンプリングされた上位ピッ） ８Ｂ
及び下位ピッ） ７Ｂのデジタル信号を１０進数で表わ
すデータ値として定義され、それ゛ぞれ８ビツト及び７
ビツトからなる本実施例ではＯ〜２５５及び０−１２７
の値をとるものである。いまランチ回路３には１０進数
でＮ＝１００の上位ピッｌ−８Ｂが、またラッチ回路４
には同様に１０進数でＭ＝１００の下位ピッ） ７Ｂが
それぞれランチされたとすると、カウンタ回路２５６−
Ｎはクニック、パールスｃｐを２５６−１００ ＝ １
５６パルスカウントして即ち時刻１５６で動作を終了す
る。カウンタ回路２５６−Ｎの動作が終了すると、カウ
ンタ回路６４ａと６４−一の動作が開始され、カウンタ
回路６４ａはクロックパルスＣｐを６４パルスカウント
して即ち時刻１５６ ＋６４ ＝ ２２０で、まだカウ
ンタ回路６４−ＴはクロックパルスＯｐ ヲ６４−−
Ｔ＝１４パルスカウントして即ち時刻１５６＋ １４
＝ １７０でそれぞれその動作を終了する。５Ｒ−ＦＦ
回路６はカウンタ回路６４４の動作が終了する時刻１７
０でセットされ、同時にこの時刻１７０で動作を開始す
るカウンタ回路ＭがクロックパルスＣｐを１００パルス
カウントして即ち時刻１７０＋１００＝２７０でその動
作を終了するとリセットされることにより下位パルス幅
信号を発生する。また、５Ｒ−ＦＦ回路５はカウンタ回
路６４ａの動作が終了する時刻２２０でセットされ、時
刻Ｐ８４におけるカウンタ回路１からの信号により動作
を開始するカウンタ回路Ｎがクロックパルスｃｐヲ１０
０パルスカウントシてその動作を終了する時刻３８４
＋ １００ ＝ ４８４で動作を開始するカウンタ回路
６４ｂがクロックパルスＣｐヲ６４ パルスカウントし
て時刻４８４８６４ ＝５４８でその動作を終了すると
リセットされることによ・ り上位パルス幅信号を発
生する。ここで、カウンタ回路Ｎの動作が終了する時刻
４８４でカウンタ回路６４−−８が再びその動作を開始
し、前述と同様にクロックパルスＣｐを１４パルスカウ
ントして時刻４８４＋１４ ＝ ４９８ で動作を終了
するため、カウンタ回路Ｍが動作を開始すると共に、５
Ｒ−ＦＦ回路６は再び時刻４９８でセットされ、カウン
タ回路Ｍが動作を終了する時刻４９８＋１００＝５９８
でリセットされることにより、下位パルス幅信号を再び
発生する。
かかるＤ／Ａ変換回路によれば、第３図からも明らかな
ように、上位パルス幅信号は−サンプリング周期の一定
の時刻３８４をパルス幅中心とするパルスとして、また
下位パルス幅信号は上位パルス幅信号の両パルス端をパ
ルス幅中心とするパルスとして形成され、この関係はサ
ンプリングされる上位ピッ） ８Ｂ及び下位ビット７Ｂ
の各データ値セあるＮ及びＭの値が変化しても変わらず
、上位パルス幅信号は時刻３８・１をパルス幅中心とし
サンプリングされた上位ビットのデータ値に応答してそ
のパルス幅が変化し、また下位パルス幅信号はかかる上
位パルス幅信号の両パルス端をパルス幅中心とし、サン
プリングされた下位ビットのデータ値に応答してそのパ
ルス幅が変化する。
ように、上位パルス幅信号は−サンプリング周期の一定
の時刻３８４をパルス幅中心とするパルスとして、また
下位パルス幅信号は上位パルス幅信号の両パルス端をパ
ルス幅中心とするパルスとして形成され、この関係はサ
ンプリングされる上位ピッ） ８Ｂ及び下位ビット７Ｂ
の各データ値セあるＮ及びＭの値が変化しても変わらず
、上位パルス幅信号は時刻３８・１をパルス幅中心とし
サンプリングされた上位ビットのデータ値に応答してそ
のパルス幅が変化し、また下位パルス幅信号はかかる上
位パルス幅信号の両パルス端をパルス幅中心とし、サン
プリングされた下位ビットのデータ値に応答してそのパ
ルス幅が変化する。
なお、下位ビットのデータ値Ｍが奇数の時、ｉの値は割
りきれず切捨となるが実用上問題はない。また、上位パ
ルス幅信号のパルス幅は上述の実施例の゛場合では３８
４− （２５６−Ｎ） −６４＋Ｎ十６４ ＝ １２８
＋２Ｎとなり上位ビットのデータ値Ｎに比例する部分と
定数の和で決定されるのに対し、下位パルス幅信号のパ
ルス幅は２Ｍとなり、Ｍ＝０の場合５Ｒ−ＦＦ回路６の
出力が０となるが、実際にはこれに適当な定数例えば１
を加えた値となるように形成した方が直線性がよくなる
。
りきれず切捨となるが実用上問題はない。また、上位パ
ルス幅信号のパルス幅は上述の実施例の゛場合では３８
４− （２５６−Ｎ） −６４＋Ｎ十６４ ＝ １２８
＋２Ｎとなり上位ビットのデータ値Ｎに比例する部分と
定数の和で決定されるのに対し、下位パルス幅信号のパ
ルス幅は２Ｍとなり、Ｍ＝０の場合５Ｒ−ＦＦ回路６の
出力が０となるが、実際にはこれに適当な定数例えば１
を加えた値となるように形成した方が直線性がよくなる
。
以上の本発明Ｄ／Ａ変換法によれば、デジタル信号をパ
ルス幅信号に変換後平滑用フィルタを通してアナログ信
号に復調する従来のＤ／Ａ変換法の利点を生かすと共に
、処理するビット数にかかわらず高い変換速度をもち、
かつ歪のきわめて少ないＤ／Ａ変換を行なうことができ
る。 、
ルス幅信号に変換後平滑用フィルタを通してアナログ信
号に復調する従来のＤ／Ａ変換法の利点を生かすと共に
、処理するビット数にかかわらず高い変換速度をもち、
かつ歪のきわめて少ないＤ／Ａ変換を行なうことができ
る。 、
第１図は本発明の説明に供する図、第２図は本発明Ｄ／
Ａ変換法を実現するＤ／Ａ変換回路の一実施例のブロッ
ク図、及び第３図は第２図のＤ／Ａ変換回路の動作説明
に供するタイムチャートをそれぞれ示す。 ８Ｂ・・・上位ビット、７Ｂ・・・下位ビット、１・・
・クロック発生器、２．２５６−Ｎ、 Ｎ、 ６４□、
６４ｂ、 ６４−２％ Ｍ・・・カウンタ回路、３．４
・・・ラッチ回路、５．６・・・セットリセットフリソ
、プフロップ回路、７・′・減衰回路、８・・ミキサ
ー回路、９・・・平滑用フィルタ、Ｃｐ・・・クロック
パルス。 特許出願人 ナカミチ株式会社 代表者 中道・・仁部
Ａ変換法を実現するＤ／Ａ変換回路の一実施例のブロッ
ク図、及び第３図は第２図のＤ／Ａ変換回路の動作説明
に供するタイムチャートをそれぞれ示す。 ８Ｂ・・・上位ビット、７Ｂ・・・下位ビット、１・・
・クロック発生器、２．２５６−Ｎ、 Ｎ、 ６４□、
６４ｂ、 ６４−２％ Ｍ・・・カウンタ回路、３．４
・・・ラッチ回路、５．６・・・セットリセットフリソ
、プフロップ回路、７・′・減衰回路、８・・ミキサ
ー回路、９・・・平滑用フィルタ、Ｃｐ・・・クロック
パルス。 特許出願人 ナカミチ株式会社 代表者 中道・・仁部
Claims (1)
- 上位ビット及び下位ビットから成るデジタル信号を該上
位ビットと下位ビットに分割してサンプリングし、この
サンプリングした前記上位ビット及び下位ビットの各デ
ジタル信号をそのデータ値に応答するパルス幅をもつ上
位パルス幅信号及び下位パルス幅信号にそれぞれ変換後
、両パルス幅信号を合成して平滑用フィルタを通過させ
ることにより前記上位ビット及び下位ビットから成るデ
ジタル信号をアナログ信号に変換するデジタル／アナロ
グ変換法であり、前記上位パルス幅信号はサンプリング
周期の一定の時刻をパルス幅中心とし前記上位ビットの
データ値に応答してそのパルス幅が変化するパルスとし
て、また、前記下位パルス幅信号は前記上位パルス幅信
号の両パルス端においてそれぞれ各パルス端をパルス幅
中心とし、前記下位ビットのデータ値に応答してそのパ
ルス幅が変化するパルスとしてそれぞれ形成されること
を特徴とするデジタル／アナログ変換法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127457A JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル／アナログ変換法 |
| US06/406,214 US4536743A (en) | 1981-08-14 | 1982-08-09 | Method of converting a digital signal into an analog signal and a digital-to-analog converter therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127457A JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル／アナログ変換法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829221A true JPS5829221A (ja) | 1983-02-21 |
| JPS6156651B2 JPS6156651B2 (ja) | 1986-12-03 |
Family
ID=14960396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127457A Granted JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル／アナログ変換法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4536743A (ja) |
| JP (1) | JPS5829221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116626A (ja) * | 1983-12-20 | 1986-01-24 | アメリカン マイクロシステムズ，インコ−ポレイテツド | パルス幅変調を使用したデジタル・アナログ変換器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1289666C (en) * | 1983-10-25 | 1991-09-24 | Masashi Takeda | Digital-to-analog converting system |
| US4910670A (en) * | 1984-01-20 | 1990-03-20 | Apple Computer, Inc. | Sound generation and disk speed control apparatus for use with computer systems |
| JPH01160434U (ja) * | 1988-04-22 | 1989-11-07 | ||
| US5406284A (en) * | 1992-12-31 | 1995-04-11 | Monolith Technologies Corporation | Methods and apparatus for the quantization and analog conversion of digital signals |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013583B2 (ja) * | 1977-09-29 | 1985-04-08 | 松下電器産業株式会社 | Ｄ−ａ変換装置 |
-
1981
- 1981-08-14 JP JP56127457A patent/JPS5829221A/ja active Granted
-
1982
- 1982-08-09 US US06/406,214 patent/US4536743A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116626A (ja) * | 1983-12-20 | 1986-01-24 | アメリカン マイクロシステムズ，インコ−ポレイテツド | パルス幅変調を使用したデジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4536743A (en) | 1985-08-20 |
| JPS6156651B2 (ja) | 1986-12-03 |
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