JPS58116815A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS58116815A JPS58116815A JP56213402A JP21340281A JPS58116815A JP S58116815 A JPS58116815 A JP S58116815A JP 56213402 A JP56213402 A JP 56213402A JP 21340281 A JP21340281 A JP 21340281A JP S58116815 A JPS58116815 A JP S58116815A
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- Japan
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- circuit
- signal
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- voltage
- converter
- Prior art date
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/24—Frequency- independent attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発−Ｏ技術分野
本発−は、入力ディジタル信号ｔ′ｌ＆速度かつ高Ｓ＊
″ｅアナログ１勺に変換するＤ／Ａ変換器に関する。
″ｅアナログ１勺に変換するＤ／Ａ変換器に関する。
伽） 技１１Ｏ背景
最近、例えばオーディオ機器のディゾタルイＬＰＣＭ過
信又はディジタルＶＴＲ等従来アナログ量會そｏｔｔ処
濁していえ領域に、ビット数を増すことによって簡単に
精ｆｔ上けることができ又高速動作が可能なディジタル
化技術が用いられるようになり、Ｄ／Ａ変換器におよび
Ａ／Ｄ変換器においてもよｐ高性能のものが蚤求される
ようになっている。すなわち、ディジタル回路はビット
数を増加することによって比較的容易に演算精度を向上
することが可能で６９、まえ！”４ジタル回路はその動
作速度を速める方向に研究開発が向かっている現状では
、アナログ回路もより高精度、高速度にすることが必要
である。’Ｐｉ Ｋ ％ディジタル量とアナログ量のイ
ンタフェース部分すなわちＤ／Ａ変換器およびＡ／Ｄ変
換器さらにはスイッチｒキャパシタフィルタ勢の動作速
度管速めかつ処履精度管向上させることが＊ｉｉ″ｉｆ
れる。
信又はディジタルＶＴＲ等従来アナログ量會そｏｔｔ処
濁していえ領域に、ビット数を増すことによって簡単に
精ｆｔ上けることができ又高速動作が可能なディジタル
化技術が用いられるようになり、Ｄ／Ａ変換器におよび
Ａ／Ｄ変換器においてもよｐ高性能のものが蚤求される
ようになっている。すなわち、ディジタル回路はビット
数を増加することによって比較的容易に演算精度を向上
することが可能で６９、まえ！”４ジタル回路はその動
作速度を速める方向に研究開発が向かっている現状では
、アナログ回路もより高精度、高速度にすることが必要
である。’Ｐｉ Ｋ ％ディジタル量とアナログ量のイ
ンタフェース部分すなわちＤ／Ａ変換器およびＡ／Ｄ変
換器さらにはスイッチｒキャパシタフィルタ勢の動作速
度管速めかつ処履精度管向上させることが＊ｉｉ″ｉｆ
れる。
（３）従来技術と問題点
従来形のＤ／Ａ変換器およびＡ／Ｄ変換器等においては
例えに第１１ＥＩないし鯖３図に示すような分圧回路が
用いられている。第１図は、パイＩ−ラ形回路に用いら
れる３−２Ｒうメー回路でＴｏって、抵抗値翼の抵抗と
抵抗値２翼Ｏ抵抗とを用いて基準電流Ｉ□、を分流して
ｌ［欠１４ ） ！□、、＜’ｙ、＞Ｉ□２．・・・の
電流を得るものである。このようにして分流された各電
流をトランジスタスイッチによって入力ディジタル信号
に応じて取り出して加算することによシ、蚊入力ディジ
タル信号に対応するアナログ信号を得ることができる。
例えに第１１ＥＩないし鯖３図に示すような分圧回路が
用いられている。第１図は、パイＩ−ラ形回路に用いら
れる３−２Ｒうメー回路でＴｏって、抵抗値翼の抵抗と
抵抗値２翼Ｏ抵抗とを用いて基準電流Ｉ□、を分流して
ｌ［欠１４ ） ！□、、＜’ｙ、＞Ｉ□２．・・・の
電流を得るものである。このようにして分流された各電
流をトランジスタスイッチによって入力ディジタル信号
に応じて取り出して加算することによシ、蚊入力ディジ
タル信号に対応するアナログ信号を得ることができる。
また、第２図は、ＭＯ８形回路に使用される抵抗列形の
分圧回路でＴｏ−）て、はぼ同じ抵抗値Ｒを有する複数
の抵抗３１． （Ｈ−Ｑ 、・・・、 Ｎ）ｔ−直列１
＃続して基準電圧Ｖ□、會分圧し種々の電圧を得、皺電
圧を入力ディジタル信号に応じて動作するトランジスタ
スイッチにて堆シ出すことにより組入カディジタル信号
に対応するアナログ信号を得ることができる。
分圧回路でＴｏ−）て、はぼ同じ抵抗値Ｒを有する複数
の抵抗３１． （Ｈ−Ｑ 、・・・、 Ｎ）ｔ−直列１
＃続して基準電圧Ｖ□、會分圧し種々の電圧を得、皺電
圧を入力ディジタル信号に応じて動作するトランジスタ
スイッチにて堆シ出すことにより組入カディジタル信号
に対応するアナログ信号を得ることができる。
さらに、第３図は、２のべき乗に重みづけされた容量Ｃ
ｅ＋Ｃ・、 ２Ｃ・、 ４Ｃ・、８Ｃ・、・・・および
スイッチ謂・ｌ ｆｆ、 ｌ ８Ｗ鵞、鎧ｓ ＊ ＳＷ
４ 、・・・を用いて電荷再分有期によって基準電圧■
ｌ□ｗ Ｖ 、 −Ｖ ！を分圧するものであり、入力
ディジタル信号の各ビットに対応して各スイッチＳＷ＠
＊ 謂１＋ Ｆｌ’ａ１ｍ ＋・・・ｔ！ＮＪ御する
ことにより骸入力ディノタル信号に応じた出力アナログ
電圧Ｖ。ＵＴｔ得ることができる。
ｅ＋Ｃ・、 ２Ｃ・、 ４Ｃ・、８Ｃ・、・・・および
スイッチ謂・ｌ ｆｆ、 ｌ ８Ｗ鵞、鎧ｓ ＊ ＳＷ
４ 、・・・を用いて電荷再分有期によって基準電圧■
ｌ□ｗ Ｖ 、 −Ｖ ！を分圧するものであり、入力
ディジタル信号の各ビットに対応して各スイッチＳＷ＠
＊ 謂１＋ Ｆｌ’ａ１ｍ ＋・・・ｔ！ＮＪ御する
ことにより骸入力ディノタル信号に応じた出力アナログ
電圧Ｖ。ＵＴｔ得ることができる。
ところが、これらの従来形の電圧、電流又は電荷を分割
する回路においては、分割精度が各々のの抵抗値または
容量値の精度に依存するため、各抵抗または容量等の素
子の製造条件のはらつき等によって分割誤差が大きくな
るという不都合がめった。例えけ、ｗｃｚ図の回路にお
いては全電流ｌとなり各抵抗値の誤差ΔＲ１の総和が出
力電位ｖ１の誤差となる。
する回路においては、分割精度が各々のの抵抗値または
容量値の精度に依存するため、各抵抗または容量等の素
子の製造条件のはらつき等によって分割誤差が大きくな
るという不都合がめった。例えけ、ｗｃｚ図の回路にお
いては全電流ｌとなり各抵抗値の誤差ΔＲ１の総和が出
力電位ｖ１の誤差となる。
一方、これらの従来形の分割回路において、出力信号の
分解能を高めるためには、例えばＲ−２１ラダ一回路に
おいては入力信号の１ビツトの増加に伴い抵抗値Ｒおよ
び２ＲＣ）抵抗が１組増加する。また、Ｒ−２Ｒラダ一
回路を用いることができないＭＯＢ形回路においては例
えはＮビットの分解能を得る友めには抵抗列形回路で呻
２個の抵抗ｔ６ｂ費とし、第３図のような容量形回路に
おいても単位容１ｔ−並列癖続して各々の容量値を笑現
する場合にｔｉ２”個の単位容量を必要とする。したが
って分解畦を高めるためにはきわめて多数の抵抗又は容
量を必要とし、これらの抵抗又は容量はディジタル論理
回路のものとは異なり各々のサイズが大きくかつ精度を
！するため、従来形においては回路面積が大きくなりか
つ各素子の加工精ｆｔ−きわめて高くする必要があると
いう不都合があった。
分解能を高めるためには、例えばＲ−２１ラダ一回路に
おいては入力信号の１ビツトの増加に伴い抵抗値Ｒおよ
び２ＲＣ）抵抗が１組増加する。また、Ｒ−２Ｒラダ一
回路を用いることができないＭＯＢ形回路においては例
えはＮビットの分解能を得る友めには抵抗列形回路で呻
２個の抵抗ｔ６ｂ費とし、第３図のような容量形回路に
おいても単位容１ｔ−並列癖続して各々の容量値を笑現
する場合にｔｉ２”個の単位容量を必要とする。したが
って分解畦を高めるためにはきわめて多数の抵抗又は容
量を必要とし、これらの抵抗又は容量はディジタル論理
回路のものとは異なり各々のサイズが大きくかつ精度を
！するため、従来形においては回路面積が大きくなりか
つ各素子の加工精ｆｔ−きわめて高くする必要があると
いう不都合があった。
（４）発明の目的
したがって本発明の目的は、前述の従来形における問題
点にかんがみ、Ｄ／Ａ変換器において、入力ディジタル
信号に応じたデユーティサイクルの制御信号によって基
準電圧勢のスイッチングを行なうという構賭にもとづき
、回ｍ木子の誤差の影響を受けないようにしかつ、回路
素子数したがって回路素子の占有面積を増加させること
なく分解能を向上させることにある。
点にかんがみ、Ｄ／Ａ変換器において、入力ディジタル
信号に応じたデユーティサイクルの制御信号によって基
準電圧勢のスイッチングを行なうという構賭にもとづき
、回ｍ木子の誤差の影響を受けないようにしかつ、回路
素子数したがって回路素子の占有面積を増加させること
なく分解能を向上させることにある。
（５）発明の構成
そしてこの目的は本発明によれは、入力ディジタル信号
に対応するアナログ信号を出力するＤ／Ａ変換器であっ
て、該Ｄ／Ａ変換器は入力ディジタル信号の全部又は１
部のビットの値に応じたデユーティサイクルを有するパ
ルスを発生するパルス発生回路、基準電圧、％流又Ｆｉ
電荷を分圧、分流又は再分布する分割回路、＃パルス発
生回路からの／々ルスによって制御され骸分割回路から
出力される電圧、−流又は電荷又は皺基準電圧、電流又
は電荷のいずれかを選択出力し、あるいは該分割回路の
分割比を切り換えるスイッチ回路、および該スイッチン
グあるいは該分割回路から出力される電圧、電流又は電
荷を平滑する平均化回路を具備すること′ｆｒ％黴とす
るＤ／Ａ変換器、および入力ディジタル信号に対応する
アナログ信号を出力するＤ／Ａ変換器であって、該Ｄ／
Ａ変換器は；入力ディジタル信号の全部又ｔｉ１ｍのビ
ットの値に応じ几デエーティサイクルを有するパルスを
発生するパルス発生回路、基準電圧、電流又は電荷を分
圧、分流又は再分布する分割回路、骸パルス発生回路か
らのノ９ルスによって制御され皺分割回路から出力され
る電圧、１１流又は電荷又は該基準電圧、電流又は電荷
のいずれかを選択出力し、あるいは該分割回路の分割比
を切り換えるスイッチ回路、および該スイッチ回路ある
いは骸分割回路から出力される電圧、電流又は電荷を平
滑する平均化回路を備えるＤ／Ａ変換部；入力デジタル
信号の各ビットに対する補正量を記憶するメモリ；入力
デジタル信号値に応じて該メモリのアドレスを出力する
アドレス演算回路；該アドレスの入力に応じてメモリか
ら読出された補正量全演算し、該演算結果にもとづき前
記ノ９ルス発生回路力λら出力すれるｔ４ルスのデーー
ティサイクル會補正する補正量演算回路；ランゾ関数発
生回路；ラング関数発生回路から出力されるラング信号
と前記Ｄ／ム変換部の出力信号とを比較する比較回路；
および分周計時回路；を具備し、該分周計時回路は較正
モード時に前記アドレス演算回路およびＤ／Ａ変換ｌｉ
ｄ所足の較正用ピットノ！ターンを入力しｔ為つ瓢ラン
プ関数発生回路を起動して該起動後該ランプ信号と前記
Ｄ／Ａ変換部の出力信号とｄ！一致するまでの時間を計
時し、計時した時間に対応するデータを補正量として前
記メモリに書き込み、出力モード時に前記メモリに記憶
された補正量にもとづき前記Ｄ／Ａ変換部の出力信号ｔ
−較正することを特徴とするＤ／Ａ 費換器を提供する
ことによって達成される。
に対応するアナログ信号を出力するＤ／Ａ変換器であっ
て、該Ｄ／Ａ変換器は入力ディジタル信号の全部又は１
部のビットの値に応じたデユーティサイクルを有するパ
ルスを発生するパルス発生回路、基準電圧、％流又Ｆｉ
電荷を分圧、分流又は再分布する分割回路、＃パルス発
生回路からの／々ルスによって制御され骸分割回路から
出力される電圧、−流又は電荷又は皺基準電圧、電流又
は電荷のいずれかを選択出力し、あるいは該分割回路の
分割比を切り換えるスイッチ回路、および該スイッチン
グあるいは該分割回路から出力される電圧、電流又は電
荷を平滑する平均化回路を具備すること′ｆｒ％黴とす
るＤ／Ａ変換器、および入力ディジタル信号に対応する
アナログ信号を出力するＤ／Ａ変換器であって、該Ｄ／
Ａ変換器は；入力ディジタル信号の全部又ｔｉ１ｍのビ
ットの値に応じ几デエーティサイクルを有するパルスを
発生するパルス発生回路、基準電圧、電流又は電荷を分
圧、分流又は再分布する分割回路、骸パルス発生回路か
らのノ９ルスによって制御され皺分割回路から出力され
る電圧、１１流又は電荷又は該基準電圧、電流又は電荷
のいずれかを選択出力し、あるいは該分割回路の分割比
を切り換えるスイッチ回路、および該スイッチ回路ある
いは骸分割回路から出力される電圧、電流又は電荷を平
滑する平均化回路を備えるＤ／Ａ変換部；入力デジタル
信号の各ビットに対する補正量を記憶するメモリ；入力
デジタル信号値に応じて該メモリのアドレスを出力する
アドレス演算回路；該アドレスの入力に応じてメモリか
ら読出された補正量全演算し、該演算結果にもとづき前
記ノ９ルス発生回路力λら出力すれるｔ４ルスのデーー
ティサイクル會補正する補正量演算回路；ランゾ関数発
生回路；ラング関数発生回路から出力されるラング信号
と前記Ｄ／ム変換部の出力信号とを比較する比較回路；
および分周計時回路；を具備し、該分周計時回路は較正
モード時に前記アドレス演算回路およびＤ／Ａ変換ｌｉ
ｄ所足の較正用ピットノ！ターンを入力しｔ為つ瓢ラン
プ関数発生回路を起動して該起動後該ランプ信号と前記
Ｄ／Ａ変換部の出力信号とｄ！一致するまでの時間を計
時し、計時した時間に対応するデータを補正量として前
記メモリに書き込み、出力モード時に前記メモリに記憶
された補正量にもとづき前記Ｄ／Ａ変換部の出力信号ｔ
−較正することを特徴とするＤ／Ａ 費換器を提供する
ことによって達成される。
（６）発明の実施例
以下図面を用いて本発明の詳細な説明する。
第４図は、本発明の１実施例に係るＤ／Ａ変換器を部分
的に示す。第４図の回路は容量Ｃ１およびＣＩからなる
分圧器と入力ディソタル信号に応じたデユーティサイク
ルで切り換えられるスイッチ鎧を具備する。
的に示す。第４図の回路は容量Ｃ１およびＣＩからなる
分圧器と入力ディソタル信号に応じたデユーティサイク
ルで切り換えられるスイッチ鎧を具備する。
第４図の回路において、スイッチｓｗ １（１）側に接
続したときの出力電圧Ｖ、。１（１）およびスイッチＳ
Ｗを（２）＠に切り換えたときの出力電圧Ｖ。。Ｔ（２
）は電荷分有期によれはそれぞれ以下のように表わされ
る。
続したときの出力電圧Ｖ、。１（１）およびスイッチＳ
Ｗを（２）＠に切り換えたときの出力電圧Ｖ。。Ｔ（２
）は電荷分有期によれはそれぞれ以下のように表わされ
る。
自
ＶＯＵＴ（１）＝Ｖｌ ＋ （ＶＩ Ｖ＊）
−（１）Ｃ１＋Ｃ鵞 ｖｏｕｔ（２）＝％
＝（２）したがって、第５図に示されるよ
うにスイッチＦｉＷが（１）ＩＩＩＫ接続されている時
間をｊｓ、（２）Ｉｌｌに接続されている時間ｔＴｍと
し、出力電圧Ｖ。ｕＴを低域フィルタ上用いてリッグル
分を除くことにより平均化となり、容量ＣＩ ＋ ＣＢ
の比によって分圧される電圧管さらに時間比Ｔ１／Ｔｓ
によって分圧することができる。例えばＣＰＣ＠ ＊丁
１−Ｔ鵞 とすると（３）式となシ、またＣ １ ”
２Ｃ＠ ＊ Ｔ を冨２Ｔ１とすると（３）式より の電位が得られる。
−（１）Ｃ１＋Ｃ鵞 ｖｏｕｔ（２）＝％
＝（２）したがって、第５図に示されるよ
うにスイッチＦｉＷが（１）ＩＩＩＫ接続されている時
間をｊｓ、（２）Ｉｌｌに接続されている時間ｔＴｍと
し、出力電圧Ｖ。ｕＴを低域フィルタ上用いてリッグル
分を除くことにより平均化となり、容量ＣＩ ＋ ＣＢ
の比によって分圧される電圧管さらに時間比Ｔ１／Ｔｓ
によって分圧することができる。例えばＣＰＣ＠ ＊丁
１−Ｔ鵞 とすると（３）式となシ、またＣ １ ”
２Ｃ＠ ＊ Ｔ を冨２Ｔ１とすると（３）式より の電位が得られる。
なお、第４図の回路においては、各容量Ｃ１およびＣ３
の電荷が時間と共に放電するため、適当な間隔で充電し
てやる必要があるが、この間隔は時間（Ｔｒ＋Ｔｓ）よ
りも充分に長くすることができるため上述のスイッチＳ
Ｗの切シ換えによる分圧動作に悪影響を及はすことはな
い。また、スイッチｓｗｔ−制御するデエーティサイク
ルＴｔ ＡＴ１＋ Ｔｓ ）の制御ノ９ルスは例えｄマ
イクロコンピュータあるいは種々のディジタル回路に用
いられるマスタクロック信号を分周して種々の周期の信
号を作成し、この種々の信号をフリラグフロッグ及び論
理ゲート轡で構成された論理回路に入力することによシ
、入力ディジタル信号に対応する任意のパルス幅の制御
ノ母ルスを得ることができる。１例として、マスタクロ
ックの周期ｔ−Ｔ・とすると時間”１ ｅ Ｔ禽の最小
変化幅はＴｏとすることができ、例えばＴ１＋Ｔ雪＝２
・Ｔ・ としておくと最大２ ＋１ｍ類のパルス幅
を得ることができる。すなわち、分解能１０ビツトの出
力電圧を得ることができる。
の電荷が時間と共に放電するため、適当な間隔で充電し
てやる必要があるが、この間隔は時間（Ｔｒ＋Ｔｓ）よ
りも充分に長くすることができるため上述のスイッチＳ
Ｗの切シ換えによる分圧動作に悪影響を及はすことはな
い。また、スイッチｓｗｔ−制御するデエーティサイク
ルＴｔ ＡＴ１＋ Ｔｓ ）の制御ノ９ルスは例えｄマ
イクロコンピュータあるいは種々のディジタル回路に用
いられるマスタクロック信号を分周して種々の周期の信
号を作成し、この種々の信号をフリラグフロッグ及び論
理ゲート轡で構成された論理回路に入力することによシ
、入力ディジタル信号に対応する任意のパルス幅の制御
ノ母ルスを得ることができる。１例として、マスタクロ
ックの周期ｔ−Ｔ・とすると時間”１ ｅ Ｔ禽の最小
変化幅はＴｏとすることができ、例えばＴ１＋Ｔ雪＝２
・Ｔ・ としておくと最大２ ＋１ｍ類のパルス幅
を得ることができる。すなわち、分解能１０ビツトの出
力電圧を得ることができる。
この場合マスタクロックとして１０ＭＨ＄ のものを用
いるとＴ（１＝ １００ ｎ８となり、ｌＯビットの分
解能ｔ−得るためには２”＝１０２４でおるから、Ｔｓ
＋Ｔｘ ”ｉ １０２μｓとなり、サンプリング周波
数９．８ｋＨｍが実現できる。また出力電圧の平滑用の
フィルタとしては音声帯域用の４ ｋＨｚないし３．４
ｋＨｚ＠ｉｊのカットオフ周波数の低域フィルタを用い
ることによってリッグル成分は充分除去できる。
いるとＴ（１＝ １００ ｎ８となり、ｌＯビットの分
解能ｔ−得るためには２”＝１０２４でおるから、Ｔｓ
＋Ｔｘ ”ｉ １０２μｓとなり、サンプリング周波
数９．８ｋＨｍが実現できる。また出力電圧の平滑用の
フィルタとしては音声帯域用の４ ｋＨｚないし３．４
ｋＨｚ＠ｉｊのカットオフ周波数の低域フィルタを用い
ることによってリッグル成分は充分除去できる。
このように、第４図の回路ｕ２ｍの容量とスイッチを具
備し、その他図示されていない数個の演算増龜器と抵抗
と容量等からなる平滑用フィルタおよび制御パルス発生
回路を付加することによってＤ／ム変換器を構成するこ
とができるため、アナログ信号用素子の数が減少し集積
度を非常に大きくすることができる。
備し、その他図示されていない数個の演算増龜器と抵抗
と容量等からなる平滑用フィルタおよび制御パルス発生
回路を付加することによってＤ／ム変換器を構成するこ
とができるため、アナログ信号用素子の数が減少し集積
度を非常に大きくすることができる。
第６図は、上述の時間比による分圧と共に容量による分
圧比をも入力ディジタル信号に応じて変えることができ
るようにし、サンプリング周波数を低下させることなく
分解能およ′び精ｆｔ高くすることができるようにした
ものである。第６図の分圧回路は、２のべき乗に′Ｎみ
づけされた容量ｃｏ。
圧比をも入力ディジタル信号に応じて変えることができ
るようにし、サンプリング周波数を低下させることなく
分解能およ′び精ｆｔ高くすることができるようにした
ものである。第６図の分圧回路は、２のべき乗に′Ｎみ
づけされた容量ｃｏ。
Ｃｍ ｓ２ｃ＊ ｌ ４Ｃｓ ＋ ８Ｃ（１＊ １６ｃ
＠ ＋ ３２ＣＯ％容量による分圧比を切り換えるため
のスイッチ謂ｌ。
＠ ＋ ３２ＣＯ％容量による分圧比を切り換えるため
のスイッチ謂ｌ。
ＢＮ２ ＊鎧＠ ＋ ＢＮ４ ＋ ８Ｗ＠ ＋鎧・およ
び時間比による分圧すなわちノヤルス幅変調を行なうた
めのスイッチ謂勢によって構成される。
び時間比による分圧すなわちノヤルス幅変調を行なうた
めのスイッチ謂勢によって構成される。
第６図においては、例えば入力ディジタル信号の内の６
ピツトを用いてそれぞれスイッチＦＮ１ないし謂・を切
シ俟え、基準電圧Ｖ１．Ｖ１を２のべき乗に重みづけさ
れた容量によって種々の値に分圧している。この時の出
力電圧Ｖ。。、ＦｉスイッチＳＷが電圧Ｖｔ１ｌｌＪに
接続されているものとすればとなカ、この場合ｃ、−ｚ
ｃｏであり、ｎ ＦｉＯないし６３の値でおる。
ピツトを用いてそれぞれスイッチＦＮ１ないし謂・を切
シ俟え、基準電圧Ｖ１．Ｖ１を２のべき乗に重みづけさ
れた容量によって種々の値に分圧している。この時の出
力電圧Ｖ。。、ＦｉスイッチＳＷが電圧Ｖｔ１ｌｌＪに
接続されているものとすればとなカ、この場合ｃ、−ｚ
ｃｏであり、ｎ ＦｉＯないし６３の値でおる。
さらに、スイッチｆｆを、第４図の場合と同様に、電圧
ｖｌ側および電圧Ｖｍ Ｉｌｌにそれぞれ時間ＴＩおよ
びＴ翼の間ずつ接続する・中ルス幅変調によって制御す
ることにより出力電圧Ｖ。、Ｊアはとなシ、例えば入力
ディジタル信号の４ピツ）を用いてパルス＠を変化させ
ることにより１０ビツトの分解能が得らｎる。この場合
、マスタクロックとして前述の例と同様に１０ＭＨｚＯ
ものを用いるとＴ１＋Ｔｓ −１，６Ｊ８ となり、
ナングリング周波数６２５ ｋＨｚが実現できる。また
、出力電圧Ｖ、。。
ｖｌ側および電圧Ｖｍ Ｉｌｌにそれぞれ時間ＴＩおよ
びＴ翼の間ずつ接続する・中ルス幅変調によって制御す
ることにより出力電圧Ｖ。、Ｊアはとなシ、例えば入力
ディジタル信号の４ピツ）を用いてパルス＠を変化させ
ることにより１０ビツトの分解能が得らｎる。この場合
、マスタクロックとして前述の例と同様に１０ＭＨｚＯ
ものを用いるとＴ１＋Ｔｓ −１，６Ｊ８ となり、
ナングリング周波数６２５ ｋＨｚが実現できる。また
、出力電圧Ｖ、。。
の精度は各容量の蒙差および時間Ｔ１ ＊ Ｔ＠の誤差
によって決定される。スイッチ謂ヲ各時間Ｔ １ ｅ！
雪ごとに切シ換える丸めの制御パルスは水晶発振器を用
いて作成したマスタクロックをディジタル的に処理して
作られるので、各時間Ｔ１＊Ｔ１の精度はきわめて高く
することができる。したがって、上述の分圧回路におい
て容量の切り換えをディジタル入力信号の下位ビットに
対応して行ない、パルス幅変ｖＩ４Ｙｒ上位ビットに対
応して行なうことによ）、各容量の精度が低い場合でも
全体としての精度を高くすることができる。ま九逆に、
上位ビットで容量の切夛換えを下位ビットで／中ルス幅
変ｗＩ４を行なった場合には出力電圧のりラブル成分Ｏ
ｍ１波数を高くすることができるため、帯域Ｏ広い低域
フィルタを使用しても充分にリッグル成分を除去するこ
とができる。
によって決定される。スイッチ謂ヲ各時間Ｔ １ ｅ！
雪ごとに切シ換える丸めの制御パルスは水晶発振器を用
いて作成したマスタクロックをディジタル的に処理して
作られるので、各時間Ｔ１＊Ｔ１の精度はきわめて高く
することができる。したがって、上述の分圧回路におい
て容量の切り換えをディジタル入力信号の下位ビットに
対応して行ない、パルス幅変ｖＩ４Ｙｒ上位ビットに対
応して行なうことによ）、各容量の精度が低い場合でも
全体としての精度を高くすることができる。ま九逆に、
上位ビットで容量の切夛換えを下位ビットで／中ルス幅
変ｗＩ４を行なった場合には出力電圧のりラブル成分Ｏ
ｍ１波数を高くすることができるため、帯域Ｏ広い低域
フィルタを使用しても充分にリッグル成分を除去するこ
とができる。
１に７図は、容量による分圧回路に代えて抵抗列によっ
て構成される分圧回路にパルス幅変調を用いたものを示
す。同図においては、基準電圧Ｖ□、＋およびＶ□、−
間の電圧管複数の抵抗によりて分圧して電圧Ｖ３ ＃
Ｖ４ ｔ’作成し、これらの電圧Ｖｓおよびｖ４が入力
ディジタル信号に応じてスイッチ鎧によって切り擲見ら
れる。スイッチ鎧が電圧Ｖｓ側に接続されている時間ｔ
’Ｔｓ、電圧Ｖｎｌ！に接続されている時間ｔＴ４ と
すると平均化された出力電圧Ｖ。ＵＴは ５ ｖｏａｔ ＝■４ ＋ Ｔｓ＋Ｔｉ （Ｖｓ Ｖ４ ）
−（８）となり、入力ディジタル信号に対応する出
方電圧を得ることができる。
て構成される分圧回路にパルス幅変調を用いたものを示
す。同図においては、基準電圧Ｖ□、＋およびＶ□、−
間の電圧管複数の抵抗によりて分圧して電圧Ｖ３ ＃
Ｖ４ ｔ’作成し、これらの電圧Ｖｓおよびｖ４が入力
ディジタル信号に応じてスイッチ鎧によって切り擲見ら
れる。スイッチ鎧が電圧Ｖｓ側に接続されている時間ｔ
’Ｔｓ、電圧Ｖｎｌ！に接続されている時間ｔＴ４ と
すると平均化された出力電圧Ｖ。ＵＴは ５ ｖｏａｔ ＝■４ ＋ Ｔｓ＋Ｔｉ （Ｖｓ Ｖ４ ）
−（８）となり、入力ディジタル信号に対応する出
方電圧を得ることができる。
第８図は、上述の各分圧回路を用いて構成されるＤ／Ａ
変換器の概略を示す。同図のＤ／Ａ変換器は、例えば第
４図、ｍ６図才たは第７図に示されるような分圧回路１
１演算増幅器と抵抗と容量等からな夛平渭用の低域フィ
ルタおよび出カパッファ回路を兼ねるフィルタおよびイ
ンピーダンス変換回路２、ディソタルヵウンタ等で構成
される周波数分周回路３、スイッチ信号発生回路４、お
よび人カパッファ回路５等によって構成される。
変換器の概略を示す。同図のＤ／Ａ変換器は、例えば第
４図、ｍ６図才たは第７図に示されるような分圧回路１
１演算増幅器と抵抗と容量等からな夛平渭用の低域フィ
ルタおよび出カパッファ回路を兼ねるフィルタおよびイ
ンピーダンス変換回路２、ディソタルヵウンタ等で構成
される周波数分周回路３、スイッチ信号発生回路４、お
よび人カパッファ回路５等によって構成される。
鮪８図の構成においては、周波数分周回路３においてマ
スタクロックＣＬＫを分周して各種の周波数の分周パル
ス信号が作られスイッチ信号発生回路４に入力される。
スタクロックＣＬＫを分周して各種の周波数の分周パル
ス信号が作られスイッチ信号発生回路４に入力される。
一方、入力ディジタル信号Ｄ１オも入カパッファ回路５
を介してスイッチ信号発生回路４に入力され、該入力デ
ィジタル信号り、、に対応するデエーティサイクルを有
するスイッチ信号Ｃｓｗ＊ ＣＩｆが作成されて発汗回
路１に印加される。分圧回路ｌにおいては、しスイッチ
信号ＣＩＷ＃ ｃｓｖにもとづき前述のようにして例え
と基準電圧Ｖ１ ＋ Ｖｓ を分圧し、かつフィルタ及
びインピーダンス変換回路２において分圧された電圧の
平滑等が行なわれ、入力ｒイジタル信号ｐ４に対応する
アナログ出方電圧ｖｏｕｔが作成される。
を介してスイッチ信号発生回路４に入力され、該入力デ
ィジタル信号り、、に対応するデエーティサイクルを有
するスイッチ信号Ｃｓｗ＊ ＣＩｆが作成されて発汗回
路１に印加される。分圧回路ｌにおいては、しスイッチ
信号ＣＩＷ＃ ｃｓｖにもとづき前述のようにして例え
と基準電圧Ｖ１ ＋ Ｖｓ を分圧し、かつフィルタ及
びインピーダンス変換回路２において分圧された電圧の
平滑等が行なわれ、入力ｒイジタル信号ｐ４に対応する
アナログ出方電圧ｖｏｕｔが作成される。
１１Ｉ９図は、スイッチ信号発生回路の具体的構成Ｏ１
例管示す。同図において、ム００．ム０１．ム１１・・
・、ムＯ，−１＋ム１．−１ｌＡＯｎＩＡＩｎ：ＡＯＩ
Ａ１＃・−・、ムｎ−２゜ム１．はアンドダート、ＯＧ
Ｉ、・・’ ＊ ＯＧｍ−１ｔＯＧ、ＯＧはオアダート
、セしてＩＮＶはインバータである。
例管示す。同図において、ム００．ム０１．ム１１・・
・、ムＯ，−１＋ム１．−１ｌＡＯｎＩＡＩｎ：ＡＯＩ
Ａ１＃・−・、ムｎ−２゜ム１．はアンドダート、ＯＧ
Ｉ、・・’ ＊ ＯＧｍ−１ｔＯＧ、ＯＧはオアダート
、セしてＩＮＶはインバータである。
第９図の構成において、カウンタ３は入力クロックＣＬ
Ｋを計数し第１Ｏ図に示すように各周波数／＠ｏｆ＞
＋・・・ｌ／１１の信号を出力する。これらの各信号は
入力データの各ビットの信号Ｄ・＋Ｄ１＋ＡＯ１，Ａ１
１．・・・、ムＯｌム１ を通過し、オアダートｎ
ｎ ０ＧＩ 、 ・、 ＯＧ 、 ＯＧおよび７７ドｆ−）
ＡＯ，ＡＩ、・。
Ｋを計数し第１Ｏ図に示すように各周波数／＠ｏｆ＞
＋・・・ｌ／１１の信号を出力する。これらの各信号は
入力データの各ビットの信号Ｄ・＋Ｄ１＋ＡＯ１，Ａ１
１．・・・、ムＯｌム１ を通過し、オアダートｎ
ｎ ０ＧＩ 、 ・、 ＯＧ 、 ＯＧおよび７７ドｆ−）
ＡＯ，ＡＩ、・。
Ａニー、を含む波形形成回路において腋入力データに対
応するｒニーティサイクルのスイッチ信号ｃ？。
応するｒニーティサイクルのスイッチ信号ｃ？。
ＣＴが発生される。例えば入力データ１１００・・・０
１０”の場合は、アンドｆｆ −） ＡＩ の出力およ
びアンドｒ−）ＡＩの出力が高レベルとなりこれらの各
出力がオアｆｆ −） ＯＧで合成されて、總１０図に
示すようなスイッチ信号Ｃ１が得られる。したかって、
第９図の回路について嫁 ＣＴｘｒ、 ｌ）、へ十（Ｄ、＋Ｄ、／、 ’） ＣＤ
、−、／、−。
１０”の場合は、アンドｆｆ −） ＡＩ の出力およ
びアンドｒ−）ＡＩの出力が高レベルとなりこれらの各
出力がオアｆｆ −） ＯＧで合成されて、總１０図に
示すようなスイッチ信号Ｃ１が得られる。したかって、
第９図の回路について嫁 ＣＴｘｒ、 ｌ）、へ十（Ｄ、＋Ｄ、／、 ’） ＣＤ
、−、／、−。
＋（Ｄｌｌ−１＋Ｄｎ−１ｆｍ−１）・（・・・＋（Ｄ
１＋Ｄｌ／１ ） Ｄ・ｆ、）〕が成立する。
１＋Ｄｌ／１ ） Ｄ・ｆ、）〕が成立する。
第１１図は、以上の実施例にもとづいて構成し九自己較
正形り／ム変換器を示す。同図のＤ／Ａ変換器は、自己
較正期間中に、カウンタによって得られたディジタル信
号によるＤ／Ａ変換器出力と０１時定数を用いたランプ
関数発生回路の出力とを比較し、これらの出力の差を時
間又はディジタル量としてとらえ補正量として所定のメ
モリに記憶しておき、出力モード期間において該メモリ
の内容にもとづき入力信号の各ビットに対応する補正量
でスイッチング信号を作成し、これによりＤ／Ａ変換器
出力を補正するものである。
正形り／ム変換器を示す。同図のＤ／Ａ変換器は、自己
較正期間中に、カウンタによって得られたディジタル信
号によるＤ／Ａ変換器出力と０１時定数を用いたランプ
関数発生回路の出力とを比較し、これらの出力の差を時
間又はディジタル量としてとらえ補正量として所定のメ
モリに記憶しておき、出力モード期間において該メモリ
の内容にもとづき入力信号の各ビットに対応する補正量
でスイッチング信号を作成し、これによりＤ／Ａ変換器
出力を補正するものである。
１１１１図において、１１．１２．１３．１４はそれぞ
れセレクタム、Ｂ、Ｃ，Ｄであり、１５゜１６はそれぞ
れデータを一時格納するレノスタＡ。
れセレクタム、Ｂ、Ｃ，Ｄであり、１５゜１６はそれぞ
れデータを一時格納するレノスタＡ。
Ｂでめり、１８Ｆｉ７ドレス演算回路、１９はメモリ、
２０は分局、波形整形回路を含む補正量演算回路、２１
１１制彎回路、２２は分周および計時回路、２３＃′ｉ
ラング関数発生回路、２４は比較器である。
２０は分局、波形整形回路を含む補正量演算回路、２１
１１制彎回路、２２は分周および計時回路、２３＃′ｉ
ラング関数発生回路、２４は比較器である。
第１１図の回路において、出力モード期間においては、
入力データＤＸＭがレジスタムおよびＢに読込まれ、レ
ジスタＢＫ絖み込まれたデータは入力データ読込信号Ｒ
Ｄおよびオフとなっている選択信号罰によってセレクタ
Ｃｔ−介してアドレス演算回路１８に入力される。アド
レス演算回路は入力データＤ１Ｎの各ビットに対応した
補正量が記憶されているメモリ１９の単数又Ｆｉａ数の
絶対アドレスムを出力する。メモリ１９は該絶対アドレ
スムに従って補正量をデータ出力としてセレクタＤｉ介
して補正量演算回路２０に入力する。骸補正量演算回路
２０においては、入力された補正量の値にもとづき補正
されたディジタルデータを作成し、またクロｙりＣＫヲ
分局して各周波数の信号を作成し、これら各周波数の信
号を該ディジタルデータにもとづき合成して補正スイッ
チング信号Ｃ７およびＣＴｔ作る。ｉた、入力データＤ
４は入力データ読込信号ＲＤよシ若干遅延した信号ＤＡ
ＣＬＫによってレジスタムを介してセレクタＢに入力さ
れる。セレクタＢは、容量分圧回路の各容量の初期電荷
を設定する充放電時には初期電荷管一定にするためのｒ
ソタルパターンを作り、Ｄ／ム肇換器１７に入力して初
期設定を行なう。
入力データＤＸＭがレジスタムおよびＢに読込まれ、レ
ジスタＢＫ絖み込まれたデータは入力データ読込信号Ｒ
Ｄおよびオフとなっている選択信号罰によってセレクタ
Ｃｔ−介してアドレス演算回路１８に入力される。アド
レス演算回路は入力データＤ１Ｎの各ビットに対応した
補正量が記憶されているメモリ１９の単数又Ｆｉａ数の
絶対アドレスムを出力する。メモリ１９は該絶対アドレ
スムに従って補正量をデータ出力としてセレクタＤｉ介
して補正量演算回路２０に入力する。骸補正量演算回路
２０においては、入力された補正量の値にもとづき補正
されたディジタルデータを作成し、またクロｙりＣＫヲ
分局して各周波数の信号を作成し、これら各周波数の信
号を該ディジタルデータにもとづき合成して補正スイッ
チング信号Ｃ７およびＣＴｔ作る。ｉた、入力データＤ
４は入力データ読込信号ＲＤよシ若干遅延した信号ＤＡ
ＣＬＫによってレジスタムを介してセレクタＢに入力さ
れる。セレクタＢは、容量分圧回路の各容量の初期電荷
を設定する充放電時には初期電荷管一定にするためのｒ
ソタルパターンを作り、Ｄ／ム肇換器１７に入力して初
期設定を行なう。
次に、自己較正時における動作を説明する。計時回路２
２による較正信号又は外部からのリセット信号によって
自己較正モードに移り、皿信号すなわち自己較正期間フ
ラグ管オンにして外部回路に自己較正モードである旨の
通知を行なう。自己較正モードが出力モードと異なる点
は、入力データＤ１）ｌ に変えて分周回路２２の出
力ＤＡが各セレクタにおいて選択され、かつメモリ１９
からＯｒ−夕出力は補正なしの値とされる点であ夛、そ
の他祉出力モードと同様の手脂で制御されてデータＤＡ
の１つの値に対するアナログ出カム。Ｕｔが得られる。
２による較正信号又は外部からのリセット信号によって
自己較正モードに移り、皿信号すなわち自己較正期間フ
ラグ管オンにして外部回路に自己較正モードである旨の
通知を行なう。自己較正モードが出力モードと異なる点
は、入力データＤ１）ｌ に変えて分周回路２２の出
力ＤＡが各セレクタにおいて選択され、かつメモリ１９
からＯｒ−夕出力は補正なしの値とされる点であ夛、そ
の他祉出力モードと同様の手脂で制御されてデータＤＡ
の１つの値に対するアナログ出カム。Ｕｔが得られる。
但し、自己較正モードにおいてはランプ関数発生回路２
３が動作し、比較器２４において該回路２３から出力さ
れるランプ信号と前記アナログ出カム。□とが比較され
る。ランプ信号は皺回路２３に入力される同期信号８Ｙ
Ｎによって発生ｔ−鮨始して所定の時定数で下降又は上
昇し、また比較器２４は１ラング信号とアナログ出カム
。ｕ７とを比較してレベルが一致した時に出力ＣＰをオ
フにする。したがって、皺出力ＣＰはラング信号の発生
時点から両者のレベルが一致した時点まで例えば高いレ
ベルになる信号となシ、この出力ＣＰの時間幅に相当す
る時間を補正量すなわち書込みデータＤＷとしてメモリ
１９に書き込む。
３が動作し、比較器２４において該回路２３から出力さ
れるランプ信号と前記アナログ出カム。□とが比較され
る。ランプ信号は皺回路２３に入力される同期信号８Ｙ
Ｎによって発生ｔ−鮨始して所定の時定数で下降又は上
昇し、また比較器２４は１ラング信号とアナログ出カム
。ｕ７とを比較してレベルが一致した時に出力ＣＰをオ
フにする。したがって、皺出力ＣＰはラング信号の発生
時点から両者のレベルが一致した時点まで例えば高いレ
ベルになる信号となシ、この出力ＣＰの時間幅に相当す
る時間を補正量すなわち書込みデータＤＷとしてメモリ
１９に書き込む。
同様にして順次分周および計時回路より所定のビットノ
リーンをデータＤＡとして出力して補正量を求め、メモ
リ１９に順次書き込む。このようにして、所定のパター
ンにつき補正量の書き込みが終了すると、冊信号をオフ
にして自己較正期間を終了し出力←ドに移る。なお、自
己較正モードの場合はＨＤ信号によって制御される図示
しないｒ−ト回路によりアナログ出力Ａ。□が集ＩＩｉ
回路チップ外に出力されないようにすることも可能であ
り、また、ランプ関数の時定数管充分負くすることによ
シ、ラング信号がＩ ＬＳＢの電位分は埋リニアに変化
する以前にカウンタ￥ｒＤ／ム変換器の分解能分動作さ
せて一致するデータを得、これを補正量とすることも可
能である。
リーンをデータＤＡとして出力して補正量を求め、メモ
リ１９に順次書き込む。このようにして、所定のパター
ンにつき補正量の書き込みが終了すると、冊信号をオフ
にして自己較正期間を終了し出力←ドに移る。なお、自
己較正モードの場合はＨＤ信号によって制御される図示
しないｒ−ト回路によりアナログ出力Ａ。□が集ＩＩｉ
回路チップ外に出力されないようにすることも可能であ
り、また、ランプ関数の時定数管充分負くすることによ
シ、ラング信号がＩ ＬＳＢの電位分は埋リニアに変化
する以前にカウンタ￥ｒＤ／ム変換器の分解能分動作さ
せて一致するデータを得、これを補正量とすることも可
能である。
（７）発明の効果
以上述べたように、本発明によれば、時間幅を制御する
ことにより分圧比轡を変化させるから、回路素子の重数
値の誤差および変化によって出力電圧の精度が悪化する
ことがなく、また回路素子数をそれなど増加することな
くＤ／Ａ変換器尋の分解能を向上させることができる。
ことにより分圧比轡を変化させるから、回路素子の重数
値の誤差および変化によって出力電圧の精度が悪化する
ことがなく、また回路素子数をそれなど増加することな
くＤ／Ａ変換器尋の分解能を向上させることができる。
第１図ないし８１Ｎ３図は、従来形のＤ／▲変換器等に
用いられる分圧回路金示す電気回路図、第４図は、本発
明に係るＤ／▲変換器の原理全説明するための電気回路
図、 纂５図は、第４図の回路の動作を説明する丸めの波形図
、 第６図および第７図は、本発明の実ＪｌＩＩＩＦＩｌに
係るＤ／▲変換器に用いられる分圧回路の例を示す電気
回路図、 第８図は、本発明の１実施例に係るＤ／▲変換器を示す
ブロック回路図、 ｌＥ９図は、第８図の回路に使用ざれているスイッチ信
号発生回路の構成を示すブロック回路図、第１０図は、
第９図の回路の動作を説明するための波形図、そして 第１１図は、本発明に係る自己較正形Ｄ／▲賢換器を示
すブロック回路図である。 Ｒ ｒ Ｒ＠ 、Ｒ１ ＋ ＝・＊ Ｒｙｌ ’抵抗、
Ｃ＠ ＊ Ｃ１＊ Ｃｓ：容量、８Ｗ ＊ ＳＷＩ ＋
ＳＷｓ ＊ ｓｖｉｘ ＋ ＳＷＩ ＊ ８Ｗａ ＊
ＳＷＩ ＋ＳＷ． ：スイッチ、１：分圧回路、２：
フィルタおよびインピーダンス変換回路、３：分周回路
、４：スイッチ信号発生回路、５：入カパッフア、■■
：インパータ、ＡＯＯ．▲０１．▲１１．・・・、▲０
，▲ｌｎ。 ▲０．ＡＩ．・・・、札ー，ニア／ドグート、ＯＧ．Ｏ
Ｇｌ，・・・ 。 ＯＧ：オ７１”−｝、１１，１２．１３．１４：−１＝
レクタ、１５，１６．１７：レジスタ、１８：アドレス
演算回路、１９：メモリ、２０：補正量演算回路、２ｌ
：制御回路、２２：分周および計時回路、２３：ラング
関数発生回路、２４：比較器。 第１図 第２図 第３図 Ｏｕｔ 第４図 第５図 第６図 Ｖｏｕｔ ■２ 第７図 第８図
用いられる分圧回路金示す電気回路図、第４図は、本発
明に係るＤ／▲変換器の原理全説明するための電気回路
図、 纂５図は、第４図の回路の動作を説明する丸めの波形図
、 第６図および第７図は、本発明の実ＪｌＩＩＩＦＩｌに
係るＤ／▲変換器に用いられる分圧回路の例を示す電気
回路図、 第８図は、本発明の１実施例に係るＤ／▲変換器を示す
ブロック回路図、 ｌＥ９図は、第８図の回路に使用ざれているスイッチ信
号発生回路の構成を示すブロック回路図、第１０図は、
第９図の回路の動作を説明するための波形図、そして 第１１図は、本発明に係る自己較正形Ｄ／▲賢換器を示
すブロック回路図である。 Ｒ ｒ Ｒ＠ 、Ｒ１ ＋ ＝・＊ Ｒｙｌ ’抵抗、
Ｃ＠ ＊ Ｃ１＊ Ｃｓ：容量、８Ｗ ＊ ＳＷＩ ＋
ＳＷｓ ＊ ｓｖｉｘ ＋ ＳＷＩ ＊ ８Ｗａ ＊
ＳＷＩ ＋ＳＷ． ：スイッチ、１：分圧回路、２：
フィルタおよびインピーダンス変換回路、３：分周回路
、４：スイッチ信号発生回路、５：入カパッフア、■■
：インパータ、ＡＯＯ．▲０１．▲１１．・・・、▲０
，▲ｌｎ。 ▲０．ＡＩ．・・・、札ー，ニア／ドグート、ＯＧ．Ｏ
Ｇｌ，・・・ 。 ＯＧ：オ７１”−｝、１１，１２．１３．１４：−１＝
レクタ、１５，１６．１７：レジスタ、１８：アドレス
演算回路、１９：メモリ、２０：補正量演算回路、２ｌ
：制御回路、２２：分周および計時回路、２３：ラング
関数発生回路、２４：比較器。 第１図 第２図 第３図 Ｏｕｔ 第４図 第５図 第６図 Ｖｏｕｔ ■２ 第７図 第８図
Claims (1)
- 【特許請求の範囲】 Ｌ 入力ｒイジタル償号に対応するアナログ信号管出力
するＤ／ム変換器でありて、該Ｄ／ム変ａＳは入力ディ
ジタル信号の全部又はＩｌｇのビットＯ値に応じたデ１
−ティサイクルを有するパルスを発生するパルス発生回
路、１１１準電圧、電流又は電荷を分圧、分流又は再分
布する分割回路、該Δルス＊髪ｉｉ＋路からＯΔパルス
よって制御され皺分割■路から出力される電圧、電流又
は電荷又は該基準電圧、電流又は電荷のいずれかを選択
出力し、あるいは該分割１路Ｏ分割比１ｍり＊えるスイ
ッチ回路、および該スイッチ回路あるいは該分−−路か
ら出力される電圧、電流又は電荷を平滑する平均化−Ｉ
Ｉ會＾備することｔ特徴とするＤ／ム変鶴暢。 龜 入力ディジタル信号に対応するアナログ償号會出力
するＤ／ム変換器であって、該Ｄ／ム襞換器は；入力デ
ィジタル信号の全部又は１郁Ｏビツトの値に応じたデ為
−ティサイクルを有するパルス管発生するパルス発生回
路、基準電圧、電流又は電荷全分圧、分流又は再分布す
る分割回路、該パルス発惣回路からＣ）パルスによって
制御され該分割回路から出力される電圧、電流又は電荷
叉は該基準電圧、電流又は電荷のいずれかを選択出力し
、あるいは皺分割回路の分割比を切夛換えるスイッチ回
路、および該スイッチ回路あるいは該分割回路から出力
される電圧、電流又は電荷管平滑する平均化回路を備え
るＤ／ム変換郁；入力デジタル信号の各ビットに対する
補正量を記憶するメ篭り；入力デジタル信号値に応じて
鋏メモリＯアドレスを出力するアドレス演−１路；鋏ア
ドレスの人力に応じてメモリから請出された補正量を演
算し、該演算結果にもとづき前記パルス発生回路から出
力されるパルスＯｒ＆−ティサイクルを補正する補正量
演算回路；ラン！関数発生開路；ラング関数発生回路か
ら出力されるラング信号と前記Ｄ／ム変換部の出力信号
とｔＪｔ較する比験回路：および分周計時回路；を具備
し、骸分局計時回路は較正モード時に前記アドレス演算
回路およびＤ／ム変換１１に所定の較正用ピッ）ノリー
ンを入力しかつ骸うンプ関数発住回路を起動して皺起動
後骸ランプ信号と前記Ｄ／Ａ ＩＩ”換部の出力信号と
が一致するまでの時間を計時し、計時し九時間に１１１
Ｉ応するデータ管補正量として前記メモリに書龜込拳、
出力モード時に前記メモリに記憶された補正量にもとづ
暑前記り／ム変換部の出力信号を較正することを特徴と
するＤ／Ａ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213402A JPS58116815A (ja) | 1981-12-29 | 1981-12-29 | Ｄ／ａ変換器 |
| US06/418,008 US4578772A (en) | 1981-09-18 | 1982-09-14 | Voltage dividing circuit |
| DE8282304873T DE3279263D1 (en) | 1981-09-18 | 1982-09-16 | Voltage dividing circuit |
| EP82304873A EP0075441B1 (en) | 1981-09-18 | 1982-09-16 | Voltage dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213402A JPS58116815A (ja) | 1981-12-29 | 1981-12-29 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58116815A true JPS58116815A (ja) | 1983-07-12 |
Family
ID=16638619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56213402A Pending JPS58116815A (ja) | 1981-09-18 | 1981-12-29 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58116815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132422A (ja) * | 1983-12-21 | 1985-07-15 | Oki Electric Ind Co Ltd | デイジタルアナログ変換器 |
| JPH01233919A (ja) * | 1988-03-15 | 1989-09-19 | Nec Corp | ディジタル・アナログ変換回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157280A (en) * | 1974-11-15 | 1976-05-19 | Matsushita Electric Ind Co Ltd | dda henkanki |
| JPS5451365A (en) * | 1977-09-29 | 1979-04-23 | Matsushita Electric Ind Co Ltd | D-a converter |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
-
1981
- 1981-12-29 JP JP56213402A patent/JPS58116815A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157280A (en) * | 1974-11-15 | 1976-05-19 | Matsushita Electric Ind Co Ltd | dda henkanki |
| JPS5451365A (en) * | 1977-09-29 | 1979-04-23 | Matsushita Electric Ind Co Ltd | D-a converter |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132422A (ja) * | 1983-12-21 | 1985-07-15 | Oki Electric Ind Co Ltd | デイジタルアナログ変換器 |
| JPH01233919A (ja) * | 1988-03-15 | 1989-09-19 | Nec Corp | ディジタル・アナログ変換回路 |
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