JPS60132422A - デイジタルアナログ変換器 - Google Patents
デイジタルアナログ変換器Info
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- JPS60132422A JPS60132422A JP58239621A JP23962183A JPS60132422A JP S60132422 A JPS60132422 A JP S60132422A JP 58239621 A JP58239621 A JP 58239621A JP 23962183 A JP23962183 A JP 23962183A JP S60132422 A JPS60132422 A JP S60132422A
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- converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
- H03M1/1042—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables the look-up table containing corrected values for replacing the original digital values
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明はディジタルアナログ変換器、特に抵抗分圧回路
を含むコンデンサアレイ型のディジタルアナログ変換器
（以下Ｄ／ｐ、変換器と称す）に関するものでめる０ （従来技術） 近年、コンデンサアレイ型のＤ／Ａ変換器は、ＭＯＳ
Ｉ Ｃ化が容易であるので、ディジタル電子装置の出力
手段として用途が増加している。
を含むコンデンサアレイ型のディジタルアナログ変換器
（以下Ｄ／ｐ、変換器と称す）に関するものでめる０ （従来技術） 近年、コンデンサアレイ型のＤ／Ａ変換器は、ＭＯＳ
Ｉ Ｃ化が容易であるので、ディジタル電子装置の出力
手段として用途が増加している。
コンデンサアレイに使用される多数の重み付けされた容
量は一般にＭＯＳキャｉ＜’シタで形成され他の受動素
子よシ寸法精度が得られるため、この型のＤ／Ａ変換器
に高精度特性を与えることができる。
量は一般にＭＯＳキャｉ＜’シタで形成され他の受動素
子よシ寸法精度が得られるため、この型のＤ／Ａ変換器
に高精度特性を与えることができる。
しかし、このコンデンサアレイ型のＤ／Ａ変換器は単位
容量（例えば０．１ ｐＦ程度）のＭＯＳキャノ？シタ
を数百個以上使用するため、ＩＣチップ面積を縮少する
ことがむずかしい。この対策のため、抵抗分圧回路を追
加してコンデンサプレイの単位容量の使用数を減少させ
る事が行われる。この技術に関して例えば日本特許願昭
５６−８９４６ 「ディジタルアナログ変換器」に開示
されている。
容量（例えば０．１ ｐＦ程度）のＭＯＳキャノ？シタ
を数百個以上使用するため、ＩＣチップ面積を縮少する
ことがむずかしい。この対策のため、抵抗分圧回路を追
加してコンデンサプレイの単位容量の使用数を減少させ
る事が行われる。この技術に関して例えば日本特許願昭
５６−８９４６ 「ディジタルアナログ変換器」に開示
されている。
しかし、１４ビット以上の分解能を有する抵抗分圧回路
を含むコンデンサアレイ型Ｄ／Ａ変換器は、キャパシタ
スイッチを切換時に、変換特性が第１図に示される様に
正又は負側にΔＶａ又はΔＶｂシフトシ、変換特性の直
線性が悪化する欠点を有している。
を含むコンデンサアレイ型Ｄ／Ａ変換器は、キャパシタ
スイッチを切換時に、変換特性が第１図に示される様に
正又は負側にΔＶａ又はΔＶｂシフトシ、変換特性の直
線性が悪化する欠点を有している。
例えば、この１４ピツ） Ｄ／Ａ変換器を３Ｖの基準電
圧で動作させると、分解能ΔＶｃは約０．４ ｍＶ程度
であるが、例えばディジタル入力コード値引（００’０
００００００１１１１１）でスイッチを動作させた場合
シフト電圧Δｖａは約１１． ｍＶにもなシ、分解能電
圧以上に変動する。
圧で動作させると、分解能ΔＶｃは約０．４ ｍＶ程度
であるが、例えばディジタル入力コード値引（００’０
００００００１１１１１）でスイッチを動作させた場合
シフト電圧Δｖａは約１１． ｍＶにもなシ、分解能電
圧以上に変動する。
この現象はＩＣ化した場合のＭＯＳキヤ／ｆシタの容量
および抵抗素子の抵抗バラツキに起因するものであシ、
１４ビツト以上の分解能を有するコンデンサアレイ型Ｄ
／Ａ変換器を実用化することが極めて困難であった。
および抵抗素子の抵抗バラツキに起因するものであシ、
１４ビツト以上の分解能を有するコンデンサアレイ型Ｄ
／Ａ変換器を実用化することが極めて困難であった。
（発明の目的）
本発明の目的は直線性がよく且つ高精度のコンデンサア
レイ型Ｄ／Ａ変換器を提供することにある。
レイ型Ｄ／Ａ変換器を提供することにある。
（発明の概要）
本発明のＤ／Ａ変換器は、入力されたディジタル信号の
コード値に相当するアナログ電圧の誤差を、予め誤差電
圧に相当するデータを記憶したメモリ回路と、前記アナ
ログ電圧に対して補正電圧を加算する容量アレイによシ
、アナログ電圧の誤差を補正し、出力特性を理想曲線に
近似させることを特徴とする〇 （実施例） 第２図は本発明によるディジタルアナログ変換器であり
、１４ビツトのＤ／Ａ変換器の例を示している〇 第２図において、Ｄ／Ａ変換器はサンブリング回路１０
０、第１の可変容量分圧回路１０１、可変抵抗分圧回路
１０２、制御回路１０３、スイッチ１０４．１０６、タ
イミング発生回路１０−７、第２の可変容量分圧回路１
０８、スイッチ１０５゜１０９、プログラムＲＯＭ１１
０、結合コンデンサ１２４から構成される。
コード値に相当するアナログ電圧の誤差を、予め誤差電
圧に相当するデータを記憶したメモリ回路と、前記アナ
ログ電圧に対して補正電圧を加算する容量アレイによシ
、アナログ電圧の誤差を補正し、出力特性を理想曲線に
近似させることを特徴とする〇 （実施例） 第２図は本発明によるディジタルアナログ変換器であり
、１４ビツトのＤ／Ａ変換器の例を示している〇 第２図において、Ｄ／Ａ変換器はサンブリング回路１０
０、第１の可変容量分圧回路１０１、可変抵抗分圧回路
１０２、制御回路１０３、スイッチ１０４．１０６、タ
イミング発生回路１０−７、第２の可変容量分圧回路１
０８、スイッチ１０５゜１０９、プログラムＲＯＭ１１
０、結合コンデンサ１２４から構成される。
サンプリング回路１０ノは高入力インピーダンスを有す
るバッファアンプ１１ノ、サンプル信号を保持するサン
プリング容量１１２、制御信号によシ所定期間信号をサ
ンプリングするスイッチ１１３から構成される。
るバッファアンプ１１ノ、サンプル信号を保持するサン
プリング容量１１２、制御信号によシ所定期間信号をサ
ンプリングするスイッチ１１３から構成される。
可変容量分圧回路１０１は容゛量アレイを構成する単位
容量Ｃｘと、この単位容量ＣＸの１倍、２倍。
容量Ｃｘと、この単位容量ＣＸの１倍、２倍。
４倍・・・１２８倍に重み付けされた容量値を有する複
数の容量１ＣＸ、２ＣＸ、４ＣＸ・・・１２８Ｃｘと、
複数の容量スイッチ１１４ａ〜１１４ｈと高入力インピ
ーダンスを有するバッファアンプ１１５から構成される
。
数の容量１ＣＸ、２ＣＸ、４ＣＸ・・・１２８Ｃｘと、
複数の容量スイッチ１１４ａ〜１１４ｈと高入力インピ
ーダンスを有するバッファアンプ１１５から構成される
。
この容量１Ｃｘ〜１２８ＣＸの上部電極はラインＬ！に
共通結合され、下部電極はそれぞれ複数の容量スイッチ
１１４に結合される。この可変容量分圧回路１０ノは入
力された１４ビツトのディジタル信号に相当するアナロ
グ信号電圧をバッファアンプ１１５から出力する。半導
体ＩＣ化されたＤ／Ａ変換器において、この容量アレイ
の容量はＭＯ８容量で構成することが好ましく、大容量
は単位容量ＣＸを複数個並列接続して形成することが容
量値の高精度化の為に好ましい。
共通結合され、下部電極はそれぞれ複数の容量スイッチ
１１４に結合される。この可変容量分圧回路１０ノは入
力された１４ビツトのディジタル信号に相当するアナロ
グ信号電圧をバッファアンプ１１５から出力する。半導
体ＩＣ化されたＤ／Ａ変換器において、この容量アレイ
の容量はＭＯ８容量で構成することが好ましく、大容量
は単位容量ＣＸを複数個並列接続して形成することが容
量値の高精度化の為に好ましい。
可変抵抗分圧回路１０２は複数の抵抗器１１６とこの抵
抗の中間タップに接続された複数の切換スイッチ１１７
から構成される。この切換スイッチの一端はラインＬ３
に共通接続され、単位容量ＣＸの下部電極に結合される
。この抵抗器１１６は好ましくは、例えば約１〜１０に
Ωの拡散抵抗から形成される。実施例において、可変抵
抗分圧回路１０２は基準電圧ｖｒｅｆの１／３２の整数
倍の電圧をラインＬ３に出力する。
抗の中間タップに接続された複数の切換スイッチ１１７
から構成される。この切換スイッチの一端はラインＬ３
に共通接続され、単位容量ＣＸの下部電極に結合される
。この抵抗器１１６は好ましくは、例えば約１〜１０に
Ωの拡散抵抗から形成される。実施例において、可変抵
抗分圧回路１０２は基準電圧ｖｒｅｆの１／３２の整数
倍の電圧をラインＬ３に出力する。
制御回路１０３はレジスタ１１８、ダート回路１１９、
デコーダ１２０から構成される。レジスタ１１８ ＤＩ
ＧＩＴＡＬ ＩＮＰＵＴの入力部には、例えば、ＭＳＢ
ビットがサインビットである１４ビツトの絶対値２進コ
ードが入力される。
デコーダ１２０から構成される。レジスタ１１８ ＤＩ
ＧＩＴＡＬ ＩＮＰＵＴの入力部には、例えば、ＭＳＢ
ビットがサインビットである１４ビツトの絶対値２進コ
ードが入力される。
ケゝ−ト回路１１９は、制御信号により、ＭＳＢビット
を除く、上位ビット信号（ａ１〜ａ８）（例えば第２〜
９ビツト信号）を出力し、可変容量回路１０１の容量ス
イッチ１１４ａ〜１１４ｈを切換制御する。
を除く、上位ビット信号（ａ１〜ａ８）（例えば第２〜
９ビツト信号）を出力し、可変容量回路１０１の容量ス
イッチ１１４ａ〜１１４ｈを切換制御する。
デコーダ１２０は入力されたディジタル信号の下位ビッ
ト（例えば第１０〜第１４ビツト信号）によ９３２本の
信号線ｂｏ−ｂｉｔの一本を選択し、可変抵抗分圧回路
１０２の切換スイッチ１１７の一つをオン動作させる。
ト（例えば第１０〜第１４ビツト信号）によ９３２本の
信号線ｂｏ−ｂｉｔの一本を選択し、可変抵抗分圧回路
１０２の切換スイッチ１１７の一つをオン動作させる。
これによシ単位容量Ｃχに基準電圧子Ｖｒｅｆ又は−ｖ
ｒｅｆの分電圧が与えられる。
ｒｅｆの分電圧が与えられる。
切換スイッチ１０６は、制御信号ａＱ （ディノタル信
号のＭＳＢビット）により、正又は負の基準電圧■ｒｅ
ｆを容量アレイの容量１ＣＸ〜１２８Ｃｘ（７）下部電
極と抵抗分圧回路１０２の一端に供給する。
号のＭＳＢビット）により、正又は負の基準電圧■ｒｅ
ｆを容量アレイの容量１ＣＸ〜１２８Ｃｘ（７）下部電
極と抵抗分圧回路１０２の一端に供給する。
スイッチ１θ４は可変容量分圧回路１０１のラインＬ、
を制御信号により選択的に接地する。
を制御信号により選択的に接地する。
タイミング発生回路１θ７はクロック端子１２１に入力
されたクロック信号に応答して、レジスタ１１８をラッ
チ動作させるタイミング信号Ｃと、ゲート回路１１９お
よび切換スイッチ１０４゜１０９を制御するタイミング
信号Ｂと、サンプルスイッチ１１３を制御するタイミン
グ信号Ａを発生する。
されたクロック信号に応答して、レジスタ１１８をラッ
チ動作させるタイミング信号Ｃと、ゲート回路１１９お
よび切換スイッチ１０４゜１０９を制御するタイミング
信号Ｂと、サンプルスイッチ１１３を制御するタイミン
グ信号Ａを発生する。
可変容量回路１０８は容量アレイを形成する単位容量Ｃ
Ｙとこの単位容量ＣＹの１倍、２倍、４倍；・・１２８
倍に重み付された容量値を有する複数の容量Ｉｃｙ ；
２ＣＹ ｒ ４Ｃｙ・・・１２８ ＣＹと複数の容量
スイッチ１２２８〜１２２ｈと、高入力インビーダンス
を有するバッファアンゾ１２３から構成される。
Ｙとこの単位容量ＣＹの１倍、２倍、４倍；・・１２８
倍に重み付された容量値を有する複数の容量Ｉｃｙ ；
２ＣＹ ｒ ４Ｃｙ・・・１２８ ＣＹと複数の容量
スイッチ１２２８〜１２２ｈと、高入力インビーダンス
を有するバッファアンゾ１２３から構成される。
この容量ＣｙおよびＩＣＹ−１２８ＣＹの上部電極はラ
インＬ２に共通結合され、下部電極はそれぞれ容量スイ
ッチ１２２ａ〜１２２ｈに結合される。単位容量ａｙの
下部電極は接地電位に結合される。
インＬ２に共通結合され、下部電極はそれぞれ容量スイ
ッチ１２２ａ〜１２２ｈに結合される。単位容量ａｙの
下部電極は接地電位に結合される。
スイッチ１０９はタイミング発生回路のタイミング信号
Ｂによ多制御され、ラインＬ２を選択的に接地する。
Ｂによ多制御され、ラインＬ２を選択的に接地する。
メモリ回路１１０例えばプログラムＲＯＭは、ディジタ
ル入力信号の、符号ピッ） （ＭＳＢビット）および、
上位ビット（例えば第２〜第１０ビツト）によシアドレ
スされると、出力信号ｄ、〜ｄ８を出力する。可変容量
回路１０８の容量スイッチ１２２ａ〜１２２ｈは出力信
号ｄ！〜ｄ８にょ多制御される。このプログラムＲＯＭ
１３９は補正電圧に和尚するデータが書き込まれてい
る。この補正電圧は、可変容量回路１０ノだけを使用し
た時の、レジスタ１１８の全ての出力コードに対応する
全てのアナログ出力電圧の誤差電圧（シフト電圧）ΔＶ
をめることによシ得られる。
ル入力信号の、符号ピッ） （ＭＳＢビット）および、
上位ビット（例えば第２〜第１０ビツト）によシアドレ
スされると、出力信号ｄ、〜ｄ８を出力する。可変容量
回路１０８の容量スイッチ１２２ａ〜１２２ｈは出力信
号ｄ！〜ｄ８にょ多制御される。このプログラムＲＯＭ
１３９は補正電圧に和尚するデータが書き込まれてい
る。この補正電圧は、可変容量回路１０ノだけを使用し
た時の、レジスタ１１８の全ての出力コードに対応する
全てのアナログ出力電圧の誤差電圧（シフト電圧）ΔＶ
をめることによシ得られる。
スイッチ１０５は、プログラムＲＯＭ １１０の出力信
号のＭＳＢビット（ｄｏ）により制御され、容量アレイ
の容量１ＣＹ〜１２８ ＣＹの下部電極に基準電圧子ｖ
ｒｅｆ又は−ｖｒｅｆを結合する。
号のＭＳＢビット（ｄｏ）により制御され、容量アレイ
の容量１ＣＹ〜１２８ ＣＹの下部電極に基準電圧子ｖ
ｒｅｆ又は−ｖｒｅｆを結合する。
結合コンデンサ１２４は可変容量回路１０１と１０８間
を結合し、可変容量回路１０ノに可変容量回路１０８か
ら供給される補正電圧を重畳する。
を結合し、可変容量回路１０ノに可変容量回路１０８か
ら供給される補正電圧を重畳する。
結合コンデンサは好ましくはＭＯＳキャパシタで形成さ
れ、例えば約０．１ ｐＦの容量を有する。
れ、例えば約０．１ ｐＦの容量を有する。
可変容量分圧回路１０１のラインＬ！に現われる補正さ
れた出力電圧Ｖ。は次式で表わされる。
れた出力電圧Ｖ。は次式で表わされる。
＋３２Ｃｘ−ｂ３＋１６ＣＸ−ｂ４＋８Ｃｘ−ｂＳ＋４
ＣＸ−ｂ６＋２ＣＸ−ｂ。
ＣＸ−ｂ６＋２ＣＸ−ｂ。
（１２８Ｃｙ −ｄｔ ＋ ６４Ｃｙ−ｄ２＋ ３２Ｃ
ｙ−ｄａ ＋ １６Ｃｙ−ｄｎ＋８ＣＹ−ｄ５＋４ＣＹ
−ｄ６＋２Ｃｙ−ｄ７＋ＣＹ、ｄａ） ・・・（１）こ
こでＣｘおよび１Ｃｘ〜１ ｉ２８ Ｃｘ ｒ ”ｙお
よび１Ｃｙ”□１２８Ｃｙ、およびｃｃ”ｍコンデンサ
容量値、ｂｏ”’ｂ８はダート回路１１９の出力信号１
２５でおり１ｎ父は′０”の値をとる。ｍはデコーダ１
２０の出力信号１２６であシＯ〜３１−２での整数であ
る。ａＯ〜ｄ８はプログラムＲＯＭ １１０の出力信号
１２７であシ゛′１″′又は“０＃の値をとる。（１）
式の第２項は補正電圧を表わし可変容量分圧回路１０Ｂ
によシ形成され、結合コンデンサ１２４を介して可変容
量分圧回路１０１のラインＬ、に供給される。
ｙ−ｄａ ＋ １６Ｃｙ−ｄｎ＋８ＣＹ−ｄ５＋４ＣＹ
−ｄ６＋２Ｃｙ−ｄ７＋ＣＹ、ｄａ） ・・・（１）こ
こでＣｘおよび１Ｃｘ〜１ ｉ２８ Ｃｘ ｒ ”ｙお
よび１Ｃｙ”□１２８Ｃｙ、およびｃｃ”ｍコンデンサ
容量値、ｂｏ”’ｂ８はダート回路１１９の出力信号１
２５でおり１ｎ父は′０”の値をとる。ｍはデコーダ１
２０の出力信号１２６であシＯ〜３１−２での整数であ
る。ａＯ〜ｄ８はプログラムＲＯＭ １１０の出力信号
１２７であシ゛′１″′又は“０＃の値をとる。（１）
式の第２項は補正電圧を表わし可変容量分圧回路１０Ｂ
によシ形成され、結合コンデンサ１２４を介して可変容
量分圧回路１０１のラインＬ、に供給される。
次に本発明の実施例の動作を番３図のタイミングに従っ
て説明する。
て説明する。
本発明のＤ／Ａコンバータが３ｖ基準電源で動作し、Ｄ
ＩＧＩＴＡＬ ＩＮＰＵＴ部には例えば１４ビツトの絶
対値２進コード００１０１００００１０１００が入力さ
れているものと仮定する。
ＩＧＩＴＡＬ ＩＮＰＵＴ部には例えば１４ビツトの絶
対値２進コード００１０１００００１０１００が入力さ
れているものと仮定する。
まずタイミング信号Ａが゛１″レベルから°゛０″０″
ルベルと、スイッチ１１３はオフとなるのでサンプリン
グ回路１０θは以前のアナログ電圧を保持する。
ルベルと、スイッチ１１３はオフとなるのでサンプリン
グ回路１０θは以前のアナログ電圧を保持する。
次にタイミング信号Ｂが“１”レベルになると、ケ８−
ト回路１１９の出力信号１２５はｏｏｏｏｏｏｏ。
ト回路１１９の出力信号１２５はｏｏｏｏｏｏｏ。
になシ、可変容量分圧回路１０１のスイッチ群１１４
ａ 〜１１４ ｈは容量アレイの容量１ＣＸ〜１２８Ｃ
Ｘの下部電極を接地電位に接続する。
ａ 〜１１４ ｈは容量アレイの容量１ＣＸ〜１２８Ｃ
Ｘの下部電極を接地電位に接続する。
同時に、スイッチ１０４，１０９が閉状態になシ、ライ
ンＬ１およびＬ２を接地電位に接続する。
ンＬ１およびＬ２を接地電位に接続する。
又プログラムＲＯＭ １１０の出力信号１２７もｏｏｏ
ｏｏｏｏｏとなシ、スイッチ群１２２ ａ 〜１２２
ｈは容量アレイの容量１ＣＹ〜１２８ Ｃｙの下部電極
を接地電位にする。従って容量プレイの全ての容量の電
荷は放電され、バッファアンｆ１１５の出力電圧は０ｖ
となる。
ｏｏｏｏｏとなシ、スイッチ群１２２ ａ 〜１２２
ｈは容量アレイの容量１ＣＹ〜１２８ Ｃｙの下部電極
を接地電位にする。従って容量プレイの全ての容量の電
荷は放電され、バッファアンｆ１１５の出力電圧は０ｖ
となる。
次にタイミング信号Ｃがｕｌ”レベルになると、ディジ
タル信号００１０１００００１０１００がレジスタ１１
８にラッチされる。次にタイミングＣがパｌ＃から０”
になると入力ディジタル信号はレジスタ１１８に記憶さ
れる。
タル信号００１０１００００１０１００がレジスタ１１
８にラッチされる。次にタイミングＣがパｌ＃から０”
になると入力ディジタル信号はレジスタ１１８に記憶さ
れる。
次にタイミング信号Ｂが１”かう” ｏ ”レベルにな
ると、スイッチ１０４，１０９はオフになる。このディ
ジタル入力信号のＭＳＢ （サイン）ビットａｏがパ０
”であるので、スイッチ１０６は十Ｖｒｅｆ （例えば
＋３Ｖ）側に切換え−られる。（第３図（ｆ）参照の事
） このコード００１０１００００１０１００における可変
容量分圧回路１０１の誤差が′°正”であるとすると、
プログラムＲＯＭ １１ｏの出力信号のＭＳＢビットｄ
０は“１”レベルとなシ、スイッチ１０５は一■ｒｅｆ
（例えば−３Ｖ）を選択する。（第３図（ｇ）参照） 同時にレジスタ１１８のディジタル出力信号の下位ビッ
ト（第１０〜第１４ビツト）はデコーダ１２０によシ、
出力線１２６のラインｂ２ＧがＩｔ Ｉ ｆｉｌとなシ
、スイッチ１１７の第２０番目のスイッチを選択する。
ると、スイッチ１０４，１０９はオフになる。このディ
ジタル入力信号のＭＳＢ （サイン）ビットａｏがパ０
”であるので、スイッチ１０６は十Ｖｒｅｆ （例えば
＋３Ｖ）側に切換え−られる。（第３図（ｆ）参照の事
） このコード００１０１００００１０１００における可変
容量分圧回路１０１の誤差が′°正”であるとすると、
プログラムＲＯＭ １１ｏの出力信号のＭＳＢビットｄ
０は“１”レベルとなシ、スイッチ１０５は一■ｒｅｆ
（例えば−３Ｖ）を選択する。（第３図（ｇ）参照） 同時にレジスタ１１８のディジタル出力信号の下位ビッ
ト（第１０〜第１４ビツト）はデコーダ１２０によシ、
出力線１２６のラインｂ２ＧがＩｔ Ｉ ｆｉｌとなシ
、スイッチ１１７の第２０番目のスイッチを選択する。
充電される。
同時にレジスタ１１８のディジタル出力信号の上位ビッ
ト（第２〜第９ビツト）が出力信号１２５として出力さ
れ、容量分圧回路１０ノのスイッチ群１１４ｅ、１１４
ｇが選択され、容量１６ＣＸと６４ ｃｘの下部電極を
＋ｖｒｅｆに接続する。
ト（第２〜第９ビツト）が出力信号１２５として出力さ
れ、容量分圧回路１０ノのスイッチ群１１４ｅ、１１４
ｇが選択され、容量１６ＣＸと６４ ｃｘの下部電極を
＋ｖｒｅｆに接続する。
以上によシ、可変容量回路１０１の容量アレイはディジ
タル入力信号のコード値に対応した第３図（ｈ） Ｎに
示される電圧をラインＬ、に発生させる。
タル入力信号のコード値に対応した第３図（ｈ） Ｎに
示される電圧をラインＬ、に発生させる。
同時に、可変容量分圧回路１０８も、プログラムＲＯＭ
Ｊ １０の出力信号１２７のコード値に対応した容量
分圧回路を形成し、そのバッファアンプ１２３は可変容
量回路１０ノのＬ１ラインにΔＶａだけ負側にシフトさ
せる補正電圧を加算する。
Ｊ １０の出力信号１２７のコード値に対応した容量
分圧回路を形成し、そのバッファアンプ１２３は可変容
量回路１０ノのＬ１ラインにΔＶａだけ負側にシフトさ
せる補正電圧を加算する。
（第３図（ｉ）参照）
これによシ可変容量回路１０１のラインＬ、はディジタ
ル入力信号のコード値に相当する真のアナログ電圧に調
整される。（第３図（ｈ）参照）次にタイミング信号Ａ
がＩＩ ＯＩＩレベルカラ″ｌ”レベルになると、スイ
ッチ１１３がオンになりバッファアンプ１１５の出力電
圧が容量１１２に保持され、バッファアンプ１１１よシ
ディジタル入力信号に相当する補正後のアナログ電圧が
出力される。（第３図（ｊ）参照） 以下同様な動作によシディジタル信号がアナログ信号に
順次変換される。
ル入力信号のコード値に相当する真のアナログ電圧に調
整される。（第３図（ｈ）参照）次にタイミング信号Ａ
がＩＩ ＯＩＩレベルカラ″ｌ”レベルになると、スイ
ッチ１１３がオンになりバッファアンプ１１５の出力電
圧が容量１１２に保持され、バッファアンプ１１１よシ
ディジタル入力信号に相当する補正後のアナログ電圧が
出力される。（第３図（ｊ）参照） 以下同様な動作によシディジタル信号がアナログ信号に
順次変換される。
本発明の実施例において）スイッチ１０４゜１０９．１
１２，１１７は第４図の如きＭ０Ｓトランジスタで構成
され、スイッチ１０５，１０６゜１１４．１２２は第５
図の如きＭＯＳ ）ランジスタで構成される。
１２，１１７は第４図の如きＭ０Ｓトランジスタで構成
され、スイッチ１０５，１０６゜１１４．１２２は第５
図の如きＭＯＳ ）ランジスタで構成される。
又メモリ回路としてプログラムＲＯＭ Ｋ ＥＦＲＯＭ
ヲ使用することも可能である。
ヲ使用することも可能である。
尚ディジタル入力信号が２の複数コードである場合はコ
ード変換回路にょシ絶対値２進コードに変換してレジス
タ１１８に入力すればよい。
ード変換回路にょシ絶対値２進コードに変換してレジス
タ１１８に入力すればよい。
（発明の効果）
以上説明した様に、本発明によるＤ／Ａ変換器はディジ
タル信号の各コードに相当するアナログ信号の誤差電圧
を予めプログラムＲＯＭにデータとして記録しであるの
で、ディジタル信号の各コードに対して極めて正確にア
ナログ電圧を補正することができる。
タル信号の各コードに相当するアナログ信号の誤差電圧
を予めプログラムＲＯＭにデータとして記録しであるの
で、ディジタル信号の各コードに対して極めて正確にア
ナログ電圧を補正することができる。
従って直線性の良い、且つ極めて高精度の抵抗分圧回路
付の容量アレイＷ Ｄ／Ａ変換器のＭＯＳ Ｉ Ｃ化を
極めて容易に提供することができる。
付の容量アレイＷ Ｄ／Ａ変換器のＭＯＳ Ｉ Ｃ化を
極めて容易に提供することができる。
本発明は高忠実度のＰＣＭオーディオ機器、高精度ディ
ジタル計測機器等に使用して極めて有益である。
ジタル計測機器等に使用して極めて有益である。
第１図は分圧回路を含む従来のコンデンサラダー型ディ
ジタルアナログ変換器の出力特性図である。 第２図は本発明による分圧回路を含むコンデンサラダー
型ディジタルアナログ変換器の実施例である。 第３図は第２図における各部のタイミング図である。 第４図、第５図は第２図の実施例に使用される４スイツ
チの機能を有するＭＯＳ ）ランジスタ回路である。 １００・・・サンプリング回路、１０ノ・・・第１の可
変容量分圧回路、１０２・・・可変抵抗分圧回路、１θ
９・・・スイッチ手段、１０７・・・タイミング発生回
路、１０８・・・第２の可変容量分圧回路、１１゜・・
・グロダラムＲＯＭ、１２４・・・結合コンデンサ。 特許出願人 沖電気工業株式会社 第４図 第５図 手続補正書輸発） ５９．４１６ 昭和 年 刊 日 特許庁長官 殿 １ 事件の表示 昭和５８年 特 許 願第２３９６２１号２、発明の名
称 ディジタルアナログ変換器 ３ 補正をする者 事件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号５、補正の対象 明細書中「特許請求の範囲」の欄
、［発明の詳細な説明」の欄及び図面「第１図」「第２
図」６、補正の内容 別紙のとおり ６、補正の内容 （１） 明細書中「特許請求の範囲」の欄を別紙のとお
り補正する。 （２）同書第３頁第１行目にｒ Ｄ／Ａ変換器を３■」
とあるのを「Ｄ／Ａ変換器を±３ＶＪと補正する。 （３）同頁第３行目に「入力コード値引」とあるのを「
入力コード値」と補正する。 （４）同書第９頁の式（１）を次のとおシ補正する。 ｖｏ−（−Ｊ）ａｏｖｒｅｆ（１２８Ｃｘ−ａ１＋６４
ＣＸ、ａ□２５６ＣＸ＋ＣＣ ＋３２Ｃｘ−ａａ＋１６Ｃｘ−ａ４＋８Ｃｘ−ａ５ ＋
４（４−ａ６゛Ｔ薄斥配・ ポ告（１２８ＣＹ−ｄ。 ＋６４Ｃｙ−ｄｚ＋３２Ｃｙ−ｄａ＋１６Ｃｙ−ｄ４＋
８Ｃｙ−ｄｓ＋ ４Ｃｙ’ｄ６＋ ２Ｃｙ−ｄ７ ＋
ｃｙ−ｄｓ ） ・−（’）（５）同書第１０頁第３行
目に「ｂｏ−ｂ８は」とあるのをｒ ａｏ□ ａｇは」
と補正する。 （６）同頁第５行目に「出力信号１２６であり」とある
のを「出力信号１２６のす。−ｂ３１のうちで′１″と
々っだものであり」と補正する。 （８）同書第１２頁第１５行目に「スイッチ】１７の第
２０番目」とあるのを１スイツチ１１７の接地電位に接
続するスイッチを第０番目とすると、第２０番目」と補
正する。 （９）図面「第１図」と「第２図」を別紙のとおり補正
する。 別紙 特許請求の範囲 入力されたディノタル信号のコード値に対応するアナロ
グ電圧を発生する容量アレイと、基準電圧を分圧する抵
抗分圧回路を具備するディソタルＬ太−シダ業泉璽にお
いて、 前記容量アレイに補正電圧を印加する第２の容量アレイ
と、前記第２容量アレイを制御するメモリ回路を含むこ
とを特徴としたディジタルアナログ変換器。 第１図 テλヅフルλη □
ジタルアナログ変換器の出力特性図である。 第２図は本発明による分圧回路を含むコンデンサラダー
型ディジタルアナログ変換器の実施例である。 第３図は第２図における各部のタイミング図である。 第４図、第５図は第２図の実施例に使用される４スイツ
チの機能を有するＭＯＳ ）ランジスタ回路である。 １００・・・サンプリング回路、１０ノ・・・第１の可
変容量分圧回路、１０２・・・可変抵抗分圧回路、１θ
９・・・スイッチ手段、１０７・・・タイミング発生回
路、１０８・・・第２の可変容量分圧回路、１１゜・・
・グロダラムＲＯＭ、１２４・・・結合コンデンサ。 特許出願人 沖電気工業株式会社 第４図 第５図 手続補正書輸発） ５９．４１６ 昭和 年 刊 日 特許庁長官 殿 １ 事件の表示 昭和５８年 特 許 願第２３９６２１号２、発明の名
称 ディジタルアナログ変換器 ３ 補正をする者 事件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号５、補正の対象 明細書中「特許請求の範囲」の欄
、［発明の詳細な説明」の欄及び図面「第１図」「第２
図」６、補正の内容 別紙のとおり ６、補正の内容 （１） 明細書中「特許請求の範囲」の欄を別紙のとお
り補正する。 （２）同書第３頁第１行目にｒ Ｄ／Ａ変換器を３■」
とあるのを「Ｄ／Ａ変換器を±３ＶＪと補正する。 （３）同頁第３行目に「入力コード値引」とあるのを「
入力コード値」と補正する。 （４）同書第９頁の式（１）を次のとおシ補正する。 ｖｏ−（−Ｊ）ａｏｖｒｅｆ（１２８Ｃｘ−ａ１＋６４
ＣＸ、ａ□２５６ＣＸ＋ＣＣ ＋３２Ｃｘ−ａａ＋１６Ｃｘ−ａ４＋８Ｃｘ−ａ５ ＋
４（４−ａ６゛Ｔ薄斥配・ ポ告（１２８ＣＹ−ｄ。 ＋６４Ｃｙ−ｄｚ＋３２Ｃｙ−ｄａ＋１６Ｃｙ−ｄ４＋
８Ｃｙ−ｄｓ＋ ４Ｃｙ’ｄ６＋ ２Ｃｙ−ｄ７ ＋
ｃｙ−ｄｓ ） ・−（’）（５）同書第１０頁第３行
目に「ｂｏ−ｂ８は」とあるのをｒ ａｏ□ ａｇは」
と補正する。 （６）同頁第５行目に「出力信号１２６であり」とある
のを「出力信号１２６のす。−ｂ３１のうちで′１″と
々っだものであり」と補正する。 （８）同書第１２頁第１５行目に「スイッチ】１７の第
２０番目」とあるのを１スイツチ１１７の接地電位に接
続するスイッチを第０番目とすると、第２０番目」と補
正する。 （９）図面「第１図」と「第２図」を別紙のとおり補正
する。 別紙 特許請求の範囲 入力されたディノタル信号のコード値に対応するアナロ
グ電圧を発生する容量アレイと、基準電圧を分圧する抵
抗分圧回路を具備するディソタルＬ太−シダ業泉璽にお
いて、 前記容量アレイに補正電圧を印加する第２の容量アレイ
と、前記第２容量アレイを制御するメモリ回路を含むこ
とを特徴としたディジタルアナログ変換器。 第１図 テλヅフルλη □
Claims (1)
- 【特許請求の範囲】 入力されたディジタル信号のコード値に対応するアナロ
グ電圧を発生する容量アレイと、基準電圧を分圧する抵
抗分圧回路を具備するディジタル変換器において、 前記容量アレイに補正電圧を印加する第２の容量アレイ
と、前記第２容量アレイを制御するメモリ回路を含むこ
とを特徴としたディジタルアナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239621A JPH0652872B2 (ja) | 1983-12-21 | 1983-12-21 | ディジタルアナログ変換器 |
| US06/683,191 US4611195A (en) | 1983-12-21 | 1984-12-18 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239621A JPH0652872B2 (ja) | 1983-12-21 | 1983-12-21 | ディジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60132422A true JPS60132422A (ja) | 1985-07-15 |
| JPH0652872B2 JPH0652872B2 (ja) | 1994-07-06 |
Family
ID=17047450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239621A Expired - Lifetime JPH0652872B2 (ja) | 1983-12-21 | 1983-12-21 | ディジタルアナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4611195A (ja) |
| JP (1) | JPH0652872B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023003593A (ja) * | 2021-06-24 | 2023-01-17 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS62245723A (ja) * | 1986-04-17 | 1987-10-27 | Nec Corp | ディジタル・アナログ変換器 |
| JPS63224415A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | デイジタル−アナログ変換器 |
| NL8700983A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| US4940978A (en) * | 1988-05-23 | 1990-07-10 | Zenith Electronics Corporation | Stepwise adjusted digital to analog converter having self correction |
| US5101204A (en) * | 1990-03-26 | 1992-03-31 | Burr-Brown Corporation | Interpolation DAC and method |
| US4998108A (en) * | 1990-07-30 | 1991-03-05 | International Business Machines Corporation | Large range, high speed, high accuracy digital-to-analog converter |
| JP3098327B2 (ja) * | 1992-07-17 | 2000-10-16 | 九州日本電気株式会社 | １チップマイクロコンピュータ |
| US5332997A (en) * | 1992-11-04 | 1994-07-26 | Rca Thomson Licensing Corporation | Switched capacitor D/A converter |
| US5469164A (en) * | 1993-09-30 | 1995-11-21 | Ford Motor Company | Circuit and method for digital to analog signal conversion |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| EP0966792A1 (en) * | 1998-01-20 | 1999-12-29 | Microchip Technology Incorporated | A driver circuit for low voltage operation of a successive approximation register (sar) analog to digital (a/d) converter and method therefor |
| US6016019A (en) * | 1998-05-28 | 2000-01-18 | Microchip Technology Incorporated | Capacitor array arrangement for improving capacitor array matching |
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| JP3843942B2 (ja) * | 2002-12-25 | 2006-11-08 | 株式会社デンソー | Ｄ／ａ変換器およびａ／ｄ変換器 |
| US6768437B1 (en) | 2003-06-24 | 2004-07-27 | Nokia Corporation | Switched voltage-mode dither signal generation for a sigma-delta modulator |
| GB2419481A (en) * | 2004-10-22 | 2006-04-26 | Sharp Kk | Digital-to-analogue conversion arrangement |
Citations (2)
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| JPS58101517A (ja) * | 1981-12-11 | 1983-06-16 | Fujitsu Ltd | アナログ集積回路 |
| JPS58116815A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | Ｄ／ａ変換器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953727B2 (ja) * | 1977-04-06 | 1984-12-26 | 株式会社日立製作所 | 補正回路付ｄａ変換器 |
| US4200863A (en) * | 1977-10-03 | 1980-04-29 | The Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
| US4412208A (en) * | 1980-09-16 | 1983-10-25 | Nippon Telegraph & Telephone Public Corporation | Digital to analog converter |
-
1983
- 1983-12-21 JP JP58239621A patent/JPH0652872B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-18 US US06/683,191 patent/US4611195A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101517A (ja) * | 1981-12-11 | 1983-06-16 | Fujitsu Ltd | アナログ集積回路 |
| JPS58116815A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | Ｄ／ａ変換器 |
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|---|---|---|---|---|
| JP2023003593A (ja) * | 2021-06-24 | 2023-01-17 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| US11658676B2 (en) | 2021-06-24 | 2023-05-23 | Seiko Epson Corporation | DA conversion circuit, electro-optical device and electronic apparatus |
| US11831327B2 (en) | 2021-06-24 | 2023-11-28 | Seiko Epson Corporation | DA conversion circuit, electro-optical device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US4611195A (en) | 1986-09-09 |
| JPH0652872B2 (ja) | 1994-07-06 |
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| JPS649774B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |