KR20100020953A - 타이밍 발생 회로 및 위상 시프트 회로 - Google Patents

타이밍 발생 회로 및 위상 시프트 회로 Download PDF

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후지오 구로카와
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고쿠리츠다이가쿠호진 나가사키다이가쿠
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Abstract

펄스의 상승 에지, 하강 에지 등을 반복 신호 발생 회로의 주파수보다도 세밀한 타이밍에서 생성할 수 있는 타이밍 발생 회로 및 이 타이밍 발행 회로에 사용할 수 있는 위상 시프트 회로를 제공한다.
반복 신호를 입력하는 상기 위상 시프트 회로는 반복 신호에 근거하여, 위상이 소정량 시프트한 신호를 출력하고, 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제 1 내지 제 M의 어느 위상의 신호를 출력할지를 제어하고, 상기 계수 회로는 상기 위상 시프트 회로의 출력 신호를 소정 수 계수하고, 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 발생함으로써, 상기 계수 회로는 상기 반복 신호의 타이밍과, 상기 위상 시프트 회로에 의해 시프트한 타이밍과의 합성 타이밍 신호를 출력한다.

Description

타이밍 발생 회로 및 위상 시프트 회로{TIMING GENERATION CIRCUIT AND PHASE SHIFT CIRCUIT}
본 발명은 처리 대상 신호에 대한 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)을 발생하는 회로 기술, 구체적으로는, 펄스의 상승 에지, 하강 에지 등을 반복 신호 발생 회로의 주파수보다도 세밀한 타이밍에서 생성할 수 있는 타이밍 발생 회로 및 그 타이밍 발생 회로에 사용할 수 있는 위상 시프트 회로에 관한 것이다.
종래, PWM 기능을 탑재한 장치, VCO 등의 펄스를 취급하는 장치에서는 펄스의 온 폭, 오프 폭, 데드 타임, 혹은 주기 등의 시간 폭을 발신 회로의 주파수보다도 세밀한 타이밍으로 설정하는 시도가 행하여지고 있다. 이러한 기술로서는, 예를 들어, 도 37의 (A)에 나타낸 RC 적분 회로를 이용하여, 펄스의 상승을 시프트시키는 기술이 알려져 있다. 구체적으로는, 도 37의 (B)에 나타낸 바와 같이, 펄스 신호의 일주기(TS)가 개시하기 전(펄스의 상승의 소정 시간 전)에 커패시터(C)를 충전하여 두고, 충전 전압(VBIAS)이 임계값 전압(VTH)에 도달했을 때(도 37의 (C)의 타이밍 Ta 참조)를, 펄스의 상승(TON 기간의 개시)으로 한다. 이 기술에서는, 도 37 의 (C)에 나타낸 바와 같이, 커패시터(C)의 충전 전압(VBIAS)을 변화시킴으로써, TON의 개시 타이밍(Ta)을 클록 CLK(도 37의 (B) 참조)의 정밀도로 조절할 수 있다.
발명의 개시
발명이 해결하려는 과제
그러나, 도 37에 나타낸 기술에서는, 커패시터(C)의 충전 특성을 일정하게 유지하는 것은 소자 특성이 일정하지 않는 등의 이유로 불가능 하다. 이 때문에, 높은 주파수에서 타이밍 신호를 발생하는 것은 용이하지 않다.
또한, 도 38의 (A)에 나타내는, 비트 수를 보간 확장함으로써 주파수를 높게 하는 회로도 고려되고 있다. 이 회로는 A/D 변환기(91)와 보간 확장기(92)와, D/A 변환기(93)와 비교기(94)로 이루어진다. A/D 변환기(91)로부터의 신호(이 예에서는 8비트)는 보간 확장기(92)에 의해 비트 수가 확장(이 예에서는 10비트로 확장)된다.
보간 확장된 10비트의 신호는 D/A 변환기(93)에 의해 아날로그 신호(VA)로 변환되고, VA는 비교기(94)에 의해 톱니파(VSAW)와 비교되고, 비교기(94)로부터 PWM 변조된 펄스 신호(SPWM)가 출력된다. 도 38의 (B)에 아날로그 신호(VA)의 톱니파(VSAW)와 펄스 신호(SPWM)를 나타낸다.
그러나, 이 방법에서는, 타이밍을 높은 주파수로 조정할 수 없다. 또한, 아 날로그의 톱니파와 비교기를 사용하고 있으므로, 노이즈에 약하다는 문제도 있다.
본 발명의 목적은, 특히, 처리 대상 신호에 대한 소정의 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)을 발생하는 회로 기술, 구체적으로는, 펄스의 상승 에지, 하강 에지 등을 반복 신호 발생 회로의 주파수보다도 세밀한 타이밍으로 생성할 수 있는 타이밍 발생 회로 및 그 타이밍 발생 회로에 사용할 수 있는 위상 시프트 회로를 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명의 타이밍 발생 회로는 (1) 내지 (12)를 요지로 한다.
(1)
처리 대상 신호에 대한 소정의 타이밍을 발생하는 회로로서,
위상 시프트 회로와 위상 시프트 컨트롤러와 계수 회로를 구비하고,
(A) 반복 신호를 입력하는 상기 위상 시프트 회로는 반복 신호에 근거하여 위상이 소정량(시프트량 제로를 포함) 시프트한 신호를 출력하고,
(B) 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제 1 내지 제 M의 어느 위상의 신호(제 1의 신호는 시프트량 제로, 제 M의 신호는 시프트량 최대)를 출력할지를 제어하고,
(C) 상기 계수 회로는 상기 위상 시프트 회로의 출력 신호를 소정 수 계수하고, 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 발생함으로써,
상기 계수 회로는 상기 반복 신호의 타이밍과, 상기 위상 시프트 회로에 의해 시프트한 타이밍과의 합성 타이밍의 신호를 출력하는 것을 특징으로 하는 타이 빙 발생 회로.
본 발명은 에너지 절약을 고려하여, 계수 회로로 상위 자리수를 계수하고, 위상 시프트 회로로 하위 자리수를 계수한다.
(2)
처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
계수 회로와 위상 시프트 회로와 위상 시프트 컨트롤러를 구비하고,
(A) 반복 신호를 입력하는 계수 회로는 반복 신호를 소정 수 계수하고, 계수 값이 세트된 값에 도달하였을 때에 계수 종료 신호를 발생하고,
(B) 상기 위상 시프트 회로는 상기 계수 회로의 출력 신호로부터, 위상이 소정량(시프트량 제로를 포함) 시프트한 신호를 출력하고,
(C) 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제 1 내지 제 M의 어느 위상의 신호(제 1의 신호는 시프트량 제로, 제 M의 신호는 시프트량 최대)를 출력할지를 제어함으로써,
상기 위상 시프트 회로는 상기 반복 신호의 타이밍과, 상기 위상 시프트 회로에 의해 시프트한 타이밍과의 합성 타이밍 신호를 출력하는 것을 특징으로 하는 타이밍 발생 회로.
(3)
처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
반복 신호 발생회로와, 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 생성하는 위상 시프트 회로와, 상기 위상 시프트 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로와, 상기 타이밍 값의 상위 자리수 값에 대응하는 값이 세트되는 계수 회로를 구비하고,
(A) 상기 위상 시프트 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하고, 이 신호에 근거하여 위상이 소정량 시프트한 복수의 신호를 출력하고,
(B) 상기 선택 회로는 상기 위상 시프트 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하여 출력하고, 상기 계수 회로는 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
(4)
처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
반복 신호 발생 회로와, 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 생성하는 위상 시프트 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트된 복수의 계수 요소로 이루어지는 계수 회로와, 상기 계수 회로의 복수의 계수 요소로부터의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수의 값에 대응하여 선택하는 선택 회로를 구비하고,
(A) 상기 위상 시프트 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하고, 이 신호에 근거하여 위상이 소정량 시프트한 복수의 신호를 출력하고,
(B) 상기 계수 회로의 각 계수 요소는 상기 위상 시프트 회로의 복수의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 출력하고, 상기 선택 회로는 상기 복수의 계수 회로로부터의 출력 신호 중에서 1개를 상기 하위 자리수에 대응하는 값에 따라서 선택하여 당해 선택 신호를 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
(5)
처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
반복 신호 발생 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트되는 계수 회로와, 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 생성하는 위상 시프트 회로, 상기 위상 시프트 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로와, 선택 회로 컨트롤러를 구비하고,
(A) 상기 계수 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 출력하고,
(B) 상기 위상 시프트 회로는 상기 계수 회로의 계수 종료 신호를 입력하고, 이 신호에 근거하여 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하고, 상기 선택 회로는 상기 위상 시프트 회로로부터의 복수의 출력 신호 중에서 1개를 하위 자리수에 대응하는 값에 따라서 선택하여 당해 선택 신호를 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
(6)
상기 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함하는 것을 특징으로 하는 (1) 내지 (5)의 어느 하나에 기재된 타이밍 발생 회로.
(7)
상기 지연 소자 또는 지연 회로의 단자로부터 순차적으로 위상이 시프트한 신호를 출력하는 것을 특징으로 하는 (3) 내지 (5)의 어느 하나에 기재된 타이밍 발생 회로.
(8)
위상 시프트 컨트롤러를 더 구비하고, 당해 위상 시프트 컨트롤러를 구성하는 지연 소자 또는 지연 회로 중에서, 사용되지 않는 지연 소자 또는 지연 회로의 동작을 정지시키는 위상 시프트 컨트롤러를 더 구비하는 것을 특징으로 하는 (3) 내지 (5)의 어느 하나에 기재된 타이밍 발생 회로.
(9)
처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하는 반복 신호 발생 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로와, 상기 계수 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로를 구비하고,
(A) 상기 계수 회로의 복수의 계수 요소는 상기 반복 신호 발생 회로의 복수의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 출력하고,
(B) 상기 선택 회로는 상기 복수의 계수 회로로부터의 출력 신호 중에서 1개를 하위 자리수에 대응하는 값에 따라서 선택하고, 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
(10)
처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하는 반복 신호 발생 회로와, 상기 반복 신호 발생 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로를 구비하고,
(A) 상기 선택 회로는 상기 반복 신호 발생 회로로부터의 복수의 출력 신호 중에서 1개를 상기 하위 자리수에 대응하는 값에 따라서 선택하여 출력하고,
(B) 상기 계수 회로는 상기 선택 회로의 출력을 입력하여 계수하고, 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를, 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
(11)
상기 반복 신호 발생 회로는 1개의 반복 신호 발생원과 위상 시프트 회로를 구비하고,
상기 위상 시프트 회로는 상기 반복 신호 발생원의 출력을 입력하고, 반복 신호에 근거하여, 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 출력하는 것을 특징으로 하는 (9) 또는 (10)에 기재된 타이밍 발생 회로.
(12)
상기 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함하고, 상기 지연 소자 또는 지연 회로의 단자로부터, 상기 위상이 소정량 시프트한 복수의 신호를 출력하는 것을 특징으로 하는 (11)에 기재된 타이밍 발생 회로.
본 발명의 지연 회로는 (13) 내지 (17)을 요지로 한다.
(13) (1) 내지 (12)에서의 위상 시프트 회로에 사용되는 지연 회로로서,
(a) 적어도 2개의 지연 시간이 다른 Q개의 딜레이 회로로 이루어지는 직렬 접속 딜레이 회로군과,
(b) 상기 각 딜레이 회로의 양 단자 사이에 각각 접속된 Q개의 바이패스 스위치로 이루어지는 바이패스 스위치군과,
(c) 상기 각 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 Q개의 스위치로 이루어지는 출력 스위치군으로 이루어지는 것을 특징으로 하는 지연 회로.
(14)
(1) 내지 (12)에서의 위상 시프트 회로에 사용되는 지연 회로로서,
(a)
(Y-1)개의 지연 시간 T·Y0의 제 1 딜레이 회로,
(Y-1)개의 지연 시간 T·Y1의 제 2 딜레이 회로,
…
(Y-1)개의 지연 시간 T·YP-1의 제 P 딜레이 회로로 이루어지는 직렬 접속 딜레이 회로군과,
(b)
상기 각 제 1 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 1 바이패스 스위치,
상기 각 제 2 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 2 바이패스 스위치,
…
상기 각 제 P 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 P 바이패스 스위치로 이루지는 바이패스 스위치군과,
(c)
상기 각 제 1 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제 1 출력 스위치,
상기 각 제 2 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속되는 (Y-1)개의 제 2 출력 스위치,
…
상기 각 제 P 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제 P 출력 스위치로 이루어지는 출력 스위치군
으로 이루어지는 것을 특징으로 하는 지연 회로.
(15)
Y = 2인 것을 특징으로 하는 (14)에 기재된 지연 회로.
(16)
상기 각 딜레이 회로에는 각 딜레이 회로의 바이패스 스위치에 동기하여 온·오프하는 단락 방지 스위치가 직렬로 접속되어 있는 것을 특징으로 하는 (13) 내지 (15)의 어느 하나에 기재된 지연 회로.
(17)
상기 딜레이 회로는 반도체 집적 회로 상에 제작된 적분 회로를 포함하는 것을 특징으로 하는 (13) 내지 (16)의 어느 하나에 기재된 지연 회로.
(13) 내지 (17)에 기재된 지연 회로를 위상 시프트 회로에 사용할 수 있다. 이 경우에는, 신호 입력단에 주기 신호 출력 회로가 접속된다. 또한, 주기 신호 출력 회로의 일주기는 직렬 접속 딜레이 회로군에 의해 생성되는 최대 지연 시간과 같고, 또는 상기 지연 시간보다도 크게 되도록 설정한다.
본 발명에서, 「처리 대상 신호에 대한 소정 타이밍」은 전형적으로는 「처 리 대상 신호의 레벨 천이 타이밍 값」이다.
또한, 본 발명에서는, 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함한다.
본 발명에서는, 위상 시프트 회로가 단일의 신호를 출력하는 것도 있으나, 이 경우에는, 위상 시프트 컨트롤러가 소망 위상의 신호를 출력하도록 위상 시프트 회로를 제어할 수 있다. 또한, 지연 소자 또는 지연 회로의 단자로부터, 제 2 내지 제 M 펄스 중 어느 것이 출력되도록 구성할 수 있다. 위상 시프트 회로는 입력 신호를 패스시키는 스위치를 구비한 라인을 포함할 수 있고, 위상 시프트 컨트롤러는 이 스위치의 온·오프 제어도 행할 수 있다.
본 발명에서는, 위상 시프트 회로가, 위상이 시프트한 복수의 신호를 출력하는 일도 있다. 이 경우에, 지연 소자 또는 지연 회로의 단자로부터, 제 2 내지 제 M 펄스 중 어느 것을 출력할 수 있다. 또한, 위상 시프트 회로는 입력 신호를 패스시키는 라인을 포함할 수 있다. 이 경우, 위상 시프트 컨트롤러는 사용하지 않는 지연 소자 또는 지연 회로를 비활성화할 수 있다.
또한, 본 발명에서는, 계수 회로는 시리얼 입력을 패럴랠 출력으로 변환하는 것, 반대로 패럴랠 출력을 시리얼 출력으로 변환하는 것의 어느 것이라도 좋다. 구체적으로는, 카운트 출력을 병렬 비트로 출력하는 통상의 카운터, 카운트 업 또는 카운트 다운하였을 때에 캐리 신호, 보로우 신호를 출력하는 카운터, 시프트 레지스터 등을 사용할 수 있다.
또한, 본 발명에서는, 지연 소자로서, 3-스테이트 버퍼를 사용할 수 있고, 지연 회로로서 적분 회로를 사용한 적분 회로 등을 사용할 수 있다. 또한, 지연 소자나 지연 회로로서 전압/시간 변환이 가능한 소자나 회로를 사용할 수도 있다.
발명의 효과
본 발명에서는, 처리 대상 신호에 대한 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)을 반복 신호 발생 회로의 주파수보다도 세밀한 타이밍으로 조정할 수 있다. 즉, 본 발명에서는, 펄스가 수 십 MHz 정도의 발진기를 사용하여도, 예를 들어, 수 십 GHz의 주파수에서 처리 대상 신호의 레벨 천이의 타이밍 신호를 발생할 수 있다. 제어 장치가 저렴한 PWM 제어 장치, VCO 제어 장치 등을 제공할 수 있다. 또한, 계수가 행해지지 않고 있는 펄스의 발생 회로의 동작을 정지시키는 위상 시프트 컨트롤러를 구비할 수도 있으므로, 소비 전력을 더욱 저감할 수 있다. 더욱이, 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속으로 구성될 수 있으므로, 제조 비용을 낮게 억제할 수 있다.
도 1은 반복 신호 발생 회로가 복수의 위상을 발생하는 본 발명의 타이밍 발생 회로를 나타내는 도면.
도 2는 도 1의 타이밍 발생 회로를 구체적으로 나타낸 회로.
도 3은 본 발명의 타이밍 발생 회로의 다른 구성예를 나타내는 도면.
도 4는 도 3의 타이밍 발생 회로를 구체적으로 나타내는 도면.
도 5는 도 1에 나타낸 회로의 변형예를 나타내는 설명도.
도 6은 도 1 나타낸 회로와 도 3에 나타낸 회로의 합성 회로를 나타내는 설명도.
도 7은 도 1, 도 2에 나타낸 회로의 다른 변형예를 나타내는 설명도.
도 8은 도 3에 나타낸 회로의 변형예를 나타내는 설명도.
도 9는 반복 신호 발생 회로가, 다른 복수의 위상 신호를 발생하는 본 발명의 타이밍 발생 회로의 일례를 나타내는 도면.
도 10은 도 9의 타이밍 발생 회로를 구체적으로 나타내는 회로.
도 11은 반복 신호 발생 회로가, 다른 복수의 위상 신호를 발생하는 본 발명의 타이밍 발생 회로의 다른 예를 나타내는 도면.
도 12는 도 11의 타이밍 발생 회로(1)를 구체적으로 나타내는 회로.
도 13은 반복 신호 발생 회로가, 다른 복수의 위상 신호를 발생하는 본 발명의 타이밍 발생 회로의 또 다른 예를 나타내는 도면.
도 14는 도 13의 타이밍 발생 회로(1)를 구체적으로 나타내는 회로.
도 15는 도 13의 타이밍 발생 회로(1)를 구체적으로 나타내는 회로의 다른 예를 나타내는 회로.
도 16의 (A), (B)는 본 발명의 타이밍 발생 회로의 동작 파형예를 나타내는 도면.
도 17은 본 발명의 타이밍 발생 회로를 펄스 생성 회로에 응용한 예를 나타 내는 회로도.
도 18은 지연 소자 또는 지연 회로가 직접 접속된 위상 시프트 회로의 다른 예를 나타내는 도면.
도 19는 도 9에 나타낸 회로의 변형예를 나타내는 설명도.
도 20은 도 9에 나타낸 회로의 다른 변형예를 나타내는 설명도.
도 21은 반복 신호 발생 회로가 복수의 위상 신호를 발생하는 본 발명의 타이밍 발생 회로의 구체예를 나타내는 도면.
도 22는 반복 신호 발생 회로가 복수의 위상 신호를 발생하는 본 발명의 타이밍 발생 회로의 다른 구체예를 나타내는 도면.
도 23은 도 21의 타이밍 발생 회로의 구체적인 회로도.
도 24는 도 21의 타이밍 발생 회로의 다른 구체적인 회로도.
도 25는 도 21의 타이밍 발생 회로의 또 다른 구체적인 회로도.
도 26은 도 21의 타이밍 발생 회로의 또 다른 구체적인 회로도.
도 27은 도 22의 타이밍 발생 회로의 구체적인 회로도.
도 28은 본 발명의 지연 회로의 구체예를 나타내는 도면.
도 29는 본 발명의 지연 회로의 다른 구체예를 나타내는 도면.
도 30은 도 28의 회로를 적용한 위상 시프트 회로의 예를 나타내는 도면.
도 31은 타이밍 발생 회로에 의해 출력되는 신호의 지연 시간과, 위상 시프트 회로를 구성하는 스위치군의 온·오프 상태와의 관계를 나타내는 도면.
도 32는 본 발명을 보다 이해하기 쉽게 한 설명도로, 1주기가 10μ￥ochs로 가정하고, 패스를 선택함으로써, 0μs에서 9μs까지의 10 단계로 딜레이 시킬 수 있는 예를 나타내는 도면.
도 33은 2개의 선택 회로(75, 76)를 사용하여, 딜레이 1개당 τ의 지연으로 하여 5τ의 지연을 생성하는 예를 나타내는 도면.
도 34는 매트릭스를 사용한 타이밍 발생 회로의 구체예를 나타내는 도면.
도 35는 매트릭스를 사용한 다른 타이밍 발생 회로의 구체예를 나타내는 도면.
도 36의 (A) 내지 (D)는 지연 회로의 구체예를 나타내는 회로.
도 37은 종래 기술의 설명도로, (A)는 RC 적분 회로를 나타내는 도면, (B)는 커패시터를 미리 충전하고 있는 경우의 동작을 나타내는 파형도, (C)는 (B)의 파형의 부분 확대도.
도 38의 (A)는 비트 수를 보간 확장함으로써 주파수를 의사적으로 높이는 회로를 나타내는 도면, (B)는 (A)의 회로의 동작 설명도.
부호의 설명
1: 타이밍 발생 회로
3: 지연 회로
11: 반복 신호 발생 회로
12, 121, 122, 52, 62: 위상 시프트 회로
13, 54, 64: 위상 시프트 컨트롤러
14, 141, 142, 14(1), 14(2), …, 14(M): 64 계수 회로
15, 151, 152: 선택 회로
16: 선택 컨트롤러
19: 파형 조정 회로
31: 회로 요소군
32: 딜레이 컨트롤러
53: 발진 회로
111: 발진 회로군
112: 위상 시프트 회로
113: 시프트 컨트롤러
dlyk: 딜레이 회로(k = 1, 2, …, Q)
ES: 외부 신호
N1: 상위 자리수
N2: 하위 자리수
PLS: 반복 신호
PLSPS
Phasek: 위상 시프트 신호(k = 1, 2, …, M)
PGk: 제 k 발진 회로(k = 1, 2, …, M)
PLSk: 제 k 펄스(k = 1, 2, …, M)
SAk: 바이패스 스위치군(k = 1, 2, …, Q)
SBk: 출력 스위치(k = 1, 2, …, Q)
SCk: 단락 방지 스위치(k = 1, 2, …, Q)
SW: 스위치
TS, TS1, TS2: 타이밍 신호
발명을 실시하기 위한 최선의 형태
도 1 및 도 2는 반복 신호 발생 회로가 복수의 위상을 발생하는 본 발명의 타이밍 발생 회로를 나타내는 도면이다.
도 1에서, 타이밍 발생 회로(1)는, 처리 대상 신호인 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)(TS)을 발생하는 것으로, 반복 신호 발생 회로(11)와 위상 시프트 회로(12)와 위상 시프트 컨트롤러(13)와 계수 회로(14)를 구비하고 있다.
위상 시프트 회로(12)는 반복 신호 발생 회로(11)로부터의 반복 신호(PLS)를 입력하고, 위상이 소정량 시프트한 펄스(PLSPS)를 출력한다. 위상 시프트 컨트롤러(13)는 위상 시프트 회로(12)가 어느 위상의 펄스를 출력할지를 제어한다.
계수 회로(14)는 위상 시프트 회로(12)의 출력을 소정량(상위 자리수 N1 값 에 상당하는 수)를 계수하고, 계수 종료 신호(카운트 업 또는 카운트 다운의 종료 후에 출력되는 신호)를 출력한다. 이 신호는, 반복 신호(PLS)의 타이밍(상위 자리수 N1 값에 대응하는 타이밍)과, 위상 시프트 회로(12)에 의해 시프트한 타이밍(위상 시프트 컨트롤러(13)에 의해 지정되는, 하위 자리수 N2 값에 대응하는 타이밍)과의 합성 타이밍 신호이다.
도 2는 도 1의 타이밍 발생 회로(1)를 구체적으로 나타낸 회로이며, 위상 시프트 회로(12)는 스위치(SW), 지연 시간(T)을 발생시키는 제 1 지연 회로, 지연 시간(2·T)을 발생시키는 제 2 지연 회로, …, 지연 시간((M-1)·T)을 발생시키는 제 (M-1) 지연 회로의 병렬 접속으로 이루어진다.
도 2에 나타낸 바와 같이, 위상 시프트 회로(12)는, 반복 신호 발생 회로(11)가 출력하는 펄스(PLS)를 제 1 펄스(PLS1)로 하고, 이 제 1 펄스(PLS1) 또는 제 1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제 2 펄스(PLS2), 제 3 펄스(PLS3), …, 제 M 펄스(PLSM)의 어느 하나를 PLSPS로 하여 출력한다. 여기서, 위상 시프트 컨트롤러(13)는 위상 시프트 회로(12)가 제 1 내지 제 M 펄스(PLS1 내지 PLSM)의 어느 하나의 펄스만을 출력하도록, 위상 시프트 회로(12)를 제어한다.
스위치(SW)는 반복 신호 발생 회로(11)로부터의 신호를 PLS1으로서 선택하고, 제 1 딜레이 회로는 PLS1를 T 지연한 PLS2를 생성하고, 제 2 딜레이 회로는 PLS1을 2·T 지연한 PLS3를 생성한다. 또한, 제 (M-1) 지연 회로는, PLS1을 (M-1)·T 지연한 PLSM을 생성한다. 위상 시프트 컨트롤러(13)에서는 타이밍의 하위 자리수(N2)가 세트되어 있고, 스위치(SW), 제 1 지연 회로로부터 제 (M-1) 지연 회로 중에서 어느 하나를 활성화하고, 나머지를 비활성화로 한다. 계수 회로(14)에서는, 상위 자리수(N1)가 세트되어 있고, 계수 회로(14)는 타이밍 값(N1N2)에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 3은 본 발명의 타이밍 발생 회로의 다른 구성예를 나타내는 도면이다. 도 3에서, 타이밍 발생 회로(1)는 도 1의 타이밍 발생 회로와 동일하며, 처리 대상 신호에 대한 소정 타이밍(주기, 온 시간, 오프 시간, 듀티비, 데드 타임, 주기에 대한 데드 타임 비율 등)을 발생하는 것으로, 반복 신호 발생 회로(11)와 계수 회로(14)와 위상 시프트 회로(12)와 위상 시프트 컨트롤러(13)를 구비하고 있다.
도 3에서는, 계수 회로(14)는 반복 신호 발생 회로(11)로부터의 펄스(PLS)를 소정 수(상위 자리수 N1 값) 계수하고, 계수 종료 신호를 출력한다. 그리고, 상위 시프트 회로(12)는 계수 회로(14)의 출력 펄스(계수 종료 신호)(CS)를 입력하면, 위상이 소정량 시프트한 펄스(PLS) 중에서 어느 하나를 출력한다.
위상 시프트 컨트롤러(13)는, 위상 시프트 회로(12)가 어느 위상의 펄스를 출력할지를 제어한다. 그러므로, 위상 시프트 회로(12)는 반복 신호 타이밍(상위 자리수 N1 값에 대응하는 타이밍)과, 위상 시프트 회로(13)에 의해 소정량 위상이 시프트한 타이밍(위상 시프트 컨트롤러(13)에 의해 선택된, 하위 자리수 N2 값에 대응하는 타이밍)과의 합성 타이밍의 펄스를 출력할 수 있다.
도 4에 나타낸 바와 같이, 위상 시프트 회로(12)는, 계수 회로(14)가 출력하는 계수 종료 신호를 제 1 펄스(PLS1)로 하고, 이 제 1 펄스(PLS1) 또는 제 1 펄스(PLS1)보다 위상이 순차적으로 지연한 제 2 펄스(PLS2), 제 3 펄스(PLS3), …, 제 M 펄스(PLSM)의 어느 하나를 출력한다. 위상 시프트 컨트롤러(13)는, 위상 시프트 회로(12)가 제 1 내지 제 M 펄스(PLS1 내지 PLSM) 중에서 어느 하나를 출력하도록, 위상 시프트 회로(12)를 제어한다.
도 2의 타이밍 회로(1)에서는, 계수 회로(14)는 위상 시프트 회로(12)의 후단에 설치되어 있지만, 도 4에서는 계수 회로(14)는 위상 시프트 회로(12)의 전단에 설치되어 있다. 도 2와 마찬가지로, 도 4에서도 위상 시프트 컨트롤러(13)에는 타이밍의 하위 자리수(N2)가 계수 회로(14)에는 상위 자리수(N1)가 세트되어 있고, 위상 시프트 회로(12)는 타이밍 값(N1N2)에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 1과 도 3의 타이밍 발생 회로에서는 각 구성 요소를 적절히 공용하거나, 각 타이밍 발생 회로의 복합이 가능하다. 도 5 내지 도 8에 그 예를 나타낸다.
도 5는 도 1에 나타낸 회로의 변형예를 나타내는 설명도이다. 도 5의 타이밍 발생 회로(1)에서는, 위상 시프트 회로(121)와 계수 회로(142)의 조(組)에서의 위상 시프트 회로(121)와, 위상 시프트 회로(122)와 계수 회로(142)의 조에서의 위상 시프트 회로(122)가 1개의 위상 시프트 컨트롤러(13)에 의해 제어되는 예를 나타내고 있다. 도 5에서는, 반복 신호 발생 회로(11)도 2개의 조로 공용되고 있으며, 계수 회로(141)로부터 타이밍 신호(TS1)가 출력되고, 위상 시프트 회로(122)로부터 타이밍 신호(TS2)가 출력되고 있다.
도 6은 도 1에 나타낸 회로와 도 3에 나타낸 회로의 합성 회로를 나타내는 설명도이다. 도 6의 타이밍 발생 회로(1)에서는, 위상 시프트 회로(121)와 계수 회로(141)의 조에서의 위상 시프트 회로(121)와, 계수 회로(142)와 위상 시프트 회로(122)의 조에서의 위상 시프트 회로(122)가 1개의 위상 시프트 컨트롤러(13)에 의해 제어되는 예를 나타내고 있다. 도 3에서는, 반복 신호 발생 회로(11)도 2개의 조로 공용되고 있으며, 계수 회로(141)로부터 타이밍 신호(TS1)가 출력되고, 위상 시프트 회로(122)로부터 타이밍 신호(TS2)가 출력되고 있다.
도 7은 도 1, 도 2에 나타낸 회로의 다른 변형예를 나타내는 설명도이다. 도 7의 타이밍 발생 회로(1)에서는, 계수 회로(141, 142)가 위상 시프트 회로(12)의 후단에 설치된 예를 나타내고 있으며, 계수 회로(141)로부터 타이밍 신호(TS1)가 출력되고, 계수 회로(142)로부터 타이밍 신호(TS2)가 출력되고 있다.
도 8은 도 3에 나타낸 회로의 변형예를 나타내는 설명도이다. 도 8의 타이밍 발생 회로(1)에서는, 위상 시프트 회로(121, 122)가 계수 회로(14)의 후단에 설 치되어 있으며, 위상 시프트 컨트롤러(13)는 위상 시프트 회로(121, 122)에 공용되고 있고, 위상 시프트 회로(121)로부터 타이밍 신호(TS1)가 출력되고, 위상 시프트 회로(122)로부터 타이밍 신호(TS2)가 출력되고 있다.
도 9 내지 도 14는 반복 신호 발생 회로가, 다른 복수 위상의 신호를 발생하는 본 발명의 타이밍 발생 회로를 나타내는 도면이다.
도 9는 반복 신호 발생 회로(11)와, 위상 시프트 회로(12)와, 위상 시프트 컨트롤러(13)와, 선택 회로(15)와, 선택 컨트롤러(16)와, 계수 회로(14)를 구비하고 있다.
위상 시프트 회로(12)는 반복 신호 발생 회로(11)가 출력하는 펄스를 제 1 펄스(PLS1)로 하고, 이 제 1 펄스(PLS1), 및 제 1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제 2 펄스(PLS2), 제 3 펄스(PLS3), …, 제 M 펄스(PLSM)를 출력한다. 또한, 도 9에서, 위상 시프트 컨트롤러(13)는 위상 시프트 회로(12)를 구성하는 지연 소자나 지연 회로 중에서, 사용하고 있지 않는 소자나 회로를 정지시키기 위해 사용되는 것으로, 생략할 수 있다.
선택 회로(15)는, 위상 시프트 회로(12)로부터의 출력 신호(제 1 펄스(PLS1) 내지 제 M 펄스(PLSM)) 중에서 1개를, 타이밍 값의 하위 자리수(N2)에 대응하여 선택하여 출력한다.
즉, 도 10에 나타낸 바와 같이, 선택 컨트롤러(16)는 선택 회로(15)에 선택 지시 신호를 출력하고, 선택 회로(15)는 제 1 펄스(PLS1), 이 제 1 펄스(PLS1), 및 제 1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제 2 펄스(PLS2), 제 3 펄스(PLS3), …, 제 M 펄스(PLSM)의 어느 하나(타이밍 값의 하위 자리수(N2)의 값에 대응하는 펄스)를 선택하여 출력한다. 또한, 계수 회로(14)에는 타이밍 값의 상위 자리수(N1)에 대응하는 값이 세트되어 있으므로, 계수 회로(14)는 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를, 하위 자리수에 대응하는 값(N2)과 상위 자리수에 대응하는 값(N1)을 결합한 값(N1N2)에 상당하는 타이밍 신호로서 출력한다.
도 10에 있어서, 위상 시프트 회로(12)는, 반복 신호 발생 회로(1)로부터의 신호를 통과시키는 패스, 지연 시간(T)을 발생시키는 제 1 지연 회로, 지연 시간(2·T)을 발생시키는 제 2 지연 회로, …, 지연 시간((M-1)·T)을 발생시키는 제 (M-1) 지연 회로의 병렬 접속으로 이루어진다.
선택 회로(15)는 PLS1, PLS2, PLS3, … PLSM을 입력하고, 하위 자리수(N2)의 값에 따라서 어느 하나의 신호를 선택한다. 또한, 선택 회로(15)는 선택 컨트롤러(16)로부터의 지시에 근거하여 이 선택을 행한다. 계수 회로(14)에는 상위 자리수(N1)가 세트되어 있으므로, 계수 회로(14)는 타이밍 값(N1N2)에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 11의 타이밍 발생 회로(1)는 반복 신호 발생 회로(11)와, 위상이 소정량 시프트한 복수의 신호를 생성하는 위상 시프트 회로(12)와, 위상 시프트 컨트롤 러(13)와, 타이밍 값의 상위 자리수에 대응하는 값(N1)가 세트되는 복수의 계수 요소로 이루어지는 계수 회로(14)와, 복수의 계수 요소로부터의 출력 신호를 타이밍 값의 하위 자리수에 대응하는 값(N2)에 따라서 선택하는 선택 회로(15)와, 선택 컨트롤러(16)를 구비하고 있다.
도 11에 있어서, 위상 시프트 회로(12) 및 위상 시프트 컨트롤러(13)는 도 10의 위상 시프트 회로(12) 및 위상 시프트 컨트롤러(13)와 동일한 동작을 한다. 즉, 위상 시프트 회로(12)는 반복 신호 발생 회로(11)가 출력하는 펄스를 제 1 펄스(PLS1)로 하고, 이 제 1 펄스(PLS1), 이 제 1 펄스(PLS1), 및 제 1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제 2 펄스(PLS2), 제 3 펄스(PLS3), …, 제 M 펄스(PLSM)를 출력한다. 또한, 도 11에 있어서도, 도 9에서와 마찬가지로, 위상 시프트 컨트롤러(13)는 위상 시프트 회로(12)를 구성하는 지연 소자나 지연 회로 중에서, 사용하고 있지 않은 소자나 회로를 정지시키기 위해 사용되는 것으로, 생략할 수 있다.
계수 회로(15)를 구성하는 도시하지 않은 계수 요소는, 각각 위상 시프트 회로(12)의 출력 신호 제 1 펄스(PLS1) 내지 제 M 펄스(PLSM)를 입력하여 계수하고, 계수값이 세트된 값(타이밍 값의 상위 자리수에 대응하는 값(N1))에 도달하였을 때에 계수 종료 신호를 출력한다. 선택 회로(13)는 계수 회로(15)의 계수 회로 요소로부터의 출력 신호 중에서 1개를 타이밍의 하위 자리수의 값(N2)에 따라서 선택하 고, 상위 자리수에 대응하는 값(N1)과 하위 자리수(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호로서 출력한다.
도 12는, 도 11의 타이밍 발생 회로(1)를 구체적으로 나타낸 회로이며, 위상 시프트 회로(12)는 반복 신호 발생 회로(1)로부터의 신호를 패스시키는 회로, 지연 시간(T)을 발생시키는 제 1 지연 회로, 지연 시간(2·T)을 발생시키는 제 2 지연 회로, …, 지연 시간((M-1)·T)을 발생시키는 제 (M-1) 지연 회로의 병렬 접속으로 이루어진다.
계수 회로(14)는 계수 요소 14(1), 14(2), …, 14(M)으로 이루어지며, 각각에 상위 자리수(N1)가 세트되어 있으며, 계수 종료 신호를 선택 회로(13)에 출력한다. 선택 회로(13)는 PLS1, PLS2, PLS3, …, PLSM을 입력하고, 하위 자리수(N2)의 값에 따라서 PLS1, PLS2, PLS3, …, PLSM을 선택한다. 선택 회로(13)는 타이밍 값(N1N2)에 대응하는 타이밍 신호(TS)를 출력할 수 있다.
도 13의 타이밍 발생 회로(1)는 반복 신호 발생 회로(11)와, 계수 회로(14)와, 위상 시프트 회로(12)와, 위상 시프트 컨트롤러(13)와, 선택 회로(15)와, 선택 컨트롤러(16)를 구비하고 있다.
계수 회로(14)에는, 도시하지 않은 제어 장치에 의해 상기 소정의 타이밍 값의 상위 자리수(N1)에 대응하는 값이 세트되어 있고, 계수 회로(14)는 세트된 값에 도달할 때까지 반복 신호 발생 회로(11)의 출력 펄스를 계수하고, 계수값이 세트된 값(타이밍 값의 상위 자리수에 대응하는 값(N1))에 도달하였을 때에 계수 종료 신호를 출력한다.
위상 시프트 회로(12)는 계수 회로(14)가 출력하는 펄스를 제 1 펄스(PLS1)로 하고, 이 제 1 펄스(PLS1), 이 제 1 펄스(PLS1), 및 제 1 펄스(PLS1)보다 위상이 순차적으로 시프트한 제 2 펄스(PLS2), 제 3 펄스(PLS3), …, 제 M 펄스(PLSM)를 출력한다. 또한, 도 13에 있어서도, 도 9 및 도 11에서와 마찬가지로, 위상 시프트 컨트롤러(13)는 위상 시프트 회로(12)를 구성하는 지연 소자나 지연 회로 중에서, 사용하고 있지 않는 소자나 회로를 정지시키기 위해 사용되는 것으로, 생략할 수 있다.
선택 회로(15)는 위상 시프트 회로로부터의 복수의 출력 신호(제 1 펄스(PLS1), 제 2 펄스(PLS2), …, 제 M 펄스(PLSM)) 중에서 1개를 하위 자리수에 대응하는 값(N2)에 따라서 선택하여, 상위 자리수에 대응하는 값(N1)과 하위 자리수에 대응하는 값(N2)을 결합한 값(N1N2)에 상당하는 타이밍 신호로서 출력한다.
도 14는, 도 13의 타이밍 발생 회로(1)를 구체적으로 나타내는 회로이다.
계수 회로(14)에는 상위 자리수(N1)가 세트되어 있으며, 계수 회로(14)의 계수 종료 신호는 위상 시프트 회로(12)에 출력된다. 위상 시프트 회로(12)는 반복 신호 발생 회로(1)로부터의 신호를 패스시키는 회로, 지연 시간(T)을 발생시키는 제 1 지연 회로, 지연 시간(2·T)을 발생시키는 제 2 딜레이 회로, …, 지연 시 간((M-1)·T)을 발생시키는 제 (M-1) 지연 회로의 병렬 접속으로 이루어지며, 계수 회로(14)로부터의 계수 종료 신호를 지연시킨다.
선택 회로(13)는 PLS1, PLS2, PLS3, …, PLSM의 어느 하나를 하위 자리수(N2)의 값에 따라서 선택하고, 타이밍 값(N1N2)에 대응하는 타이밍 신호(TS)를 출력한다.
도 15는, 도 13의 타이밍 발생 회로(1)를 구체적으로 나타낸 회로의 다른 예이다. 도 15에서는, 계수 회로(14)가 계수 종료 신호를 출력하면, 이 신호에 근거하여, 선택 컨트롤러(16)는 선택 회로(15)에 선택 지시를 행한다. 또한, 위상 시프트 컨트롤러(13)는 계수 회로(14)의 계수 종료 신호에 근거하여, 사용하고 있지 않는 지연 회로를 비활성화한다.
도 16의 (A) 및 (B)에, 제 1 펄스(PLS1), 제 2 펄스(PLS2), 제 3 펄스(PLS3), ..., 제 M 펄스(PLSM)와, 타이밍 신호(TS)를 나타낸다. 도 16의 (A)에서는, N2가 최대 N2MAX인 경우를 나타내고, 도 16의 (B)에서는 0<N2<N2MAX인 경우를 나타낸다.
도 17은, 본 발명의 타이밍 발생 회로를 펄스 생성 회로에 응용한 예를 나타내는 회로도이다.
도 17에 있어서, 펄스 생성 회로는 주기가 일정하거나 또는 변화하고, 일주기 사이에 복수의 레벨로 천이하는 처리 대상 신호의 당해 레벨 천이의 타이밍 신 호를 발생하는 것으로, 처리 대상 신호는, 구체적으로는, 펄스폭 변조된 펄스 신호 또는 전압 제어 발진기의 출력 펄스 신호로 할 수 있다.
반복 신호 발생 회로(11)는, 예를 들어, 25 내지 100 MHz 정도의 발진 회로가 사용될 수 있다. 계수 회로(14)는 반복 신호 발생 회로(11)로부터의 펄스를 입력하고, 타이밍 값(본 실시예에서는 N1N2로 함)에 대응하는 값이 부여되고, 계수값이 이 값(N1)에 도달하였을 때에 제 1 신호로서의 펄스를 출력한다.
위상 시프트 회로(12)는 계수 회로(14)의 출력 펄스보다도 지연 시간(T)만큼 위상이 시프트한 제 2 펄스(PLS2), 제 2 펄스보다도 지연 시간(2·T)만큰 위상이 시프트한 제 3 펄스(PLS3), …, 제 (M-1) 펄스(PLSM-1)보다도 지연 시간((M-1)·T)만큼 위상이 시프트한 제 M 펄스(PLSM)를 출력한다(단, (M-1)·T<펄스의 주기 TP).
선택 회로(15)는 위상 시프트 회로(12)의 출력 중에서 제 1 내지 제 M 펄스를 입력한다. 선택 컨트롤러(16)에서는, 처리 대상 신호가 레벨 천이하는 타이밍 값의 하위 자리수(N2)에 대응하는 값이 세트되고, 선택 컨트롤러(16)는 주어진 값에 따라서, 선택 회로(15)에 제 1 내지 제 M 펄스 중에서 어느 하나를 선택하는 선택 지시 신호를 출력한다.
파형 조정 회로(19)는 계수 회로(14)가 출력하는 제 1 펄스(PLS1)와 선택 회로(15)가 출력하는 제 2 내지 제 M 펄스 중에서 어느 하나의 펄스를 입력하고, 이들의 파형으로부터 조정 파형(합성 파형)을 출력한다. 파형 조정 회로(19)는 입력 에 따른 처리를 실시할 수 있고, 전형적으로는 AND 또는 OR 회로로 구성될 수 있으며, 제 1 펄스의 상승 또는 하강의 타이밍을 T의 정수 배의 세밀함으로 조정할 수 있다.
도 12, 도 14, 및 도 15의 타이밍 발생 회로에서는, 위상 시프트 회로로서, 지연 시간이 다른 지연 소자나 지연 회로를 병렬 접속하였지만, 도 18에 나타낸 바와 같이, 동일 지연 시간(T)의 지연 소자나 지연 회로를 직렬 접속하여, 접속 단자로부터 지연 시간(T, 2·T, …, (M-1)·T)의 지연 신호를 빼낼 수도 있다.
도 9 내지 도 15의 타이밍 발생 회로에서는 각 구성 요소를 적절하게 공용하거나, 각 타이밍 발생 회로의 복합이 가능하며, 도 19 및 도 20에 그 예를 나타낸다.
도 19는, 도 9에 나타낸 회로의 변형예를 나타내는 설명도이다. 도 19의 타이밍 발생 회로(1)에서는, 위상 시프트 회로(12)(위상 시프트 컨트롤러(13)를 구비함)의 후단에, 선택 회로(151)와 계수 회로(141)의 조와, 선택 회로(152)와 계수 회로(142)의 조가 접속되고, 선택 회로(151)와 선택 회로(152)가 1개의 선택 컨트롤러(16)에 의해 제어되는 예를 나타내고 있다. 도 19에서는, 반복 신호 발생 회로(11)도 2개의 조로 공용되고 있으며, 계수 회로(141)로부터 타이밍 신호(TS1)가 출력되고, 계수 회로(142)로부터 타이밍 신호(TS2)가 출력된다.
도 20은, 도 9에 나타낸 회로의 다른 변형예를 나타내는 설명도이다. 도 20의 타이밍 발생 회로(1)에서는, 반복 신호 발생 회로(11)의 후단에, 위상 시프트 회로(121)와 선택 회로(151)와 계수 회로(141)의 조와, 위상 시프트 회로(122)와 선택 회로(152)와 선택 회로(142)의 조가 접속되고, 선택 회로(151)와 선택 회로(152)가 1개의 선택 컨트롤러(16)에 의해 제어되고, 위상 시프트 회로(121)와 위상 시프트 회로(122)가 1개의 위상 시프트 컨트롤러(13)에 의해 제어되는 예를 나타내고 있다.
도 20에서는, 반복 신호 발생 회로(11)가 2개의 조로 공용되고 있으며, 계수 회로(14)로부터 타이밍 신호(TS1)가 출력되고, 계수 회로(142)로부터 타이밍 신호(TS2)가 출력되고 있다. 또한, 도 20에서는, 위상 시프트 회로(121)의 출력을 PLS(1)1, PLS(1)2, …, PLS(1)M으로 나타내고, 위상 시프트 회로(122)의 출력을 PLS(2)1, PLS(2)2, …, PLS(2)M으로 나타낸다.
도 21 및 도 22는, 반복 신호 발생 회로가 복수의 위상 신호를 발생하는 본 발명의 타이밍 발생 회로의 구성을 나타내는 도면이다.
도 21의 타이밍 발생 회로는 반복 신호 발생 회로(11)와, 계수 회로(14)와, 선택 회로(15)와 선택 컨트롤러(16)를 구비하고 있다. 반복 신호 발생 회로(11)는 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호 Phase1, Phase2, …, PhaseM,을 출력한다. 계수 회로(14)는, 타이밍 값의 상위 자리수(N1)에 대응하는 값이 세트되는 도시하지 않은 복수의 계수 요소로 이루어지고, 복수의 계수 요소는 세트된 값에 도달하기까지 계수하고, 계수 종료 신호를 출력한다. 선택 회로(15) 는 복수의 계수 요소로부터의 계수 종료 신호를 하위 자리수(N2)에 대응하는 값에 따라서 선택하고, 상위 자리수에 대응하는 값(N1)과 하위 자리수에 대응하는 값(N2)을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)로서 출력한다. 선택 컨트롤러(16)는 선택 회로(15)에 선택 지시 신호를 출력하고, 상기의 선택을 행하게 한다.
도 22의 타이밍 발생 회로는 반복 신호 발생 회로(11)와, 선택 회로(15)와, 선택 컨트롤러(16)와, 계수 회로(14)로 이루어진다. 반복 신호 발생 회로(11)는 위상이 소정량(시프트량 제로를 포함) 시프트한 복수의 신호를 출력한다. 선택 회로(15)는 반복 신호 발생 회로(11)로부터의 위상이 시프트한 신호를 타이밍 값의 하위 자리수(N2)의 값에 대응하여 선택한다.
계수 회로(14)는 선택 회로(13)로부터의 출력을 입력하여 계수하고, 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를, 상위 자리수(N1)에 대응하는 값과 하위 자리수(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)로서 출력한다. 선택 컨트롤러(16)는 선택 회로(15)에 선택 지시 신호를 출력하여, 상기의 선택을 행하게 한다.
도 23은, 도 21의 타이밍 발생 회로의 구체적인 회로도이다. 도 23에서는, 반복 신호 발생 회로(11)는 복수의 신호 Phase1, Phase2, …, PhaseM을 출력하는 제 1 발진 회로(PG1) 내지 제 M 발진 회로(PGM)로 이루어지는 발진 회로군(111)과, 위상 시프트 회로(112)와, 시프트 컨트롤러(113)를 구비하고 있다. 반복 신호 발생 회로(11)에서는, 제 1 발진 회로(PG1)에 구동 신호(TRG1)가 입력되고, 제 1 발진 회로(PG1)가 Phase1을 출력하면, 위상 시프트 회로(112)가 제 2 발진 회로(PG2), 제 3 발진 회로(PG3), …, 제 M 발진 회로(PGM)에 구동 신호 TRG2, TRG3, …, TRGM를 출력하고, 제 2 발진 회로(PG2), 제 3 발진 회로(PG3), …, 제 M 발진 회로(PGM)는 순차적으로 Phase2, Phase3, …, PhaseM를 출력한다. 계수 회로(14(1), 14(2), …, 14(M))는 Phase1, Phase2, …, PhaseM을 각각 상위 자리수(N2)에 도달하기까지 계수하고, 계수 종료 신호를 출력한다. 선택 회로(15)는 하위 자리수(N2)에 대응하는 계수 회로를 선택하고, 상위 자리수(N1)에 대응하는 값과 하위 자리수(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)를 출력한다.
도 24는, 도 21의 타이밍 발생 회로의 다른 구체적인 회로도이다. 도 24에서는, 외부 신호(ES)를 제 1 발진 회로(PG1)의 구동 신호(TRG1)로 하고, ES를 위상 시프트 회로(112)에 입력하여, 구동 신호 TRG2, TRG3, …, TRGM을 발생시킨다.
도 25는, 도 21의 타이밍 발생 회로의 또 다른 구체적인 회로도이다. 도 25에서는, 제 1 발생 회로(PG1)의 출력을 지연 소자 또는 지연 회로에 의해 지연시켜서 구동 신호(TRG2)를 생성하여 제 2 발진 회로(PG2)를 구동하고, 제 2 발진 회로(PG2)의 출력을 지연시켜서 구동 신호(TRG3)를 생성하여 제 3 발진 회로(PG3)를 구동한다. 마찬가지로, 제 4 발진 회로(PG4) 내지 제 M 발진 회로(PGM)를 구동한다. 또한, 도 25에서는, 제 1 발진 회로(PG1) 내지 제 (M-1) 발진 회로(PGM-1)의 출력 측의 지연 소자 또는 지연 회로가 위상 시프트 회로(112)를 구성하고 있다.
도 26은, 도 21의 타이밍 발생 회로의 또 다른 구체적인 회로도이다. 도 26에서는, 외부로부터 신호 대신에 도 23의 제 1 발진 회로(PG2)의 출력에 의해, 위상 시프트 회로(112)가 구동되고 있다.
도 27은, 도 22의 타이밍 발생 회로의 구체적인 회로도이다. 도 27에서는, 반복 신호 발생 회로(11)의 출력 Phase1, Phase2, …, PhaseM가 선택 회로(15)에 출력되고, 선택 회로(15)는 타이밍 값의 하위 자리수(N2)에 대응하는 신호를 선택하고, 계수 회로(14)에 출력한다. 계수 회로(14)에는 상위 자리수(N1)가 세트되어 있으므로, 계수 회로(14)는 계수 종료 신호의 출력에 의해, 상위 자리수(N1)에 대응하는 값과, 하위 자리수(N2)에 대응하는 값을 결합한 값(N1N2)에 상당하는 타이밍 신호(TS)를 출력한다. 또한, 도 27에서는, 위상 시프트 회로를 부호 52로, 위상 시프트 컨트롤러를 부호 54로, 발진 회로를 부호 53으로 나타낸다.
제 1 발진 회로(PG1)의 출력을 위상 시프트 회로(52)에 입력하여 제 2 발진 회로(PG2) 내지 제 M 발진 회로(PGM)의 구동 타이밍을 생성하였지만, 외부 신호를 위상 시프트 회로(52)에 입력하여 제 1 발진 회로(PG1) 내지 제 M 발진 회로(PGM)의 구동 타이밍을 생성할 수도 있고, 제 1 발진 회로(PG1)의 출력에 의해 제 2 발진 회로(PG2)를 구동하고, 제 2 발진 회로(PG2)에 의해 제 3 발진 회로(PG3)를 구동하고, 순차적으로 전단의 발진 회로의 출력에 의해 다음 단의 발진 회로를 구동할 수도 있다.
지연 회로는 다양하게 구성할 수 있다. 예를 들어, 적분 회로, 게이트 소자, 단안정 멀티 바이브레이터 등을 지연 회로로서 사용할 수 있다. 지연 회로로서, 지연 시간을 변경할 수 없는 것을 사용할 수도 있으며, 도 28 내지 도 31에 나타낸 바와 같이 프로그램 가능하게 구성할 수도 있다. 도 28 내지 도 30에 나타낸 지연 회로에서는, 각 지연 구성 요소(지연 소자 또는 지연 회로)의 지연 시간에 가중치를 부여하고, 스위치로 절환하여 조합시킴으로써 더 많은 지연 시간을 생성할 수 있다.
지연 회로에, 지연 소자의 직렬 접속이나 지연 회로의 직렬 접속으로 이루어지는 지연 회로군을 다용하는 경우에는, 각 지연 회로군의 특성을 동일하게 하는 것이 곤란하게 되는 경우가 있지만, 이하에 서술하는 지연 회로를 이용함으로써, 오차가 적은 지연 회로를 구성할 수 있다.
도 28에 있어서, 지연 회로(3)는 회로 요소군(31)과 지연 컨트롤러(32)로 이루어진다. 지연 회로(3)는
(a)
(Y-1)개의 지연 시간(T·Y0)의 제 1 딜레이 회로,
(Y-1)개의 지연 시간(T·Y1)의 제 2 딜레이 회로,
…
(Y-1)개의 지연 시간(T·YP-1)의 제 P 딜레이 회로로 이루어지는 직렬 접속 딜레이 회로군(도 28에서는 dly1 ~ dlyQ로 나타냄)과,
(b)
상기 각 제 1 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 1 바이패스 스위치,
상기 각 제 2 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 2 바이패스 스위치,
…
상기 각 제 P 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 P 바이패스 스위치로 이루어지는 바이패스 스위치군(도 28에서는 SA1, SA2, …, SAQ로 나타냄)과,
(c)
상기 각 제 1 딜레이 회로의 신호 입력 측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제 1 출력 스위치,
상기 각 제 2 딜레이 회로의 신호 입력 측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제 2 출력 스위치,
…
상기 각 제 P 딜레이 회로의 신호 입력 측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제 P 출력 스위치로 이루어지는 출력 스위치군(도 28에서는, SB1, SB2, …, SBQ로 나타냄)으로 구성될 수 있다.
이 경우, 지연 회로(dly1 내지 dlyQ)에는 각 지연 회로의 바이패스 스위치(SA1, SA2, …, SAQ)에 동기하여 온·오프하는 단락 방지 스위치(SC1, SC2, …, SCQ)를 직렬로 접속할 수 있다. 또한, SCk(k = 1, 2, …, Q)는, SAk(k = 1, 2, …)가 온인 경우에 오프로 되고, SAk(k = 1, 2, …)가 오프인 경우 온으로 된다.
Y = 5인 경우, 예를 들어, 4개의 지연 시간(T·50)의 딜레이 회로와, 4개의 지연 시간(T·51)의 지연 회로와, 4개의 지연 시간(T·52)의 딜레이 회로와의 직렬 접속 딜레이 회로군에 의해, T로부터 124·T까지의 지연을 생성할 수 있는 회로를 구성할 수 있다.
도 28에, Y = 2의 경우의 지연 회로를 나타낸다. 도 28에 있어서, 지연 회로(3)는 회로 요소군(31)과 지연 컨트롤러(32)로 이루어진다. 회로 요소군(31)은 Q개의 딜레이 회로(dly1 내지 dlyQ)와 스위치군(SA1 내지 SAQ, SB1 내지 SBQ)으로 이루어지며, dly1, dly2, …, dlyQ 는 20·T, 21·T, …, 2M-1·T의 지연 시간을 생성할 수 있다. 딜레이 컨트롤러(32)가 스위치군(SA1 내지 SA4, SB1 내지 SB4)을 온·오프 제어함으로써, 도 31에 나타낸 바와 같이 스위치의 절환을 조합시킴으로써, 0, T, 2T, …, 2M-1·T까지의 지연 시간을 생성할 수 있다.
즉, Y = 2일 때에는, 동일한 지연 시간의 딜레이 회로는 복수 개 필요 없이, 최대 지연 시간 15·T의 지연을 생성할 수 있으며, 지연 시간(T)의 지연 회로를 15개 직렬로 접속한 경우와 동일 효과를 얻을 수 있다. 마찬가지로, 10개의 지연 회로를 이용하면, 최대 1023개의 직렬로 접속한 경우와 동일한 효과가 얻어진다.
도 30에, 도 28의 회로를 적용한 위상 시프트 회로의 예를 나타낸다. 도 30에서는 위상 시프트 회로, 위상 시프트 회로(12)(즉, 회로 요소군(31))의 전단에 설치되어 있으며, 계수 회로(14)가 위상 시프트 회로(11)의 후단에 설치되어 있다.
도 31에, 타이밍 발생 회로(3)에 의해 출력되는 신호의 지연 시간과, 위상 시프트 회로(32)를 구성하는 스위치군의 온·오프 상태와의 관계를 나타낸다.
도 32 및 도 33은 본 발명을 보다 이해하기 쉽게 한 설명도이다.
도 32에서는, 1주기가 10μ￥ochs로 가정하고, 패스를 선택함으로써, 0μs로부터 9μs까지의 10단계로 딜레이 시킬 수 있는 것으로 한다. 1292μ￥ochs를 계수할 때는, 위상 시프트 회로에서 2만큼 딜레이 시키고, 카운터(62)에서 129를 계수한다. 이에 의해, 1292μ￥ochs의 시간을 계수할 수 있다. 위상 시프트 컨트롤러(64)는, 필요한 패스의 딜레이만을 온하기 때문에, 소비 전력이 줄어든다. 또한, 도 33에서는, 2개의 선택 회로(75, 76)를 사용하여, 딜레이 1개당 τ의 지연으 로 하여 5τ의 지연을 생성할 수 있다.
도 34, 도 35에, 매트릭스를 사용한 타이밍 발생 회로의 구체예를 나타낸다.
도 34에서는, 지연 게이트를 매트릭스 형상으로 배치하고, X-Y 어드레스에서 목적하는 지연 시간을 선택한다. 각 지연 게이트의 부하가 균일한 효과가 있다.
한 방향 배열형(본 예)에서는, 선택행 어드레스의 하위 행도 선택 상태로 되는 디코드를 행한다. 한 방향 배열형(본 예) 이외에, 사행형도 가능(행 어드레스의 EVN/ODD에서 열 디코드 방식을 보정)하다. 또한, 지연 게이트를 3-스테이트 출력형으로 하여 미사용 게이트를 오프로 하여 소비 전력을 저감할 수 있다. 이 경우는 각 게이트 출력에 풀업 저항을 연결한다.
또한, 상승 지연과 하강 지연의 균등화를 도모하기 위해, 풀업 저항값으로 조정하는, 인버터를 비반전형 게이트로 치환하는 출력 버퍼에 의해 극성을 맞출 수도 있다.
도 35에서는, 열선택 게이트로서 클록용 게이트(clocked gate)를 사용하면 지연용 각 게이트의 부가가 균일하고 지연 시간의 불균일이 적다.
지연 게이트를 3-스테이트 출력형으로 하여 미사용 게이트를 열지연 회로 단위로 오프하여 소비 전력을 저감할 수 있다. 또한, 행선택 스위치로서 클록용 게이트를 사용할 수도 있다.
도 36의 (A) 내지 (D)에 지연 회로의 구체예를 나타낸다.

Claims (17)

  1. 처리 대상 신호에 대한 소정의 타이밍을 발생하는 회로로서,
    위상 시프트 회로와 위상 시프트 컨트롤러와 계수 회로를 구비하고,
    (A) 반복 신호를 입력하는 상기 위상 시프트 회로는 반복 신호에 근거하여 위상이 소정량 시프트한 신호를 출력하고,
    (B) 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제 1 내지 제 M의 어느 위상의 신호(제 1의 신호는 시프트량 제로, 제 M의 신호는 시프트량 최대)를 출력할지를 제어하고,
    (C) 상기 계수 회로는 상기 위상 시프트 회로의 출력 신호를 소정 수 계수하고, 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호(카운터 업 또는 카운터 다운 후에 출력되는 신호)를 발생함으로써,
    상기 계수 회로는 상기 반복 신호의 타이밍과, 상기 위상 시프트 회로에 의해 시프트한 타이밍과의 합성 타이밍의 신호를 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  2. 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
    계수 회로와 위상 시프트 회로와 위상 시프트 컨트롤러를 구비하고,
    (A) 반복 신호를 입력하는 계수 회로는 반복 신호를 소정 수 계수하고, 계수 값이 세트된 값에 도달하였을 때에 계수 종료 신호를 발생하고,
    (B) 상기 위상 시프트 회로는 상기 계수 회로의 출력 신호로부터, 위상이 소정량 시프트한 신호를 출력하고,
    (C) 상기 위상 시프트 컨트롤러는 상기 위상 시프트 회로가 제 1 내지 제 M의 어느 위상의 신호를 출력할지를 제어함으로써,
    상기 위상 시프트 회로는 상기 반복 신호의 타이밍과, 상기 위상시프트 회로에 의해 시프트한 타이밍과의 합성 타이밍 신호를 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  3. 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
    반복 신호 발생회로와, 위상이 소정량 시프트한 복수의 신호를 생성하는 위상 시프트 회로와, 상기 위상 시프트 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로와, 상기 타이밍 값의 상위 자리수 값에 대응하는 값이 세트되는 계수 회로를 구비하고,
    (A) 상기 위상 시프트 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하고, 이 신호에 근거하여 위상이 소정량 시프트한 복수의 신호를 출력하고,
    (B) 상기 선택 회로는 상기 위상 시프트 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하여 출력하고, 상기 계수 회로는 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를, 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  4. 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
    반복 신호 발생 회로와, 위상이 소정량 시프트한 복수의 신호를 생성하는 위상 시프트 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트된 복수의 계수 요소로 이루어지는 계수 회로와, 상기 계수 회로의 복수의 계수 요소로부터의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수의 값에 대응하여 선택하는 선택 회로를 구비하고,
    (A) 상기 위상 시프트 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하고, 이 신호에 근거하여 위상이 소정량 시프트한 복수의 신호를 출력하고,
    (B) 상기 계수 회로의 각 계수 요소는 상기 위상 시프트 회로의 복수의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 출력하고, 상기 선택 회로는 상기 복수의 계수 회로로부터의 출력 신호 중에서 1개를 상기 하위 자리수에 대응하는 값에 따라서 선택하여 당해 선택 신호를, 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  5. 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
    반복 신호 발생 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트되는 계수 회로와, 위상이 소정량 시프트한 복수의 신호를 생성하는 위상 시프트 회로, 상기 위상 시프트 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로와, 선택 회로 컨트롤러를 구비하고,
    (A) 상기 계수 회로는 상기 반복 신호 발생 회로의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 출력하고,
    (B) 상기 위상 시프트 회로는 상기 계수 회로의 계수 종료 신호를 입력하고, 이 신호에 근거하여 위상이 소정량 시프트한 복수의 신호를 출력하고, 상기 선택 회로는 상기 위상 시프트 회로로부터의 복수의 출력 신호 중에서 1개를 하위 자리수에 대응하는 값에 따라서 선택하여 당해 선택 신호를 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함하는 것을 특징으로 하는 타이밍 방생 회로.
  7. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 지연 소자 또는 지연 회로의 단자로부터 순차적으로 위상이 시프트한 신호를 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  8. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    위상 시프트 컨트롤러를 더 구비하고, 당해 위상 시프트 컨트롤러를 구성하는 지연 소자 또는 지연 회로 중에서, 사용되지 않는 지연 소자 또는 지연 회로의 동작을 정지시키는 위상 시프트 컨트롤러를 더 구비하는 것을 특징으로 하는 타이밍 발생 회로.
  9. 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
    위상이 소정량 시프트한 복수의 신호를 출력하는 반복 신호 발생 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로와, 상기 계수 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로를 구비하고,
    (A) 상기 계수 회로의 복수의 계수 요소는 상기 반복 신호 발행 회로의 복수의 출력 신호를 입력하여 계수하고, 상기 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를 출력하고,
    (B) 상기 선택 회로는 상기 복수의 계수 회로로부터의 출력 신호 중에서 1개를 하위 자리수에 대응하는 값에 따라서 선택하고, 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  10. 처리 대상 신호에 대한 소정 타이밍을 발생하는 회로로서,
    위상이 소정량 시프트한 복수의 신호를 출력하는 반복 신호 발생 회로와, 상기 반복 신호 발생 회로로부터의 복수의 신호 중에서 1개를 상기 타이밍 값의 하위 자리수 값에 대응하여 선택하는 선택 회로와, 상기 타이밍 값의 상위 자리수에 대응하는 값이 세트되는 복수의 계수 요소로 이루어지는 계수 회로를 구비하고,
    (A) 상기 선택 회로는 상기 반복 신호 발생 회로로부터의 복수의 출력 신호 중에서 1개를 상기 하위 자리수에 대응하는 값에 따라서 선택하여 출력하고,
    (B) 상기 계수 회로는 상기 선택 회로의 출력을 입력하여 계수하고, 계수값이 세트된 값에 도달하였을 때에 계수 종료 신호를, 상기 하위 자리수에 대응하는 값과 상기 상위 자리수에 대응하는 값을 결합한 값에 상당하는 타이밍 신호로서 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 반복 신호 발생 회로는 1개의 반복 신호 발생원과 위상 시프트 회로를 구비하고,
    상기 위상 시프트 회로는 상기 반복 신호 발생원의 출력을 입력하고, 반복 신호에 근거하여, 위상이 소정량 시프트한 복수의 신호를 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  12. 제 11 항에 있어서,
    상기 위상 시프트 회로는 지연 소자 또는 지연 회로의 직렬 접속, 병렬 접속 또는 이들이 조합된 직병렬 접속을 포함하고, 상기 지연 소자 또는 지연 회로의 단자로부터, 상기 위상이 소정량 시프트한 복수의 신호를 출력하는 것을 특징으로 하는 타이밍 발생 회로.
  13. 제 1 항 내지 제 12 항에서의 위상 시프트 회로에 사용되는 지연 회로로서,
    (a) 적어도 2개의 지연 시간이 다른 Q개의 딜레이 회로로 이루어지는 직렬 접속 딜레이 회로군과,
    (b) 상기 각 딜레이 회로의 양 단자 사이에 각각 접속된 Q개의 바이패스 스위치로 이루어지는 바이패스 스위치군과,
    (c) 상기 각 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 Q개의 스위치로 이루어지는 출력 스위치군으로 이루어지는 것을 특징으로 하는 지연 회로.
  14. 제 1 항 내지 제 12 항에서의 위상 시프트 회로에 사용되는 지연 회로로서,
    (a)
    (Y-1)개의 지연 시간 T·Y0의 제 1 딜레이 회로,
    (Y-1)개의 지연 시간 T·Y1의 제 2 딜레이 회로,
    …
    (Y-1)개의 지연 시간 T·YP-1의 제 P 딜레이 회로로 이루어지는 직렬 접속 딜 레이 회로군,
    (b)
    상기 각 제 1 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 1 바이패스 스위치,
    상기 각 제 2 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 2 바이패스 스위치,
    …
    상기 각 제 P 딜레이 회로의 양 단자 사이에 각각 접속된 (Y-1)개의 제 P 바이패스 스위치로 이루지는 바이패스 스위치군,
    (c)
    상기 각 제 1 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 단자와의 사이에 접속된 (Y-1)개의 제 1 출력 스위치,
    상기 각 제 2 딜레이 회로의 산호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속되는 (Y-1)개의 제 2 출력 스위치,
    …
    상기 각 제 P 딜레이 회로의 신호 입력측으로부터 먼 측의 단자와 장치 출력 단자와의 사이에 접속된 (Y-1)개의 제 P 출력 스위치로 이루어지는 출력 스위치군
    으로 이루어지는 것을 특징으로 하는 지연 회로.
  15. 제 14 항에 있어서,
    Y = 2인 것을 특징으로 하는 지연 회로.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 각 딜레이 회로에는 각 딜레이 회로의 바이패스 스위치에 동기하여 온·오프하는 단락 방지 스위치가 직렬로 접속되어 있는 것을 특징으로 하는 지연 회로.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 딜레이 회로는 반도체 집적 회로 상에 제작된 적분 회로를 포함하는 것을 특징으로 하는 지연 회로.
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