JPH11312959A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH11312959A JPH11312959A JP10116731A JP11673198A JPH11312959A JP H11312959 A JPH11312959 A JP H11312959A JP 10116731 A JP10116731 A JP 10116731A JP 11673198 A JP11673198 A JP 11673198A JP H11312959 A JPH11312959 A JP H11312959A
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- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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Abstract
(57)【要約】
【課題】ＬＳＩ化に適した回路構成であり、低ジッタで
且つ発振周波数範囲の広い電圧制御発振回路を提供する
ことを目的としている。 【解決手段】電圧制御遅延回路（ＶＣＤ）２２−１〜２
２−ｎを縦続接続し、各ＶＣＤの出力信号を選択回路２
３−１〜２３−ｎで選択し、選択された信号を加算回路
２４−１〜２４−ｎに供給して帰還信号を生成する。ｋ
段目のＶＣＤを選択した時には、このｋ段目の選択信号
で（ｋ＋１）段目の加算回路の出力を固定し、ｋ段目の
ＶＣＤの出力信号のみをｋ段目以前の加算回路を順次介
して初段のＶＣＤに帰還することを特徴としている。任
意の段数を選択しても必ず正帰還ループになり、ＶＣＤ
の段数に応じて帰還回路に挿入される反転回路の数は規
則正しく変化する。よって、制御電圧で可変できる発振
範囲とＶＣＤの段数の調整で得られる発振範囲のずれを
防止でき、広範囲な周波数で連続した発振出力が得られ
る。
且つ発振周波数範囲の広い電圧制御発振回路を提供する
ことを目的としている。 【解決手段】電圧制御遅延回路（ＶＣＤ）２２−１〜２
２−ｎを縦続接続し、各ＶＣＤの出力信号を選択回路２
３−１〜２３−ｎで選択し、選択された信号を加算回路
２４−１〜２４−ｎに供給して帰還信号を生成する。ｋ
段目のＶＣＤを選択した時には、このｋ段目の選択信号
で（ｋ＋１）段目の加算回路の出力を固定し、ｋ段目の
ＶＣＤの出力信号のみをｋ段目以前の加算回路を順次介
して初段のＶＣＤに帰還することを特徴としている。任
意の段数を選択しても必ず正帰還ループになり、ＶＣＤ
の段数に応じて帰還回路に挿入される反転回路の数は規
則正しく変化する。よって、制御電圧で可変できる発振
範囲とＶＣＤの段数の調整で得られる発振範囲のずれを
防止でき、広範囲な周波数で連続した発振出力が得られ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、リングオシレー
タ型の電圧制御発振回路（ＶＣＯ）に関し、特にリング
オシレータの段数を切り替えることにより広範囲な発振
周波数を得るものである。
タ型の電圧制御発振回路（ＶＣＯ）に関し、特にリング
オシレータの段数を切り替えることにより広範囲な発振
周波数を得るものである。
【０００２】
【従来の技術】図９は、従来の基本的なリングオシレー
タ型の電圧制御発振回路（ＶＣＯ）を示している。この
ＶＣＯには、制御電圧Ｖｃｏｎｔによって遅延時間を可
変できる遅延素子（電圧制御遅延回路：ＶＣＤ）１１−
１〜１１−ｎが複数個（ｎ個）縦続接続されて設けられ
ている。選択信号Ｍ１〜Ｍｎで選択されたＶＣＤ１１−
１〜１１−ｎの各出力タップの信号は、偶数段目が選択
された時はインバータ回路１２−２，…，１２−ｎで一
度反転させ、奇数段目が選択された時はそのまま選択回
路（２入力ナンド回路１３−１〜１３−ｎ）を通して取
り出される。この選択回路１３−１〜１３−ｎで取り出
された信号は、加算回路（ｎ入力ナンド回路１４）に供
給された後、初段のＶＣＤ１１−１の入力端子へ帰還さ
れる。この時、リングオシレータ内の反転回路（インバ
ータ回路やインバータ動作を行うナンド回路）の数が奇
数個であれば帰還ループは正帰還となり持続発振を行
う。
タ型の電圧制御発振回路（ＶＣＯ）を示している。この
ＶＣＯには、制御電圧Ｖｃｏｎｔによって遅延時間を可
変できる遅延素子（電圧制御遅延回路：ＶＣＤ）１１−
１〜１１−ｎが複数個（ｎ個）縦続接続されて設けられ
ている。選択信号Ｍ１〜Ｍｎで選択されたＶＣＤ１１−
１〜１１−ｎの各出力タップの信号は、偶数段目が選択
された時はインバータ回路１２−２，…，１２−ｎで一
度反転させ、奇数段目が選択された時はそのまま選択回
路（２入力ナンド回路１３−１〜１３−ｎ）を通して取
り出される。この選択回路１３−１〜１３−ｎで取り出
された信号は、加算回路（ｎ入力ナンド回路１４）に供
給された後、初段のＶＣＤ１１−１の入力端子へ帰還さ
れる。この時、リングオシレータ内の反転回路（インバ
ータ回路やインバータ動作を行うナンド回路）の数が奇
数個であれば帰還ループは正帰還となり持続発振を行
う。
【０００３】上記ナンド回路１４から出力される発振出
力Ｆｏｕｔの周波数は、制御電圧Ｖｃｏｎｔによって調
整されるＶＣＤ１段当たりの遅延時間と選択信号Ｍ１〜
Ｍｎで選択されるＶＣＤ１１−１〜１１−ｎの段数とで
調整することができる。そして、図１０に示すように、
制御電圧Ｖｃｏｎｔで可変できる発振周波数の範囲とＶ
ＣＤの段数の調整で得られる発振周波数の範囲とが重な
るようにすることで広範囲な可変範囲を有するＶＣＯを
構成できる。
力Ｆｏｕｔの周波数は、制御電圧Ｖｃｏｎｔによって調
整されるＶＣＤ１段当たりの遅延時間と選択信号Ｍ１〜
Ｍｎで選択されるＶＣＤ１１−１〜１１−ｎの段数とで
調整することができる。そして、図１０に示すように、
制御電圧Ｖｃｏｎｔで可変できる発振周波数の範囲とＶ
ＣＤの段数の調整で得られる発振周波数の範囲とが重な
るようにすることで広範囲な可変範囲を有するＶＣＯを
構成できる。
【０００４】ところで、リングオシレータが持続発振す
るためには、リングオシレータの帰還ループが正帰還に
なっている必要がある。そのため、上述したように偶数
段目のＶＣＤ１１−２，…，１１−ｎの出力信号を選択
する場合には、一度インバータ回路１２−２，…，１２
−ｎを通してから選択回路１３−２，…，１３−ｎに入
力し、初段のＶＣＤ１１−１の入力端子には常に正帰還
信号を戻す必要がある。よって、ＶＣＤの段数が偶数の
場合には、奇数の場合に比べて帰還回路にインバータ回
路１個分の追加が必要になる。
るためには、リングオシレータの帰還ループが正帰還に
なっている必要がある。そのため、上述したように偶数
段目のＶＣＤ１１−２，…，１１−ｎの出力信号を選択
する場合には、一度インバータ回路１２−２，…，１２
−ｎを通してから選択回路１３−２，…，１３−ｎに入
力し、初段のＶＣＤ１１−１の入力端子には常に正帰還
信号を戻す必要がある。よって、ＶＣＤの段数が偶数の
場合には、奇数の場合に比べて帰還回路にインバータ回
路１個分の追加が必要になる。
【０００５】このため、発振周波数を変えるために仮に
ＶＣＤを１段足したとすると、リングオシレータ内の反
転回路の数は純粋にＶＣＤ１段分の追加ではなく、ＶＣ
Ｄの段数が偶数か奇数かによりインバータ回路が追加さ
れたり、されなかったりして不規則である。しかも、偶
数段の場合にはリングオシレータのループ内にインバー
タ回路１個分の遅延時間が付加されることになる。この
付加されるインバータ回路の遅延時間は、製造プロセス
のばらつきや電源電圧の変動、温度変化等によって異な
ってくるので、制御電圧Ｖｃｏｎｔで可変できる発振周
波数の範囲とＶＣＤの段数の調整で得られる発振周波数
の範囲がずれてしまうことが起きる。このように発振周
波数の範囲がずれると、発振周波数を連続して可変でき
ない。そこで、このようなずれが起きないようにするた
めに、従来は制御電圧Ｖｃｏｎｔで可変できる発振周波
数の範囲（発振ゲイン）を広げることが行われている。
しかし、発振ゲインを大きくすることは、制御電圧Ｖｃ
ｏｎｔの揺らぎやノイズにより発振周波数のジッタ（周
波数の揺らぎ）を大きくするので好ましい方法ではな
い。
ＶＣＤを１段足したとすると、リングオシレータ内の反
転回路の数は純粋にＶＣＤ１段分の追加ではなく、ＶＣ
Ｄの段数が偶数か奇数かによりインバータ回路が追加さ
れたり、されなかったりして不規則である。しかも、偶
数段の場合にはリングオシレータのループ内にインバー
タ回路１個分の遅延時間が付加されることになる。この
付加されるインバータ回路の遅延時間は、製造プロセス
のばらつきや電源電圧の変動、温度変化等によって異な
ってくるので、制御電圧Ｖｃｏｎｔで可変できる発振周
波数の範囲とＶＣＤの段数の調整で得られる発振周波数
の範囲がずれてしまうことが起きる。このように発振周
波数の範囲がずれると、発振周波数を連続して可変でき
ない。そこで、このようなずれが起きないようにするた
めに、従来は制御電圧Ｖｃｏｎｔで可変できる発振周波
数の範囲（発振ゲイン）を広げることが行われている。
しかし、発振ゲインを大きくすることは、制御電圧Ｖｃ
ｏｎｔの揺らぎやノイズにより発振周波数のジッタ（周
波数の揺らぎ）を大きくするので好ましい方法ではな
い。
【０００６】また、ｎ通りのＶＣＤの段数切替を行う場
合、ＶＣＤ１１−１〜１１−ｎの出力タップからのｎ個
の遅延信号を加算するためのｎ入力の加算回路１４が必
要になるとともに、この加算回路１４に各出力タップか
らの信号を導くためのｎ本の信号線も必要になる。この
際、加算する信号数ｎが多くなると、加算回路１４の規
模が大きくなるばかりでなく、加算回路１４で発生する
遅延時間も大きくなる。また、各ＶＣＤの出力タップか
ら加算回路１４までのｎ本の信号線の配線長がそれぞれ
異なるため、配線容量による遅延時間もＶＣＤの段数に
よって異なってくる。このため、ＶＣＤの段数の変更や
段数切替数の変更を行う場合、加算回路１４の入力数の
変更や各ＶＣＤ１１−１〜１１−ｎの出力タップから加
算回路１４までの信号線の配線長の最適化など再設計に
等しい煩雑な作業が必要となる。
合、ＶＣＤ１１−１〜１１−ｎの出力タップからのｎ個
の遅延信号を加算するためのｎ入力の加算回路１４が必
要になるとともに、この加算回路１４に各出力タップか
らの信号を導くためのｎ本の信号線も必要になる。この
際、加算する信号数ｎが多くなると、加算回路１４の規
模が大きくなるばかりでなく、加算回路１４で発生する
遅延時間も大きくなる。また、各ＶＣＤの出力タップか
ら加算回路１４までのｎ本の信号線の配線長がそれぞれ
異なるため、配線容量による遅延時間もＶＣＤの段数に
よって異なってくる。このため、ＶＣＤの段数の変更や
段数切替数の変更を行う場合、加算回路１４の入力数の
変更や各ＶＣＤ１１−１〜１１−ｎの出力タップから加
算回路１４までの信号線の配線長の最適化など再設計に
等しい煩雑な作業が必要となる。
【０００７】
【発明が解決しようとする課題】上記のように従来のリ
ングオシレータ型の電圧制御発振回路は、制御電圧で可
変できる発振周波数の範囲とＶＣＤの段数の調整で得ら
れる発振周波数の範囲がずれてしまい、発振周波数が不
連続になるという問題があった。また、この問題を解決
するために、制御電圧で可変できる発振周波数の範囲を
広げると、制御電圧の揺らぎやノイズにより発振周波数
のジッタが大きくなるという新たな問題が生ずる。
ングオシレータ型の電圧制御発振回路は、制御電圧で可
変できる発振周波数の範囲とＶＣＤの段数の調整で得ら
れる発振周波数の範囲がずれてしまい、発振周波数が不
連続になるという問題があった。また、この問題を解決
するために、制御電圧で可変できる発振周波数の範囲を
広げると、制御電圧の揺らぎやノイズにより発振周波数
のジッタが大きくなるという新たな問題が生ずる。
【０００８】更に、従来のリングオシレータ型の電圧制
御発振回路は、ＶＣＤの段数が多くなると、加算回路の
規模とこの加算回路による遅延時間が大きくなり、且つ
各ＶＣＤの出力タップから加算回路までの配線容量の相
違により遅延時間が異なり、ＶＣＤの段数の変更や段数
切替数の変更を行う場合、再設計に等しい煩雑な作業が
必要となるという問題があった。
御発振回路は、ＶＣＤの段数が多くなると、加算回路の
規模とこの加算回路による遅延時間が大きくなり、且つ
各ＶＣＤの出力タップから加算回路までの配線容量の相
違により遅延時間が異なり、ＶＣＤの段数の変更や段数
切替数の変更を行う場合、再設計に等しい煩雑な作業が
必要となるという問題があった。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ＬＳＩ化に適し
た回路構成の電圧制御発振回路を提供することにある。
また、この発明の他の目的は、制御電圧で可変できる発
振周波数の範囲とＶＣＤの段数の調整で得られる発振周
波数の範囲のずれを防止でき、広範囲な周波数で連続し
た発振出力が得られる電圧制御発振回路を提供すること
にある。
れたもので、その目的とするところは、ＬＳＩ化に適し
た回路構成の電圧制御発振回路を提供することにある。
また、この発明の他の目的は、制御電圧で可変できる発
振周波数の範囲とＶＣＤの段数の調整で得られる発振周
波数の範囲のずれを防止でき、広範囲な周波数で連続し
た発振出力が得られる電圧制御発振回路を提供すること
にある。
【００１０】この発明の更に他の目的は、発振周波数の
ジッタを大きくすることなく、発振周波数の範囲を広げ
ることができる電圧制御発振回路を提供することにあ
る。この発明の別の目的は、ＶＣＤの段数が多くなって
も、ＶＣＤの段数の変更や段数切替数の変更を容易に行
うことができる電圧制御発振回路を提供することにあ
る。
ジッタを大きくすることなく、発振周波数の範囲を広げ
ることができる電圧制御発振回路を提供することにあ
る。この発明の別の目的は、ＶＣＤの段数が多くなって
も、ＶＣＤの段数の変更や段数切替数の変更を容易に行
うことができる電圧制御発振回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】この発明の請求項１に記
載した電圧制御発振回路は、発振周波数に応じた選択信
号が供給される複数のユニット回路が縦続接続されて構
成され、各ユニット回路はそれぞれ、制御電圧に応じて
遅延時間が制御される電圧制御遅延回路と、第１の入力
端子に上記電圧制御遅延回路の出力信号が供給され、第
２の入力端子に選択信号が供給される選択回路と、第１
の入力端子に上記選択回路の出力信号が供給され、第２
の入力端子に次段のユニット回路から帰還信号が供給さ
れ、第３の入力端子に上記選択信号が供給され、上記第
１及び第２の入力端子に供給された信号を加算して帰還
信号を生成する加算回路とを具備し、各ユニット回路中
の電圧制御遅延回路の出力信号を順次次段のユニット回
路中の電圧制御遅延回路に供給し、選択信号で選択され
たユニット回路中の電圧制御遅延回路の出力信号を選択
回路を介して加算回路に供給し、この加算回路の出力信
号を順次前段のユニット回路中の加算回路に供給し、初
段のユニット回路中の加算回路から出力される帰還信号
を電圧制御遅延回路の入力端子に帰還することにより正
帰還ループを形成するようにして成り、上記ユニット回
路中の加算回路から上記選択信号で選択されたユニット
回路の段数と上記制御電圧に応じた周波数の発振出力を
得ることを特徴としている。
載した電圧制御発振回路は、発振周波数に応じた選択信
号が供給される複数のユニット回路が縦続接続されて構
成され、各ユニット回路はそれぞれ、制御電圧に応じて
遅延時間が制御される電圧制御遅延回路と、第１の入力
端子に上記電圧制御遅延回路の出力信号が供給され、第
２の入力端子に選択信号が供給される選択回路と、第１
の入力端子に上記選択回路の出力信号が供給され、第２
の入力端子に次段のユニット回路から帰還信号が供給さ
れ、第３の入力端子に上記選択信号が供給され、上記第
１及び第２の入力端子に供給された信号を加算して帰還
信号を生成する加算回路とを具備し、各ユニット回路中
の電圧制御遅延回路の出力信号を順次次段のユニット回
路中の電圧制御遅延回路に供給し、選択信号で選択され
たユニット回路中の電圧制御遅延回路の出力信号を選択
回路を介して加算回路に供給し、この加算回路の出力信
号を順次前段のユニット回路中の加算回路に供給し、初
段のユニット回路中の加算回路から出力される帰還信号
を電圧制御遅延回路の入力端子に帰還することにより正
帰還ループを形成するようにして成り、上記ユニット回
路中の加算回路から上記選択信号で選択されたユニット
回路の段数と上記制御電圧に応じた周波数の発振出力を
得ることを特徴としている。
【００１２】請求項２に記載したように、請求項１の電
圧制御発振回路において、前記選択信号によって選択さ
れたユニット回路中の電圧制御遅延回路、選択回路及び
加算回路に含まれる反転回路の和は奇数個であり、リン
グオシレータを構成して成ることを特徴とする。
圧制御発振回路において、前記選択信号によって選択さ
れたユニット回路中の電圧制御遅延回路、選択回路及び
加算回路に含まれる反転回路の和は奇数個であり、リン
グオシレータを構成して成ることを特徴とする。
【００１３】請求項３に記載したように、請求項１また
は２の電圧制御発振回路において、前記電圧制御遅延回
路は、前記制御電圧に応じた第１及び第２の内部制御電
圧を発生する制御回路部と、この制御回路部から出力さ
れる第１及び第２の内部制御電圧によって電流値が制御
されるインバータ回路部とを備えることを特徴とする。
は２の電圧制御発振回路において、前記電圧制御遅延回
路は、前記制御電圧に応じた第１及び第２の内部制御電
圧を発生する制御回路部と、この制御回路部から出力さ
れる第１及び第２の内部制御電圧によって電流値が制御
されるインバータ回路部とを備えることを特徴とする。
【００１４】請求項４に記載したように、請求項１ない
し３いずれか１つの項の電圧制御発振回路において、前
記選択回路は、前記選択信号の状態に応じて前記電圧制
御遅延回路の出力信号を選択し、その反転信号を出力す
るものであることを特徴とする。
し３いずれか１つの項の電圧制御発振回路において、前
記選択回路は、前記選択信号の状態に応じて前記電圧制
御遅延回路の出力信号を選択し、その反転信号を出力す
るものであることを特徴とする。
【００１５】請求項５に記載したように、請求項１ない
し４いずれか１つの項に記載の電圧制御発振回路におい
て、前記選択回路は、第１の入力端子に前記電圧制御遅
延回路の出力信号が供給され、第２の入力端子に前記選
択信号が供給される２入力ナンド回路であることを特徴
とする。
し４いずれか１つの項に記載の電圧制御発振回路におい
て、前記選択回路は、第１の入力端子に前記電圧制御遅
延回路の出力信号が供給され、第２の入力端子に前記選
択信号が供給される２入力ナンド回路であることを特徴
とする。
【００１６】請求項６に記載したように、請求項１ない
し５いずれか１つの項に記載の電圧制御発振回路におい
て、前記加算回路は、前記選択回路の出力信号、次段の
ユニット回路中の加算回路からの帰還信号、及び前段の
ユニット回路に供給される選択信号の反転信号が供給さ
れる３入力ナンド回路であることを特徴とする。
し５いずれか１つの項に記載の電圧制御発振回路におい
て、前記加算回路は、前記選択回路の出力信号、次段の
ユニット回路中の加算回路からの帰還信号、及び前段の
ユニット回路に供給される選択信号の反転信号が供給さ
れる３入力ナンド回路であることを特徴とする。
【００１７】請求項７に記載したように、請求項１また
は２に記載の電圧制御発振回路において、前記電圧制御
遅延回路、前記選択回路及び前記加算回路はそれぞれ、
実質的に同じ回路構成であり、前記制御電圧で動作遅延
時間が制御される回路であることを特徴とする。
は２に記載の電圧制御発振回路において、前記電圧制御
遅延回路、前記選択回路及び前記加算回路はそれぞれ、
実質的に同じ回路構成であり、前記制御電圧で動作遅延
時間が制御される回路であることを特徴とする。
【００１８】請求項８に記載したように、請求項７に記
載の電圧制御発振回路において、前記制御電圧で動作遅
延時間が制御される回路はそれぞれ、前記制御電圧に応
じた第１及び第２の内部制御電圧を発生する制御回路部
と、この制御回路部から出力される第１及び第２の内部
制御電圧によって電流値が制御される３入力ナンド回路
部とを備えることを特徴とする。
載の電圧制御発振回路において、前記制御電圧で動作遅
延時間が制御される回路はそれぞれ、前記制御電圧に応
じた第１及び第２の内部制御電圧を発生する制御回路部
と、この制御回路部から出力される第１及び第２の内部
制御電圧によって電流値が制御される３入力ナンド回路
部とを備えることを特徴とする。
【００１９】請求項９に記載したように、請求項１，
２，７または８いずれか１つの項に記載の電圧制御発振
回路において、前記電圧制御遅延回路は、第１及び第２
の入力端子に電源電圧が印加され、第３の入力端子に前
段のユニット回路中の電圧制御遅延回路の出力信号が供
給される３入力ナンド回路であることを特徴とする。
２，７または８いずれか１つの項に記載の電圧制御発振
回路において、前記電圧制御遅延回路は、第１及び第２
の入力端子に電源電圧が印加され、第３の入力端子に前
段のユニット回路中の電圧制御遅延回路の出力信号が供
給される３入力ナンド回路であることを特徴とする。
【００２０】請求項１０に記載したように、請求項１，
２，７，８または９いずれか１つの項に記載の電圧制御
発振回路において、前記選択回路は、第１の入力端子に
前記電圧制御遅延回路の出力信号が供給され、第２の入
力端子に選択信号が供給され、第３の入力端子に固定電
位が印加される３入力ナンド回路であることを特徴とす
る。
２，７，８または９いずれか１つの項に記載の電圧制御
発振回路において、前記選択回路は、第１の入力端子に
前記電圧制御遅延回路の出力信号が供給され、第２の入
力端子に選択信号が供給され、第３の入力端子に固定電
位が印加される３入力ナンド回路であることを特徴とす
る。
【００２１】請求項１１に記載したように、請求項１，
２，７，８，９または１０いずれか１つの項に記載の電
圧制御発振回路において、前記加算回路は、前記選択回
路の出力信号、次段のユニット回路中の加算回路からの
帰還信号、及び前段のユニット回路に供給される選択信
号の反転信号が供給される３入力ナンド回路であること
を特徴とする。
２，７，８，９または１０いずれか１つの項に記載の電
圧制御発振回路において、前記加算回路は、前記選択回
路の出力信号、次段のユニット回路中の加算回路からの
帰還信号、及び前段のユニット回路に供給される選択信
号の反転信号が供給される３入力ナンド回路であること
を特徴とする。
【００２２】請求項１のような構成によれば、縦続接続
するユニット回路の数の増減によってＶＣＤの段数を容
易に設定でき、段数切替はユニット回路を選択信号で選
択するだけで良い。また、加算回路を各ユニット回路中
に設けているので、ＶＣＤの段数が多くなっても加算回
路の回路規模が大きくなることはなく、遅延時間の増大
もない。しかも、各ＶＣＤから加算回路までの配線長や
配線容量は各ユニット回路間で実質的に等しく、ＶＣＤ
の段数によって遅延時間が異なるという問題もない。従
って、ＬＳＩ化に好適な回路構成であり、ＶＣＤの段数
の変更や段数切替数の変更を容易に行うことができ、煩
雑な作業も不要である。
するユニット回路の数の増減によってＶＣＤの段数を容
易に設定でき、段数切替はユニット回路を選択信号で選
択するだけで良い。また、加算回路を各ユニット回路中
に設けているので、ＶＣＤの段数が多くなっても加算回
路の回路規模が大きくなることはなく、遅延時間の増大
もない。しかも、各ＶＣＤから加算回路までの配線長や
配線容量は各ユニット回路間で実質的に等しく、ＶＣＤ
の段数によって遅延時間が異なるという問題もない。従
って、ＬＳＩ化に好適な回路構成であり、ＶＣＤの段数
の変更や段数切替数の変更を容易に行うことができ、煩
雑な作業も不要である。
【００２３】また、ＶＣＤの段数が偶数か奇数かに応じ
てインバータ回路を付加するか否かが変わることがな
く、ＶＣＤの段数に応じて帰還回路に挿入される反転回
路の数が規則正しく変化するので、制御電圧で可変でき
る発振周波数の範囲とＶＣＤの段数の調整で得られる発
振周波数の範囲のずれも防止できる。これによって、広
範囲な周波数で連続した発振出力が得られる。
てインバータ回路を付加するか否かが変わることがな
く、ＶＣＤの段数に応じて帰還回路に挿入される反転回
路の数が規則正しく変化するので、制御電圧で可変でき
る発振周波数の範囲とＶＣＤの段数の調整で得られる発
振周波数の範囲のずれも防止できる。これによって、広
範囲な周波数で連続した発振出力が得られる。
【００２４】更に、発振ゲインを大きくする必要がない
ので、発振周波数のジッタが大きくなるという問題も回
避できる。請求項２に示すように、選択信号によって選
択されたユニット回路中の電圧制御遅延回路、選択回路
及び加算回路に含まれる反転回路（インバータ回路やイ
ンバータ動作を行うナンド回路）の和を奇数個にするこ
とによりリングオシレータ型の電圧制御発振回路を構成
している。
ので、発振周波数のジッタが大きくなるという問題も回
避できる。請求項２に示すように、選択信号によって選
択されたユニット回路中の電圧制御遅延回路、選択回路
及び加算回路に含まれる反転回路（インバータ回路やイ
ンバータ動作を行うナンド回路）の和を奇数個にするこ
とによりリングオシレータ型の電圧制御発振回路を構成
している。
【００２５】請求項３に示すように、電圧制御遅延回路
を制御回路部とインバータ回路部で構成し、インバータ
回路部に流れる電流を制御することにより、制御電圧に
応じて上記インバータ回路部の動作遅延時間を設定でき
る。
を制御回路部とインバータ回路部で構成し、インバータ
回路部に流れる電流を制御することにより、制御電圧に
応じて上記インバータ回路部の動作遅延時間を設定でき
る。
【００２６】請求項４に示すように、選択回路は選択し
た電圧制御遅延回路の出力信号を反転して出力するイン
バータ動作を行う。請求項５に示すように、２入力ナン
ド回路によって選択回路としての所期の機能を実現でき
る。
た電圧制御遅延回路の出力信号を反転して出力するイン
バータ動作を行う。請求項５に示すように、２入力ナン
ド回路によって選択回路としての所期の機能を実現でき
る。
【００２７】請求項６に示すように、３入力ナンド回路
によって加算回路としての所期の機能を実現できる。請
求項７に示すように、電圧制御遅延回路、選択回路及び
加算回路を実質的に同じ回路構成で且つ制御電圧で動作
遅延時間が制御される回路で構成すれば、製造ばらつき
や電源電圧の変動、温度変化などによる反転回路毎の遅
延時間のばらつきをなくすことができ、より高精度な発
振周波数の制御が可能となる。
によって加算回路としての所期の機能を実現できる。請
求項７に示すように、電圧制御遅延回路、選択回路及び
加算回路を実質的に同じ回路構成で且つ制御電圧で動作
遅延時間が制御される回路で構成すれば、製造ばらつき
や電源電圧の変動、温度変化などによる反転回路毎の遅
延時間のばらつきをなくすことができ、より高精度な発
振周波数の制御が可能となる。
【００２８】請求項８に示すように、電圧制御遅延回
路、選択回路及び加算回路は、制御回路部と３入力ナン
ド回路部とで構成でき、３入力ナンド回路部に流れる電
流を制御することにより、制御電圧に応じて上記３入力
ナンド回路部の動作遅延時間を設定できる。
路、選択回路及び加算回路は、制御回路部と３入力ナン
ド回路部とで構成でき、３入力ナンド回路部に流れる電
流を制御することにより、制御電圧に応じて上記３入力
ナンド回路部の動作遅延時間を設定できる。
【００２９】請求項９に示すように、３入力ナンド回路
によって電圧制御遅延回路としての所期の機能を実現で
きる。請求項１０に示すように、３入力ナンド回路によ
って選択回路としての所期の機能を実現できる。請求項
１１に示すように、３入力ナンド回路によって加算回路
としての所期の機能を実現できる。
によって電圧制御遅延回路としての所期の機能を実現で
きる。請求項１０に示すように、３入力ナンド回路によ
って選択回路としての所期の機能を実現できる。請求項
１１に示すように、３入力ナンド回路によって加算回路
としての所期の機能を実現できる。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る電圧制御発振回路の概略構成を示す
ブロック図である。この電圧制御発振回路は、複数（ｎ
個）のユニット回路２１−１〜２１−ｎが縦続接続され
て構成されており、各ユニット回路２１−１〜２１−ｎ
はそれぞれ、電圧制御遅延回路２２−１〜２２−ｎ、選
択回路２３−１〜２３−ｎ及び加算回路２４−１〜２４
−ｎで構成されている。上記各ユニット回路２１−１〜
２１−ｎ中の電圧制御遅延回路２２−１〜２２−ｎは入
力端子と出力端子が縦続接続され、各電圧制御遅延回路
２２−１〜２２−ｎの出力信号はそれぞれ、選択回路２
３−１〜２３−ｎの第１の入力端子に供給される。これ
ら選択回路２３−１〜２３−ｎの第２の入力端子には選
択信号Ｍ１〜Ｍｎが供給され、この選択信号Ｍ１〜Ｍｎ
で選択された選択回路２３−１〜２３−ｎの出力信号が
対応するユニット回路２１−１〜２１−ｎ中の加算回路
２４−１〜２４−ｎの第１の入力端子に供給される。各
加算回路２４−１〜２４−（ｎ−１）の第２の入力端子
にはそれぞれ、順次次段のユニット回路２１−２〜２１
−ｎ中の各加算回路２４−２〜２４−ｎの出力信号が帰
還され、初段の加算回路２４−１の出力信号は電圧制御
遅延回路２２−１の入力端子に帰還されるとともに、発
振出力Ｆｏｕｔとして出力される。一方、最終段の加算
回路２４−ｎの第２の入力端子には、所定の固定電位Ｖ
ａが印加される。また、初段の加算回路２４−１の第３
の入力端子には所定の固定電位Ｖａが印加され、加算回
路２４−２〜２４−ｎの第３の入力端子には前段のユニ
ット回路２１−１〜２１−（ｎ−１）に供給される選択
信号Ｍ１〜Ｍ（ｎ−１）が供給されるようになってい
る。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る電圧制御発振回路の概略構成を示す
ブロック図である。この電圧制御発振回路は、複数（ｎ
個）のユニット回路２１−１〜２１−ｎが縦続接続され
て構成されており、各ユニット回路２１−１〜２１−ｎ
はそれぞれ、電圧制御遅延回路２２−１〜２２−ｎ、選
択回路２３−１〜２３−ｎ及び加算回路２４−１〜２４
−ｎで構成されている。上記各ユニット回路２１−１〜
２１−ｎ中の電圧制御遅延回路２２−１〜２２−ｎは入
力端子と出力端子が縦続接続され、各電圧制御遅延回路
２２−１〜２２−ｎの出力信号はそれぞれ、選択回路２
３−１〜２３−ｎの第１の入力端子に供給される。これ
ら選択回路２３−１〜２３−ｎの第２の入力端子には選
択信号Ｍ１〜Ｍｎが供給され、この選択信号Ｍ１〜Ｍｎ
で選択された選択回路２３−１〜２３−ｎの出力信号が
対応するユニット回路２１−１〜２１−ｎ中の加算回路
２４−１〜２４−ｎの第１の入力端子に供給される。各
加算回路２４−１〜２４−（ｎ−１）の第２の入力端子
にはそれぞれ、順次次段のユニット回路２１−２〜２１
−ｎ中の各加算回路２４−２〜２４−ｎの出力信号が帰
還され、初段の加算回路２４−１の出力信号は電圧制御
遅延回路２２−１の入力端子に帰還されるとともに、発
振出力Ｆｏｕｔとして出力される。一方、最終段の加算
回路２４−ｎの第２の入力端子には、所定の固定電位Ｖ
ａが印加される。また、初段の加算回路２４−１の第３
の入力端子には所定の固定電位Ｖａが印加され、加算回
路２４−２〜２４−ｎの第３の入力端子には前段のユニ
ット回路２１−１〜２１−（ｎ−１）に供給される選択
信号Ｍ１〜Ｍ（ｎ−１）が供給されるようになってい
る。
【００３１】上記のような構成において、仮に選択信号
Ｍ２によってユニット回路２１−２（選択回路２３−
２）が選択されたとすると、この選択回路２３−２は電
圧制御遅延回路２２−２の出力を伝搬できる状態にな
る。一方、選択信号Ｍ１，Ｍ３，…，Ｍｎによって選択
回路２３−１，２３−３，…，２３−ｎは非選択状態と
なり、これらの選択回路２３−１，２３−３，…，２３
−ｎの出力は固定される。また、加算回路２４−２の後
段の加算回路２４−３の出力は選択信号Ｍ２で固定さ
れ、前段の加算回路２４−１は入力信号を伝搬できる状
態になる。その結果、選択信号Ｍ２でユニット回路２１
−２が選択された状態では、電圧制御遅延回路２２−
１，２２−２、選択回路２３−２、加算回路２４−２，
２４−１で構成されたリングオシレータとなり持続発振
を行う。
Ｍ２によってユニット回路２１−２（選択回路２３−
２）が選択されたとすると、この選択回路２３−２は電
圧制御遅延回路２２−２の出力を伝搬できる状態にな
る。一方、選択信号Ｍ１，Ｍ３，…，Ｍｎによって選択
回路２３−１，２３−３，…，２３−ｎは非選択状態と
なり、これらの選択回路２３−１，２３−３，…，２３
−ｎの出力は固定される。また、加算回路２４−２の後
段の加算回路２４−３の出力は選択信号Ｍ２で固定さ
れ、前段の加算回路２４−１は入力信号を伝搬できる状
態になる。その結果、選択信号Ｍ２でユニット回路２１
−２が選択された状態では、電圧制御遅延回路２２−
１，２２−２、選択回路２３−２、加算回路２４−２，
２４−１で構成されたリングオシレータとなり持続発振
を行う。
【００３２】同様に、選択信号Ｍ３でユニット回路２１
−３（選択回路２３−３）が選択されると、この選択回
路２３−３は電圧制御遅延回路２２−３の出力を伝搬で
きる状態になり、選択信号Ｍ１，Ｍ２，…，Ｍｎによっ
て選択回路２３−１，２３−２，…，２３−ｎは非選択
状態になるのでこれらの選択回路の出力は固定される。
また、加算回路２４−３の後段の加算回路２３−４の出
力は選択信号Ｍ３によって固定され、前段の加算回路２
４−２，２４−１は入力信号を伝搬できる状態になる。
よって、選択信号Ｍ３でユニット回路２１−３が選択さ
れた状態では、電圧制御遅延回路２２−１，２２−２，
２２−３、選択回路２３−３、加算回路２４−３，２４
−２，２４−１でリングオシレータが構成されて持続発
振を行う。
−３（選択回路２３−３）が選択されると、この選択回
路２３−３は電圧制御遅延回路２２−３の出力を伝搬で
きる状態になり、選択信号Ｍ１，Ｍ２，…，Ｍｎによっ
て選択回路２３−１，２３−２，…，２３−ｎは非選択
状態になるのでこれらの選択回路の出力は固定される。
また、加算回路２４−３の後段の加算回路２３−４の出
力は選択信号Ｍ３によって固定され、前段の加算回路２
４−２，２４−１は入力信号を伝搬できる状態になる。
よって、選択信号Ｍ３でユニット回路２１−３が選択さ
れた状態では、電圧制御遅延回路２２−１，２２−２，
２２−３、選択回路２３−３、加算回路２４−３，２４
−２，２４−１でリングオシレータが構成されて持続発
振を行う。
【００３３】ユニット回路２１−３以降が選択されても
同様にしてリングオシレータが構成され、発振出力Ｆｏ
ｕｔが得られる。図２は、上記図１に示した電圧制御発
振回路における選択回路２３−１〜２３−ｎと加算回路
２４−１〜２４−ｎの構成例について説明するための回
路図である。図示する如く、選択回路２３−１〜２３−
ｎはそれぞれ、２入力ナンド回路２５−１〜２５−ｎで
構成されている。２入力ナンド回路２５−１〜２５−ｎ
の第１の入力端子にはそれぞれＶＣＤ２２−１〜２２−
ｎの出力タップが接続され、第２の入力端子には段数切
替端子２０−１〜２０−ｎが接続されて選択信号Ｍ１〜
Ｍｎが供給される。また、加算回路２４−１〜２４−ｎ
はそれぞれ、インバータ回路２６−１〜２６−（ｎ−
１）と３入力ナンド回路２７−１〜２７−ｎとで構成さ
れている。上記インバータ回路２６−１〜２６−（ｎ−
１）の入力端子はそれぞれ、段数切替端子２０−１〜２
０−（ｎ−１）が接続される。上記３入力ナンド回路２
７−１〜２７−ｎの第１の入力端子には上記２入力ナン
ド回路２５−１〜２５−ｎの出力端子が接続され、第２
の入力端子には順次次段のユニット回路中の３入力ナン
ド回路２７−２〜２７−ｎの出力端子が接続され、第３
の入力端子には前段のユニット回路中のインバータ回路
２６−１〜２６−（ｎ−１）の出力端子がそれぞれ接続
される。初段の３入力ナンド回路２７−１の第３の入力
端子には電源Ｖｄｄが接続され、このナンド回路２７−
１の出力端子はＶＣＤ２２−１の入力端子に接続され、
この出力端子から発振出力Ｆｏｕｔが出力される。最終
段の３入力ナンド回路２７−ｎの第２の入力端子には、
電源Ｖｄｄが接続される。
同様にしてリングオシレータが構成され、発振出力Ｆｏ
ｕｔが得られる。図２は、上記図１に示した電圧制御発
振回路における選択回路２３−１〜２３−ｎと加算回路
２４−１〜２４−ｎの構成例について説明するための回
路図である。図示する如く、選択回路２３−１〜２３−
ｎはそれぞれ、２入力ナンド回路２５−１〜２５−ｎで
構成されている。２入力ナンド回路２５−１〜２５−ｎ
の第１の入力端子にはそれぞれＶＣＤ２２−１〜２２−
ｎの出力タップが接続され、第２の入力端子には段数切
替端子２０−１〜２０−ｎが接続されて選択信号Ｍ１〜
Ｍｎが供給される。また、加算回路２４−１〜２４−ｎ
はそれぞれ、インバータ回路２６−１〜２６−（ｎ−
１）と３入力ナンド回路２７−１〜２７−ｎとで構成さ
れている。上記インバータ回路２６−１〜２６−（ｎ−
１）の入力端子はそれぞれ、段数切替端子２０−１〜２
０−（ｎ−１）が接続される。上記３入力ナンド回路２
７−１〜２７−ｎの第１の入力端子には上記２入力ナン
ド回路２５−１〜２５−ｎの出力端子が接続され、第２
の入力端子には順次次段のユニット回路中の３入力ナン
ド回路２７−２〜２７−ｎの出力端子が接続され、第３
の入力端子には前段のユニット回路中のインバータ回路
２６−１〜２６−（ｎ−１）の出力端子がそれぞれ接続
される。初段の３入力ナンド回路２７−１の第３の入力
端子には電源Ｖｄｄが接続され、このナンド回路２７−
１の出力端子はＶＣＤ２２−１の入力端子に接続され、
この出力端子から発振出力Ｆｏｕｔが出力される。最終
段の３入力ナンド回路２７−ｎの第２の入力端子には、
電源Ｖｄｄが接続される。
【００３４】図３は、上記図２に示した回路における電
圧制御遅延回路２２−１〜２２−ｎの詳細な構成例を示
している。各電圧制御遅延回路２２−１〜２２−ｎは、
Ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ
３とＮチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２，
ＭＮ３とで構成されている。ＭＯＳトランジスタＭＰ
１，ＭＰ３のソースは電源Ｖｄｄに接続され、ゲートが
共通にＭＯＳトランジスタＭＰ３のドレインに接続され
る。上記ＭＯＳトランジスタＭＰ１のドレインと接地点
ＧＮＤ間には、ＭＯＳトランジスタＭＰ２，ＭＮ２，Ｍ
Ｎ１の電流通路が直列接続される。上記ＭＯＳトランジ
スタＭＰ２，ＭＮ２のゲートは共通接続され、このゲー
ト共通接続点に入力信号ＩＮが供給され、ドレイン共通
接続点から出力信号ＯＵＴが出力される。上記ＭＯＳト
ランジスタＭＰ３のドレインには、ＭＯＳトランジスタ
ＭＮ３のドレインが接続される。ＭＯＳトランジスタＭ
Ｎ３のソースは接地点ＧＮＤに、ゲートはＭＯＳトラン
ジスタＭＮ１のゲート及び制御電圧端子２０に接続され
る。そして、上記制御電圧端子２０に供給された制御電
圧Ｖｃｏｎｔによって動作遅延時間が制御されるように
なっている。
圧制御遅延回路２２−１〜２２−ｎの詳細な構成例を示
している。各電圧制御遅延回路２２−１〜２２−ｎは、
Ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ
３とＮチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２，
ＭＮ３とで構成されている。ＭＯＳトランジスタＭＰ
１，ＭＰ３のソースは電源Ｖｄｄに接続され、ゲートが
共通にＭＯＳトランジスタＭＰ３のドレインに接続され
る。上記ＭＯＳトランジスタＭＰ１のドレインと接地点
ＧＮＤ間には、ＭＯＳトランジスタＭＰ２，ＭＮ２，Ｍ
Ｎ１の電流通路が直列接続される。上記ＭＯＳトランジ
スタＭＰ２，ＭＮ２のゲートは共通接続され、このゲー
ト共通接続点に入力信号ＩＮが供給され、ドレイン共通
接続点から出力信号ＯＵＴが出力される。上記ＭＯＳト
ランジスタＭＰ３のドレインには、ＭＯＳトランジスタ
ＭＮ３のドレインが接続される。ＭＯＳトランジスタＭ
Ｎ３のソースは接地点ＧＮＤに、ゲートはＭＯＳトラン
ジスタＭＮ１のゲート及び制御電圧端子２０に接続され
る。そして、上記制御電圧端子２０に供給された制御電
圧Ｖｃｏｎｔによって動作遅延時間が制御されるように
なっている。
【００３５】すなわち、上記ＭＯＳトランジスタＭＰ３
とＭＮ３は制御回路部６１を構成し、上記ＭＯＳトラン
ジスタＭＰ１，ＭＰ２，ＭＮ１及びＭＮ２は遅延時間が
制御されるインバータ回路部６２を構成している。制御
電圧Ｖｃｏｎｔの印加によって制御回路部６１から供給
される内部制御電圧ＶＰＣとＶＮＣは、制御用のＭＯＳ
トランジスタＭＰ１，ＭＮ１のゲートにそれぞれ印加さ
れ、ＭＯＳトランジスタＭＰ２，ＭＮ２で構成されるイ
ンバータ部に流す電流値が制御される。これによって、
上記インバータ回路部６２への入力信号ＩＮの供給から
出力信号ＯＵＴを出力するまでの動作遅延時間が制御電
圧Ｖｃｏｎｔで制御されることになる。
とＭＮ３は制御回路部６１を構成し、上記ＭＯＳトラン
ジスタＭＰ１，ＭＰ２，ＭＮ１及びＭＮ２は遅延時間が
制御されるインバータ回路部６２を構成している。制御
電圧Ｖｃｏｎｔの印加によって制御回路部６１から供給
される内部制御電圧ＶＰＣとＶＮＣは、制御用のＭＯＳ
トランジスタＭＰ１，ＭＮ１のゲートにそれぞれ印加さ
れ、ＭＯＳトランジスタＭＰ２，ＭＮ２で構成されるイ
ンバータ部に流す電流値が制御される。これによって、
上記インバータ回路部６２への入力信号ＩＮの供給から
出力信号ＯＵＴを出力するまでの動作遅延時間が制御電
圧Ｖｃｏｎｔで制御されることになる。
【００３６】次に、上記のような構成において図２及び
図３に示した電圧制御発振回路の動作を、図４のタイミ
ングチャートを参照しつつ、選択信号Ｍ３でユニット回
路２１−３が選択された場合を例にとって詳しく説明す
る。なお、ここでは説明を簡単にするために、図２中の
２入力ナンド回路２５−１〜２５−ｎと３入力ナンド回
路２７−１〜２７−ｎによる遅延時間は“０”として説
明する。
図３に示した電圧制御発振回路の動作を、図４のタイミ
ングチャートを参照しつつ、選択信号Ｍ３でユニット回
路２１−３が選択された場合を例にとって詳しく説明す
る。なお、ここでは説明を簡単にするために、図２中の
２入力ナンド回路２５−１〜２５−ｎと３入力ナンド回
路２７−１〜２７−ｎによる遅延時間は“０”として説
明する。
【００３７】初段のＶＣＤ２２−１に入力された信号Ｆ
０は、制御電圧Ｖｃｏｎｔで制御された遅延時間ｔｄで
遅延されながら順次ＶＣＤ２２−２〜２２−ｎまで伝搬
し、ＶＣＤ２２−１の出力タップには信号Ｆ１、ＶＣＤ
２２−２の出力タップには信号Ｆ２、ＶＣＤ２２−３の
出力タップには信号Ｆ３が出力される。上記各信号Ｆ
１，Ｆ２，Ｆ３は、信号Ｆ０の変化から順次ｔｄだけ遅
延され、且つＶＣＤ中のインバータ回路部６２で順次反
転された信号となる。ユニット回路２１−３が選択され
た場合、選択信号Ｍ３は“Ｈ”レベル、選択信号Ｍ１，
Ｍ２，Ｍ４，…，Ｍ（ｎ−１），Ｍｎはそれぞれ“Ｌ”
レベルとなる。この結果、２入力ナンド回路２５−３は
ＶＣＤ２２−３の出力信号Ｆ３を反転するインバータ回
路として働き、信号Ｆ３の反転信号Ｓ３を出力し、２入
力ナンド回路２５−１，２５−２，２５−４，…，２５
−ｎの出力信号Ｓ１，Ｓ２，Ｓ４，…，Ｓｎは“Ｈ”レ
ベルの固定状態になる。
０は、制御電圧Ｖｃｏｎｔで制御された遅延時間ｔｄで
遅延されながら順次ＶＣＤ２２−２〜２２−ｎまで伝搬
し、ＶＣＤ２２−１の出力タップには信号Ｆ１、ＶＣＤ
２２−２の出力タップには信号Ｆ２、ＶＣＤ２２−３の
出力タップには信号Ｆ３が出力される。上記各信号Ｆ
１，Ｆ２，Ｆ３は、信号Ｆ０の変化から順次ｔｄだけ遅
延され、且つＶＣＤ中のインバータ回路部６２で順次反
転された信号となる。ユニット回路２１−３が選択され
た場合、選択信号Ｍ３は“Ｈ”レベル、選択信号Ｍ１，
Ｍ２，Ｍ４，…，Ｍ（ｎ−１），Ｍｎはそれぞれ“Ｌ”
レベルとなる。この結果、２入力ナンド回路２５−３は
ＶＣＤ２２−３の出力信号Ｆ３を反転するインバータ回
路として働き、信号Ｆ３の反転信号Ｓ３を出力し、２入
力ナンド回路２５−１，２５−２，２５−４，…，２５
−ｎの出力信号Ｓ１，Ｓ２，Ｓ４，…，Ｓｎは“Ｈ”レ
ベルの固定状態になる。
【００３８】また、３入力ナンド回路２７−３には、２
入力ナンド回路２５−３から信号Ｓ３、インバータ回路
２６−２から前段の選択信号Ｍ２の反転信号（“Ｈ”レ
ベル固定状態）、及び後段の３入力ナンド回路２７−４
の出力信号Ａ４（“Ｈ”レベル固定状態）が供給されて
おり、２入力ナンド回路２５−３からの信号Ｓ３を反転
して出力する。
入力ナンド回路２５−３から信号Ｓ３、インバータ回路
２６−２から前段の選択信号Ｍ２の反転信号（“Ｈ”レ
ベル固定状態）、及び後段の３入力ナンド回路２７−４
の出力信号Ａ４（“Ｈ”レベル固定状態）が供給されて
おり、２入力ナンド回路２５−３からの信号Ｓ３を反転
して出力する。
【００３９】この３入力ナンド回路２５−３の出力信号
Ａ３は、３入力ナンド回路２７−２，２７−１を伝搬し
て順次反転されながら初段のＶＣＤ２２−１に入力され
る。その結果、３入力ナンド回路２７−２から信号Ａ３
を反転した信号Ａ２が出力され、３入力ナンド回路２７
−１から信号Ａ２を反転した信号Ａ１が出力される。こ
の信号Ａ１は、初段のＶＣＤ２２−１の入力信号Ｆ０と
なるとともに、発振出力Ｆｏｕｔとなる。
Ａ３は、３入力ナンド回路２７−２，２７−１を伝搬し
て順次反転されながら初段のＶＣＤ２２−１に入力され
る。その結果、３入力ナンド回路２７−２から信号Ａ３
を反転した信号Ａ２が出力され、３入力ナンド回路２７
−１から信号Ａ２を反転した信号Ａ１が出力される。こ
の信号Ａ１は、初段のＶＣＤ２２−１の入力信号Ｆ０と
なるとともに、発振出力Ｆｏｕｔとなる。
【００４０】すなわち、上記のような構成では、段数切
替端子２０−１〜２０−ｎに供給される選択信号Ｍ１〜
Ｍｎが“Ｈ”レベルの時に対応するユニット回路２１−
１〜２１−ｎが選択状態となり、“Ｌ”レベルの時には
非選択状態になる。そして、段数切替端子２０−ｋ（ｋ
＝１〜ｎ）に供給される選択信号Ｍｋが選択されている
時のリングオシレータは、電圧制御遅延回路（ＶＣＤ）
２２−１〜２２−ｋ、加算回路として使用する３入力ナ
ンド回路２７−１〜２７−ｋ、及びｋ段目のＶＣＤ２２
−ｋの出力タップに接続された選択回路として働く２入
力ナンド回路２５−ｋで構成される。よって、リングオ
シレータ内の全ての反転回路の段数は、ｋを正の整数と
すると（２ｋ＋１）で必ず奇数段となるため正帰還ルー
プで発振する。そして、発振周波数は、制御電圧Ｖｃｏ
ｎｔで制御される電圧制御遅延回路２２−１〜２２−ｎ
の遅延時間と段数切替端子２０−１〜２０−ｎの選択位
置で制御する。
替端子２０−１〜２０−ｎに供給される選択信号Ｍ１〜
Ｍｎが“Ｈ”レベルの時に対応するユニット回路２１−
１〜２１−ｎが選択状態となり、“Ｌ”レベルの時には
非選択状態になる。そして、段数切替端子２０−ｋ（ｋ
＝１〜ｎ）に供給される選択信号Ｍｋが選択されている
時のリングオシレータは、電圧制御遅延回路（ＶＣＤ）
２２−１〜２２−ｋ、加算回路として使用する３入力ナ
ンド回路２７−１〜２７−ｋ、及びｋ段目のＶＣＤ２２
−ｋの出力タップに接続された選択回路として働く２入
力ナンド回路２５−ｋで構成される。よって、リングオ
シレータ内の全ての反転回路の段数は、ｋを正の整数と
すると（２ｋ＋１）で必ず奇数段となるため正帰還ルー
プで発振する。そして、発振周波数は、制御電圧Ｖｃｏ
ｎｔで制御される電圧制御遅延回路２２−１〜２２−ｎ
の遅延時間と段数切替端子２０−１〜２０−ｎの選択位
置で制御する。
【００４１】上記のような構成によれば、縦続接続する
ユニット回路の数の増減によってＶＣＤの段数を容易に
設定でき、段数切替はユニット回路を選択信号で選択す
るだけで良い。また、加算回路を各ユニット回路中に設
けているので、ＶＣＤの段数が多くなっても加算回路の
回路規模が大きくなることはなく、遅延時間の増大もな
い。しかも、任意の電圧制御遅延回路から対応する加算
回路までの配線長や配線容量は各ユニット回路で実質的
に等しく、ＶＣＤの段数によって遅延時間が異なるとい
う問題もない。従って、ＬＳＩ化に好適な回路構成であ
り、ＶＣＤの段数の変更や段数切替数の変更を容易に行
うことができ、煩雑な作業は不要である。
ユニット回路の数の増減によってＶＣＤの段数を容易に
設定でき、段数切替はユニット回路を選択信号で選択す
るだけで良い。また、加算回路を各ユニット回路中に設
けているので、ＶＣＤの段数が多くなっても加算回路の
回路規模が大きくなることはなく、遅延時間の増大もな
い。しかも、任意の電圧制御遅延回路から対応する加算
回路までの配線長や配線容量は各ユニット回路で実質的
に等しく、ＶＣＤの段数によって遅延時間が異なるとい
う問題もない。従って、ＬＳＩ化に好適な回路構成であ
り、ＶＣＤの段数の変更や段数切替数の変更を容易に行
うことができ、煩雑な作業は不要である。
【００４２】また、リングオシレータ内の全ての反転回
路の段数は規則正しく変化するので、ＶＣＤの数が偶数
個か奇数個かに応じてインバータ回路を付加するか否か
を考慮する必要がなく、制御電圧で可変できる発振周波
数の範囲とＶＣＤの段数の調整で得られる発振周波数の
範囲のずれも防止でき、広範囲な周波数で連続した発振
出力が得られる。
路の段数は規則正しく変化するので、ＶＣＤの数が偶数
個か奇数個かに応じてインバータ回路を付加するか否か
を考慮する必要がなく、制御電圧で可変できる発振周波
数の範囲とＶＣＤの段数の調整で得られる発振周波数の
範囲のずれも防止でき、広範囲な周波数で連続した発振
出力が得られる。
【００４３】更に、発振ゲインを大きくする必要がない
ので、発振周波数のジッタが大きくなるという問題も回
避できる。図５は、この発明の第２の実施の形態に係る
電圧制御発振回路について説明するためのもので、上記
図１に示した回路における電圧制御遅延回路、選択回路
及び加算回路の他の詳細な構成例を示している。基本的
な回路構成は図２と同様であるが、ここでは図１におけ
る電圧制御遅延回路（ＶＣＤ）２２−１〜２２−ｎ、選
択回路２３−１〜２３−ｎ、及び加算回路２４−１〜２
４−ｎをそれぞれ、３入力ナンド回路の機能を有する電
圧制御遅延回路（以下ＮＶＣＤと略称する）で構成して
いる。発振周波数は、制御電圧Ｖｃｏｎｔで制御される
各ＮＶＣＤの遅延時間と段数切替端子の選択位置による
ＮＶＣＤの段数とで制御される。
ので、発振周波数のジッタが大きくなるという問題も回
避できる。図５は、この発明の第２の実施の形態に係る
電圧制御発振回路について説明するためのもので、上記
図１に示した回路における電圧制御遅延回路、選択回路
及び加算回路の他の詳細な構成例を示している。基本的
な回路構成は図２と同様であるが、ここでは図１におけ
る電圧制御遅延回路（ＶＣＤ）２２−１〜２２−ｎ、選
択回路２３−１〜２３−ｎ、及び加算回路２４−１〜２
４−ｎをそれぞれ、３入力ナンド回路の機能を有する電
圧制御遅延回路（以下ＮＶＣＤと略称する）で構成して
いる。発振周波数は、制御電圧Ｖｃｏｎｔで制御される
各ＮＶＣＤの遅延時間と段数切替端子の選択位置による
ＮＶＣＤの段数とで制御される。
【００４４】すなわち、図１に示した電圧制御遅延回路
２２−１〜２２−ｎに対応するＮＶＣＤ２８−１〜２８
−ｎはそれぞれ、第１，第２の入力端子が電源Ｖｄｄに
接続され、第３の入力端子には前段のＮＶＣＤの出力端
子が接続される。選択回路２３−１〜２３−ｎに対応す
るＮＶＣＤ２９−１〜２９−ｎの第１の入力端子は上記
各ＮＶＣＤ２８−１〜２８−ｎの出力端子に接続され、
第２の入力端子は段数切替端子２０−１〜２０−ｎに接
続されて選択信号Ｍ１〜Ｍｎが供給され、第３の入力端
子は電源Ｖｄｄに接続される。インバータ回路３０−１
〜３０−（ｎ−１）とＮＶＣＤ３１−１〜３１−ｎは、
加算回路２４−１〜２４−ｎに対応する。各インバータ
回路３０−１〜３０−（ｎ−１）の入力端子はそれぞ
れ、段数切替端子２０−１〜２０−ｎに接続される。Ｎ
ＶＣＤ３１−１〜３１−ｎの第１の入力端子は上記ＮＶ
ＣＤ２９−１〜２９−ｎの出力端子に接続され、第２の
入力端子は順次次段のＮＶＣＤ３１−２〜３１−ｎの出
力端子に接続され、第３の入力端子は前段のインバータ
回路３０−１〜３０−（ｎ−１）の出力端子に接続され
る。初段のＮＶＣＤ３１−１の出力端子は、ＮＶＣＤ２
８−１の第３の入力端子に接続されるとともに、この出
力端子から発振出力Ｆｏｕｔとして出力される。このＮ
ＶＣＤ３１−１の第３の入力端子には電源Ｖｄｄが接続
される。更に、最終段のＮＶＣＤ３１−ｎの第３の入力
端子は電源Ｖｄｄに接続される。そして、上記各ＮＶＣ
Ｄ２８−１〜２８−ｎ、２９−１〜２９−ｎ及び３１−
１〜３１−ｎはそれぞれ、制御電圧Ｖｃｏｎｔで動作遅
延時間が制御されるようになっている。
２２−１〜２２−ｎに対応するＮＶＣＤ２８−１〜２８
−ｎはそれぞれ、第１，第２の入力端子が電源Ｖｄｄに
接続され、第３の入力端子には前段のＮＶＣＤの出力端
子が接続される。選択回路２３−１〜２３−ｎに対応す
るＮＶＣＤ２９−１〜２９−ｎの第１の入力端子は上記
各ＮＶＣＤ２８−１〜２８−ｎの出力端子に接続され、
第２の入力端子は段数切替端子２０−１〜２０−ｎに接
続されて選択信号Ｍ１〜Ｍｎが供給され、第３の入力端
子は電源Ｖｄｄに接続される。インバータ回路３０−１
〜３０−（ｎ−１）とＮＶＣＤ３１−１〜３１−ｎは、
加算回路２４−１〜２４−ｎに対応する。各インバータ
回路３０−１〜３０−（ｎ−１）の入力端子はそれぞ
れ、段数切替端子２０−１〜２０−ｎに接続される。Ｎ
ＶＣＤ３１−１〜３１−ｎの第１の入力端子は上記ＮＶ
ＣＤ２９−１〜２９−ｎの出力端子に接続され、第２の
入力端子は順次次段のＮＶＣＤ３１−２〜３１−ｎの出
力端子に接続され、第３の入力端子は前段のインバータ
回路３０−１〜３０−（ｎ−１）の出力端子に接続され
る。初段のＮＶＣＤ３１−１の出力端子は、ＮＶＣＤ２
８−１の第３の入力端子に接続されるとともに、この出
力端子から発振出力Ｆｏｕｔとして出力される。このＮ
ＶＣＤ３１−１の第３の入力端子には電源Ｖｄｄが接続
される。更に、最終段のＮＶＣＤ３１−ｎの第３の入力
端子は電源Ｖｄｄに接続される。そして、上記各ＮＶＣ
Ｄ２８−１〜２８−ｎ、２９−１〜２９−ｎ及び３１−
１〜３１−ｎはそれぞれ、制御電圧Ｖｃｏｎｔで動作遅
延時間が制御されるようになっている。
【００４５】図６は、上記図５に示した回路における３
入力ナンド機能を有する電圧制御遅延回路（ＮＶＣＤ２
８−１〜２８−ｎ、２９−１〜２９−ｎ及び３１−１〜
３１−ｎ）の構成例を示している。この電圧制御遅延回
路は、図１に示した回路における電圧制御遅延回路２２
−１〜２２−ｎとしては勿論のこと、選択回路２３−１
〜２３−ｎ及び加算回路２４−１〜２４−ｎとしても利
用する。各ＮＶＣＤは、Ｐチャネル型ＭＯＳトランジス
タＭＰ１〜ＭＰ５とＮチャネル型ＭＯＳトランジスタＭ
Ｎ１〜ＭＮ５とで構成されている。ＭＯＳトランジスタ
ＭＰ１，ＭＰ５のソースは電源Ｖｄｄに接続され、ゲー
トが共通にＭＯＳトランジスタＭＰ５のドレインに接続
される。上記ＭＯＳトランジスタＭＰ１のドレインと接
地点ＧＮＤ間には、ＭＯＳトランジスタＭＰ２，ＭＮ
２，ＭＮ３，ＭＮ１，ＭＮ４の電流通路が直列接続され
る。上記ＭＯＳトランジスタＭＰ２，ＭＮ２のゲートは
共通接続され、このゲート共通接続点に第１の入力信号
ＩＮ１が供給され、ドレイン共通接続点から出力信号Ｏ
ＵＴが出力される。ＭＯＳトランジスタＭＰ３のソース
は上記ＭＯＳトランジスタＭＰ１のドレインと上記ＭＯ
ＳトランジスタＭＰ２のソースとの接続点に接続され、
ドレインはＭＯＳトランジスタＭＰ２，ＭＮ２のドレイ
ン共通接続点に接続される。このＭＯＳトランジスタＭ
Ｐ３及び上記ＭＯＳトランジスタＭＮ３のゲートには第
２の入力信号ＩＮ２が供給される。ＭＯＳトランジスタ
ＭＰ４のソースは電源Ｖｄｄに接続され、ドレインはＭ
ＯＳトランジスタＭＰ２，ＭＮ２のドレイン共通接続点
に接続される。このＭＯＳトランジスタＭＰ４及び上記
ＭＯＳトランジスタＭＮ４のゲートには第３の入力信号
ＩＮ３が供給される。上記ＭＯＳトランジスタＭＰ５の
ドレインには、ＭＯＳトランジスタＭＮ５のドレインが
接続され、ＭＯＳトランジスタＭＮ５のソースは接地点
ＧＮＤに、ゲートはＭＯＳトランジスタＭＮ１のゲート
及び制御電圧端子２０に接続される。そして、上記ＭＯ
ＳトランジスタＭＮ５，ＭＮ１のゲートに供給された制
御電圧Ｖｃｏｎｔによって動作遅延時間が制御されるよ
うになっている。
入力ナンド機能を有する電圧制御遅延回路（ＮＶＣＤ２
８−１〜２８−ｎ、２９−１〜２９−ｎ及び３１−１〜
３１−ｎ）の構成例を示している。この電圧制御遅延回
路は、図１に示した回路における電圧制御遅延回路２２
−１〜２２−ｎとしては勿論のこと、選択回路２３−１
〜２３−ｎ及び加算回路２４−１〜２４−ｎとしても利
用する。各ＮＶＣＤは、Ｐチャネル型ＭＯＳトランジス
タＭＰ１〜ＭＰ５とＮチャネル型ＭＯＳトランジスタＭ
Ｎ１〜ＭＮ５とで構成されている。ＭＯＳトランジスタ
ＭＰ１，ＭＰ５のソースは電源Ｖｄｄに接続され、ゲー
トが共通にＭＯＳトランジスタＭＰ５のドレインに接続
される。上記ＭＯＳトランジスタＭＰ１のドレインと接
地点ＧＮＤ間には、ＭＯＳトランジスタＭＰ２，ＭＮ
２，ＭＮ３，ＭＮ１，ＭＮ４の電流通路が直列接続され
る。上記ＭＯＳトランジスタＭＰ２，ＭＮ２のゲートは
共通接続され、このゲート共通接続点に第１の入力信号
ＩＮ１が供給され、ドレイン共通接続点から出力信号Ｏ
ＵＴが出力される。ＭＯＳトランジスタＭＰ３のソース
は上記ＭＯＳトランジスタＭＰ１のドレインと上記ＭＯ
ＳトランジスタＭＰ２のソースとの接続点に接続され、
ドレインはＭＯＳトランジスタＭＰ２，ＭＮ２のドレイ
ン共通接続点に接続される。このＭＯＳトランジスタＭ
Ｐ３及び上記ＭＯＳトランジスタＭＮ３のゲートには第
２の入力信号ＩＮ２が供給される。ＭＯＳトランジスタ
ＭＰ４のソースは電源Ｖｄｄに接続され、ドレインはＭ
ＯＳトランジスタＭＰ２，ＭＮ２のドレイン共通接続点
に接続される。このＭＯＳトランジスタＭＰ４及び上記
ＭＯＳトランジスタＭＮ４のゲートには第３の入力信号
ＩＮ３が供給される。上記ＭＯＳトランジスタＭＰ５の
ドレインには、ＭＯＳトランジスタＭＮ５のドレインが
接続され、ＭＯＳトランジスタＭＮ５のソースは接地点
ＧＮＤに、ゲートはＭＯＳトランジスタＭＮ１のゲート
及び制御電圧端子２０に接続される。そして、上記ＭＯ
ＳトランジスタＭＮ５，ＭＮ１のゲートに供給された制
御電圧Ｖｃｏｎｔによって動作遅延時間が制御されるよ
うになっている。
【００４６】すなわち、上記ＭＯＳトランジスタＭＰ５
とＭＮ５は制御回路部７１を構成しており、上記ＭＯＳ
トランジスタＭＰ１〜ＭＰ４とＭＮ１〜ＭＮ４は遅延時
間が制御される３入力ナンド回路部７２を構成してい
る。制御回路部７１から供給される制御電圧ＶＰＣ，Ｖ
ＮＣは、制御用のＭＯＳトランジスタＭＰ１，ＭＮ１の
ゲートにそれぞれ供給される。第１の入力信号ＩＮ１と
してパルス信号を入力する場合、第２の入力信号ＩＮ２
と第３の入力信号ＩＮ３は“Ｈ”レベルの固定状態で使
用すれば、出力信号ＯＵＴはＭＯＳトランジスタＭＰ２
とＭＮ２で構成されるインバータに流す電流値が上記制
御用のＭＯＳトランジスタＭＰ１，ＭＮ１のゲートに供
給された制御電圧ＶＰＣとＶＣＮで遅延時間が制御され
ることになる。また、第２の入力信号ＩＮ２としてパル
ス信号を入力する場合には、入力信号ＩＮ１とＩＮ３は
“Ｈ”レベルの固定状態で使用すれば、出力信号ＯＵＴ
はＭＯＳトランジスタＭＰ３とＭＮ３で構成されるイン
バータに流す電流値がＭＯＳトランジスタＭＰ１，ＭＮ
１のゲートに供給された制御電圧ＶＰＣとＶＮＣで制御
され遅延時間が制御されることになる。これに対し、第
３の入力信号ＩＮ３として“Ｌ”レベルの信号を入力し
た場合には、第１，第２の入力信号ＩＮ１，ＩＮ２のレ
ベルに関係なく出力信号ＯＵＴは“Ｈ”レベルの固定状
態となる。
とＭＮ５は制御回路部７１を構成しており、上記ＭＯＳ
トランジスタＭＰ１〜ＭＰ４とＭＮ１〜ＭＮ４は遅延時
間が制御される３入力ナンド回路部７２を構成してい
る。制御回路部７１から供給される制御電圧ＶＰＣ，Ｖ
ＮＣは、制御用のＭＯＳトランジスタＭＰ１，ＭＮ１の
ゲートにそれぞれ供給される。第１の入力信号ＩＮ１と
してパルス信号を入力する場合、第２の入力信号ＩＮ２
と第３の入力信号ＩＮ３は“Ｈ”レベルの固定状態で使
用すれば、出力信号ＯＵＴはＭＯＳトランジスタＭＰ２
とＭＮ２で構成されるインバータに流す電流値が上記制
御用のＭＯＳトランジスタＭＰ１，ＭＮ１のゲートに供
給された制御電圧ＶＰＣとＶＣＮで遅延時間が制御され
ることになる。また、第２の入力信号ＩＮ２としてパル
ス信号を入力する場合には、入力信号ＩＮ１とＩＮ３は
“Ｈ”レベルの固定状態で使用すれば、出力信号ＯＵＴ
はＭＯＳトランジスタＭＰ３とＭＮ３で構成されるイン
バータに流す電流値がＭＯＳトランジスタＭＰ１，ＭＮ
１のゲートに供給された制御電圧ＶＰＣとＶＮＣで制御
され遅延時間が制御されることになる。これに対し、第
３の入力信号ＩＮ３として“Ｌ”レベルの信号を入力し
た場合には、第１，第２の入力信号ＩＮ１，ＩＮ２のレ
ベルに関係なく出力信号ＯＵＴは“Ｈ”レベルの固定状
態となる。
【００４７】この基本的な考え方を図５に示した回路に
おける段数切替端子２０−３に供給される選択信号Ｍ３
が選択された場合を例にとって説明する。図７は、段数
切替端子２０−３に供給される選択信号Ｍ３でユニット
回路２０−３が選択された場合の動作を示すタイミング
チャートである。初段のＮＶＣＤ２８−１に入力された
信号Ｆ０は、制御電圧Ｖｃｏｎｔで制御された遅延時間
ｔｄで遅延されながらＮＶＣＤ２８−１〜２８−ｎで順
次反転されつつ伝搬する。その結果、ＮＶＣＤ２８−１
から信号Ｆ１、ＮＶＣＤ２８−２から信号Ｆ２、ＮＶＣ
Ｄ２８−３から信号Ｆ３がそれぞれ出力される。
おける段数切替端子２０−３に供給される選択信号Ｍ３
が選択された場合を例にとって説明する。図７は、段数
切替端子２０−３に供給される選択信号Ｍ３でユニット
回路２０−３が選択された場合の動作を示すタイミング
チャートである。初段のＮＶＣＤ２８−１に入力された
信号Ｆ０は、制御電圧Ｖｃｏｎｔで制御された遅延時間
ｔｄで遅延されながらＮＶＣＤ２８−１〜２８−ｎで順
次反転されつつ伝搬する。その結果、ＮＶＣＤ２８−１
から信号Ｆ１、ＮＶＣＤ２８−２から信号Ｆ２、ＮＶＣ
Ｄ２８−３から信号Ｆ３がそれぞれ出力される。
【００４８】選択信号Ｍ３以外は“Ｌ”レベルの状態に
なっているので、ＮＶＣＤ２９−３を除くＮＶＣＤ２９
−１，２９−２，２９−４〜２９−ｎの出力は全て
“Ｈ”レベルの固定状態になっている。その結果、ＮＶ
ＣＤ２９−３から上記信号Ｆ３よりｔｄ遅延され、且つ
反転された信号Ｓ３が出力される。
なっているので、ＮＶＣＤ２９−３を除くＮＶＣＤ２９
−１，２９−２，２９−４〜２９−ｎの出力は全て
“Ｈ”レベルの固定状態になっている。その結果、ＮＶ
ＣＤ２９−３から上記信号Ｆ３よりｔｄ遅延され、且つ
反転された信号Ｓ３が出力される。
【００４９】また、ＮＶＣＤ３１−１〜３１−ｎの出力
状態は、選択信号Ｍ３の反転信号（“Ｌ”レベル状態）
が入力されているＮＶＣＤ３１−４が“Ｈ”レベルの固
定状態になっている以外は、後段のＮＶＣＤの出力を順
次伝搬できる状態になっている。ＮＶＣＤ３１−３に
は、前段の選択信号Ｍ２の反転信号と後段のＮＶＣＤ３
１−４の出力信号が供給されており、いずれも“Ｈ”レ
ベルで固定されているので、ＮＶＣＤ２９−３の出力信
号を伝搬させることができる。このＮＶＣＤ３１−３か
ら信号Ａ３、ＮＶＣＤ３１−２から信号Ａ２、ＮＶＣＤ
３１−１から信号Ａ１が出力される。信号Ａ３は信号Ｓ
３よりｔｄだけ遅延され且つ反転された信号であり、信
号Ａ２は信号Ａ３よりｔｄだけ遅延され且つ反転された
信号であり、信号Ａ１は信号Ａ２よりｔｄだけ遅延され
且つ反転された信号である。この信号Ａ１は初段のＮＶ
ＣＤ２８−１に入力される信号Ｆ０となるとともに、発
振出力Ｆｏｕｔとして出力される。
状態は、選択信号Ｍ３の反転信号（“Ｌ”レベル状態）
が入力されているＮＶＣＤ３１−４が“Ｈ”レベルの固
定状態になっている以外は、後段のＮＶＣＤの出力を順
次伝搬できる状態になっている。ＮＶＣＤ３１−３に
は、前段の選択信号Ｍ２の反転信号と後段のＮＶＣＤ３
１−４の出力信号が供給されており、いずれも“Ｈ”レ
ベルで固定されているので、ＮＶＣＤ２９−３の出力信
号を伝搬させることができる。このＮＶＣＤ３１−３か
ら信号Ａ３、ＮＶＣＤ３１−２から信号Ａ２、ＮＶＣＤ
３１−１から信号Ａ１が出力される。信号Ａ３は信号Ｓ
３よりｔｄだけ遅延され且つ反転された信号であり、信
号Ａ２は信号Ａ３よりｔｄだけ遅延され且つ反転された
信号であり、信号Ａ１は信号Ａ２よりｔｄだけ遅延され
且つ反転された信号である。この信号Ａ１は初段のＮＶ
ＣＤ２８−１に入力される信号Ｆ０となるとともに、発
振出力Ｆｏｕｔとして出力される。
【００５０】上記のような構成によれば、リングオシレ
ータのループ内の反転回路を全て同じＮＶＣＤで構成す
るので、上記第１の実施の形態のＶＣＤに比して更に製
造ばらつきや電源電圧の変動、温度変化等による反転回
路毎の遅延時間のばらつきをなくすことができ、ＬＳＩ
化により好適な回路構成となり、更に高精度な発振周波
数の制御が可能となる。
ータのループ内の反転回路を全て同じＮＶＣＤで構成す
るので、上記第１の実施の形態のＶＣＤに比して更に製
造ばらつきや電源電圧の変動、温度変化等による反転回
路毎の遅延時間のばらつきをなくすことができ、ＬＳＩ
化により好適な回路構成となり、更に高精度な発振周波
数の制御が可能となる。
【００５１】図８は、この発明の第３の実施の形態に係
る電圧制御発振回路の概略構成を示すブロック図であ
る。図８において、上記図１と同一構成部分には同じ符
号を付してその詳細な説明は省略する。上記第１，第２
の実施の形態では、選択信号で選択されたユニット回路
の前段の選択信号を用いて次段のユニット回路中の加算
回路の出力を固定するようにしたが、この第３の実施の
形態では第１の選択信号で各選択回路を選択するととも
に、第２の選択信号で各加算回路の活性化及び非活性化
（あるいは出力レベルの固定と非固定）を選択すること
により、ＶＣＤの段数の選択を行うようにしている。す
なわち、図８に示す電圧制御発振回路では、ユニット回
路２１−１中の選択回路２３−１に第１の選択信号Ｍ１
ａを供給し、加算回路２４−１に第２の選択信号Ｍ１ｂ
を供給している。また、ユニット回路２１−２中の選択
回路２３−２に第１の選択信号Ｍ２ａを供給し、加算回
路２４−２に第２の選択信号Ｍ２ｂを供給している。以
下、同様に各ユニット回路２１−３，…，２１−ｎ中の
選択回路２３−３，…，２３−ｎに第１の選択信号Ｍ３
ａ，…，Ｍｎａを供給し、加算回路２４−３，…，２４
−ｎに第２の選択信号Ｍ３ｂ，…，Ｍｎｂを供給してい
る。
る電圧制御発振回路の概略構成を示すブロック図であ
る。図８において、上記図１と同一構成部分には同じ符
号を付してその詳細な説明は省略する。上記第１，第２
の実施の形態では、選択信号で選択されたユニット回路
の前段の選択信号を用いて次段のユニット回路中の加算
回路の出力を固定するようにしたが、この第３の実施の
形態では第１の選択信号で各選択回路を選択するととも
に、第２の選択信号で各加算回路の活性化及び非活性化
（あるいは出力レベルの固定と非固定）を選択すること
により、ＶＣＤの段数の選択を行うようにしている。す
なわち、図８に示す電圧制御発振回路では、ユニット回
路２１−１中の選択回路２３−１に第１の選択信号Ｍ１
ａを供給し、加算回路２４−１に第２の選択信号Ｍ１ｂ
を供給している。また、ユニット回路２１−２中の選択
回路２３−２に第１の選択信号Ｍ２ａを供給し、加算回
路２４−２に第２の選択信号Ｍ２ｂを供給している。以
下、同様に各ユニット回路２１−３，…，２１−ｎ中の
選択回路２３−３，…，２３−ｎに第１の選択信号Ｍ３
ａ，…，Ｍｎａを供給し、加算回路２４−３，…，２４
−ｎに第２の選択信号Ｍ３ｂ，…，Ｍｎｂを供給してい
る。
【００５２】上記のような構成において、選択信号Ｍ２
ａによってユニット回路２１−２（選択回路２３−２）
が選択されたとすると、この選択回路２３−２は電圧制
御遅延回路２２−２の出力を伝搬できる状態になる。一
方、選択信号Ｍ１ａ，Ｍ３ａ，…，Ｍｎａによって選択
回路２３−１，２３−３，…，２３−ｎは非選択状態と
なり、これら選択回路２３−１，２３−３，…，２３−
ｎの出力レベルは固定される。また、選択信号Ｍ１ｂ，
Ｍ２ｂによって加算回路２４−１，２４−２が活性化さ
れ、選択信号Ｍ３ｂ，…，Ｍｎｂによって加算回路２４
−３，…，２４−ｎが非活性化される。その結果、選択
信号Ｍ２ａ，Ｍ２ｂでユニット回路２１−２が選択され
た状態では、電圧制御遅延回路２２−１，２２−２、選
択回路２３−２、加算回路２４−２，２４−１で構成さ
れたリングオシレータとなり持続発振を行う。
ａによってユニット回路２１−２（選択回路２３−２）
が選択されたとすると、この選択回路２３−２は電圧制
御遅延回路２２−２の出力を伝搬できる状態になる。一
方、選択信号Ｍ１ａ，Ｍ３ａ，…，Ｍｎａによって選択
回路２３−１，２３−３，…，２３−ｎは非選択状態と
なり、これら選択回路２３−１，２３−３，…，２３−
ｎの出力レベルは固定される。また、選択信号Ｍ１ｂ，
Ｍ２ｂによって加算回路２４−１，２４−２が活性化さ
れ、選択信号Ｍ３ｂ，…，Ｍｎｂによって加算回路２４
−３，…，２４−ｎが非活性化される。その結果、選択
信号Ｍ２ａ，Ｍ２ｂでユニット回路２１−２が選択され
た状態では、電圧制御遅延回路２２−１，２２−２、選
択回路２３−２、加算回路２４−２，２４−１で構成さ
れたリングオシレータとなり持続発振を行う。
【００５３】同様に、選択信号Ｍ３ａでユニット回路２
１−３（選択回路２３−３）が選択されると、この選択
回路２３−３は電圧制御遅延回路２２−３の出力を伝搬
できる状態になり、選択信号Ｍ１ａ，Ｍ２ａ，…，Ｍｎ
ａによって選択回路２３−１，２３−２，…，２３−ｎ
は非選択状態になるのでこれらの選択回路の出力は固定
される。また、選択信号Ｍ１ｂ，Ｍ２ｂ，Ｍ３ｂによっ
て加算回路２４−１，２４−２，２４−３が活性化さ
れ、選択信号Ｍ４ｂ，…，Ｍｎｂによって加算回路２４
−４，…，２４−ｎが非活性化される。よって、選択信
号Ｍ３ａ，Ｍ３ｂでユニット回路２１−３が選択された
状態では、電圧制御遅延回路２２−１，２２−２，２２
−３、選択回路２３−３、加算回路２４−３，２４−
２，２４−１でリングオシレータが構成されて持続発振
を行う。
１−３（選択回路２３−３）が選択されると、この選択
回路２３−３は電圧制御遅延回路２２−３の出力を伝搬
できる状態になり、選択信号Ｍ１ａ，Ｍ２ａ，…，Ｍｎ
ａによって選択回路２３−１，２３−２，…，２３−ｎ
は非選択状態になるのでこれらの選択回路の出力は固定
される。また、選択信号Ｍ１ｂ，Ｍ２ｂ，Ｍ３ｂによっ
て加算回路２４−１，２４−２，２４−３が活性化さ
れ、選択信号Ｍ４ｂ，…，Ｍｎｂによって加算回路２４
−４，…，２４−ｎが非活性化される。よって、選択信
号Ｍ３ａ，Ｍ３ｂでユニット回路２１−３が選択された
状態では、電圧制御遅延回路２２−１，２２−２，２２
−３、選択回路２３−３、加算回路２４−３，２４−
２，２４−１でリングオシレータが構成されて持続発振
を行う。
【００５４】ユニット回路２１−３以降が選択されても
同様にしてリングオシレータが構成され、発振出力Ｆｏ
ｕｔが得られる。なお、上記電圧制御遅延回路２２−１
〜２２−ｎ、選択回路２３−１〜２３−ｎ、及び加算回
路２４−１〜２４−ｎは、上記第１，第２の実施の形態
と同様に２入力ナンド回路、３入力ナンド回路あるいは
３入力ナンド回路の機能を持った電圧制御遅延回路等で
構成できる。
同様にしてリングオシレータが構成され、発振出力Ｆｏ
ｕｔが得られる。なお、上記電圧制御遅延回路２２−１
〜２２−ｎ、選択回路２３−１〜２３−ｎ、及び加算回
路２４−１〜２４−ｎは、上記第１，第２の実施の形態
と同様に２入力ナンド回路、３入力ナンド回路あるいは
３入力ナンド回路の機能を持った電圧制御遅延回路等で
構成できる。
【００５５】従って、図８に示したような構成でも、上
記第１，第２の実施の形態と同様な動作を行い同じ作用
効果が得られる。上述したように、この発明によれば、
ＶＣＤの任意の段数を選択しても、発振周波数が規則正
しく変化し、加算回路の入力数の変更の必要もなく、任
意の段数の出力タップから加算回路までの配線長が同じ
になるため、配線長の最適化が容易になる。この結果、
制御電圧で可変できる発振周波数の範囲とＶＣＤの段数
の調整で得られる発振周波数の範囲のずれを防止でき、
広範囲な周波数で連続した発振出力が得られる。よっ
て、発振ゲインを必要以上に高くする必要がなく、ジッ
タの少ない周波数の発振出力が得られる。
記第１，第２の実施の形態と同様な動作を行い同じ作用
効果が得られる。上述したように、この発明によれば、
ＶＣＤの任意の段数を選択しても、発振周波数が規則正
しく変化し、加算回路の入力数の変更の必要もなく、任
意の段数の出力タップから加算回路までの配線長が同じ
になるため、配線長の最適化が容易になる。この結果、
制御電圧で可変できる発振周波数の範囲とＶＣＤの段数
の調整で得られる発振周波数の範囲のずれを防止でき、
広範囲な周波数で連続した発振出力が得られる。よっ
て、発振ゲインを必要以上に高くする必要がなく、ジッ
タの少ない周波数の発振出力が得られる。
【００５６】また、回路の冗長性が高いので、ＶＣＤの
段数や切替数を変更する際には、回路構成が同じユニッ
ト回路の段数を増減すれば良く、発振周波数の見積もり
が容易であり、設計期間の短縮が図れ、ＬＳＩ化に好適
な回路構成となる。
段数や切替数を変更する際には、回路構成が同じユニッ
ト回路の段数を増減すれば良く、発振周波数の見積もり
が容易であり、設計期間の短縮が図れ、ＬＳＩ化に好適
な回路構成となる。
【００５７】なお、上記第１の実施の形態では選択回路
や加算回路、第２の実施の形態では電圧制御遅延回路、
選択回路及び加算回路をそれぞれナンド回路を基にして
構成したが、ナンド回路に限定されるものではないこと
は勿論であり、同様の機能を有するノア回路など他の回
路を基に構成することも当然可能である。
や加算回路、第２の実施の形態では電圧制御遅延回路、
選択回路及び加算回路をそれぞれナンド回路を基にして
構成したが、ナンド回路に限定されるものではないこと
は勿論であり、同様の機能を有するノア回路など他の回
路を基に構成することも当然可能である。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、ＬＳＩ化に適した回路構成の電圧制御発振回路が得
られる。また、制御電圧で可変できる発振周波数の範囲
とＶＣＤの段数の調整で得られる発振周波数の範囲のず
れを防止でき、広範囲な周波数で連続した発振出力が得
られる電圧制御発振回路が得られる。
ば、ＬＳＩ化に適した回路構成の電圧制御発振回路が得
られる。また、制御電圧で可変できる発振周波数の範囲
とＶＣＤの段数の調整で得られる発振周波数の範囲のず
れを防止でき、広範囲な周波数で連続した発振出力が得
られる電圧制御発振回路が得られる。
【００５９】更に、発振周波数のジッタを大きくするこ
となく、発振範囲を広げることができる電圧制御発振回
路が得られる。また、ＶＣＤの段数が多くなっても、Ｖ
ＣＤの段数の変更や段数切替数の変更を容易に行うこと
ができる電圧制御発振回路が得られる。
となく、発振範囲を広げることができる電圧制御発振回
路が得られる。また、ＶＣＤの段数が多くなっても、Ｖ
ＣＤの段数の変更や段数切替数の変更を容易に行うこと
ができる電圧制御発振回路が得られる。
【図１】この発明の第１の実施の形態に係る電圧制御発
振回路の概略構成を示すブロック図。
振回路の概略構成を示すブロック図。
【図２】図１に示した回路における選択回路と加算回路
の構成例について説明するための回路図。
の構成例について説明するための回路図。
【図３】図２に示した回路における電圧制御遅延回路の
詳細な構成例を示す回路図。
詳細な構成例を示す回路図。
【図４】図２及び図３に示した電圧制御発振回路の動作
を説明するためのタイミングチャート。
を説明するためのタイミングチャート。
【図５】この発明の第２の実施の形態に係る電圧制御発
振回路について説明するためのもので、図１に示した回
路における電圧制御遅延回路、選択回路及び加算回路の
他の詳細な構成例を示す回路図。
振回路について説明するためのもので、図１に示した回
路における電圧制御遅延回路、選択回路及び加算回路の
他の詳細な構成例を示す回路図。
【図６】図５に示した回路における３入力ナンド機能を
有する電圧制御遅延回路の構成例を示す回路図。
有する電圧制御遅延回路の構成例を示す回路図。
【図７】図５及び図６に示した電圧制御発振回路の動作
を説明するためのタイミングチャート。
を説明するためのタイミングチャート。
【図８】この発明の第３の実施の形態に係る電圧制御発
振回路の概略構成を示すブロック図。
振回路の概略構成を示すブロック図。
【図９】従来の基本的なリングオシレータ型の電圧制御
発振回路（ＶＣＯ）を示す回路図。
発振回路（ＶＣＯ）を示す回路図。
【図１０】図９に示したＶＣＯにおいて、広範囲な可変
範囲を得る場合について説明するためのもので、制御電
圧とＶＣＯの発振周波数との関係を示す図。
範囲を得る場合について説明するためのもので、制御電
圧とＶＣＯの発振周波数との関係を示す図。
２０−１〜２０−ｎ…段数切替端子、２１−１〜２１−
ｎ…ユニット回路、２２−１〜２２−ｎ…電圧制御遅延
回路（ＶＣＤ）、２３−１〜２３−ｎ…選択回路、２４
−１〜２４−ｎ…加算回路、２５−１〜２５−ｎ…２入
力ナンド回路、２６−１〜２６−（ｎ−１）…インバー
タ回路、２７−１〜２７−ｎ…３入力ナンド回路、２８
−１〜２８−ｎ，２９−１〜２９−ｎ，３１−１〜３１
−ｎ…３入力ナンド機能を有する電圧制御遅延回路（Ｎ
ＶＣＤ）、３０−１〜３０−（ｎ−１）…インバータ回
路、Ｍ１〜Ｍｎ，Ｍ１ａ〜Ｍｎａ，Ｍ１ｂ〜Ｍｎｂ…選
択信号、Ｖｃｏｎｔ…制御電圧、Ｖｄｄ…電源電圧。
ｎ…ユニット回路、２２−１〜２２−ｎ…電圧制御遅延
回路（ＶＣＤ）、２３−１〜２３−ｎ…選択回路、２４
−１〜２４−ｎ…加算回路、２５−１〜２５−ｎ…２入
力ナンド回路、２６−１〜２６−（ｎ−１）…インバー
タ回路、２７−１〜２７−ｎ…３入力ナンド回路、２８
−１〜２８−ｎ，２９−１〜２９−ｎ，３１−１〜３１
−ｎ…３入力ナンド機能を有する電圧制御遅延回路（Ｎ
ＶＣＤ）、３０−１〜３０−（ｎ−１）…インバータ回
路、Ｍ１〜Ｍｎ，Ｍ１ａ〜Ｍｎａ，Ｍ１ｂ〜Ｍｎｂ…選
択信号、Ｖｃｏｎｔ…制御電圧、Ｖｄｄ…電源電圧。
Claims (11)
- 【請求項１】 発振周波数に応じた選択信号が供給され
る複数のユニット回路が縦続接続されて構成され、 各ユニット回路はそれぞれ、 制御電圧に応じて遅延時間が制御される電圧制御遅延回
路と、 第１の入力端子に上記電圧制御遅延回路の出力信号が供
給され、第２の入力端子に選択信号が供給される選択回
路と、 第１の入力端子に上記選択回路の出力信号が供給され、
第２の入力端子に次段のユニット回路から帰還信号が供
給され、第３の入力端子に選択信号が供給され、上記第
１及び第２の入力端子に供給された信号を加算して帰還
信号を生成する加算回路とを具備し、 各ユニット回路中の電圧制御遅延回路の出力信号を順次
次段のユニット回路中の電圧制御遅延回路に供給し、選
択信号で選択されたユニット回路中の電圧制御遅延回路
の出力信号を選択回路を介して加算回路に供給し、この
加算回路の出力信号を順次前段のユニット回路中の加算
回路に供給し、初段のユニット回路中の加算回路から出
力される帰還信号を電圧制御遅延回路の入力端子に帰還
することにより正帰還ループを形成するようにして成
り、 上記ユニット回路中の加算回路から上記選択信号で選択
されたユニット回路の段数と上記制御電圧に応じた周波
数の発振出力を得ることを特徴とする電圧制御発振回
路。 - 【請求項２】 前記選択信号によって選択されたユニッ
ト回路中の電圧制御遅延回路、選択回路及び加算回路に
含まれる反転回路の和は奇数個であり、リングオシレー
タを構成して成ることを特徴とする請求項１に記載の電
圧制御発振回路。 - 【請求項３】 前記電圧制御遅延回路は、前記制御電圧
に応じた第１及び第２の内部制御電圧を発生する制御回
路部と、この制御回路部から出力される第１及び第２の
内部制御電圧によって電流値が制御されるインバータ回
路部とを備えることを特徴とする請求項１または２に記
載の電圧制御発振回路。 - 【請求項４】 前記選択回路は、前記選択信号の状態に
応じて前記電圧制御遅延回路の出力信号を選択し、その
反転信号を出力するものであることを特徴とする請求項
１ないし３いずれか１つの項に記載の電圧制御発振回
路。 - 【請求項５】 前記選択回路は、第１の入力端子に前記
電圧制御遅延回路の出力信号が供給され、第２の入力端
子に前記選択信号が供給される２入力ナンド回路である
ことを特徴とする請求項１ないし４いずれか１つの項に
記載の電圧制御発振回路。 - 【請求項６】 前記加算回路は、前記選択回路の出力信
号、次段のユニット回路中の加算回路からの帰還信号、
及び前段のユニット回路に供給される選択信号の反転信
号が供給される３入力ナンド回路であることを特徴とす
る請求項１ないし５いずれか１つの項に記載の電圧制御
発振回路。 - 【請求項７】 前記電圧制御遅延回路、前記選択回路及
び前記加算回路はそれぞれ、実質的に同じ回路構成であ
り、前記制御電圧で動作遅延時間が制御される回路であ
ることを特徴とする請求項１または２に記載の電圧制御
発振回路。 - 【請求項８】 前記制御電圧で動作遅延時間が制御され
る回路はそれぞれ、前記制御電圧に応じた第１及び第２
の内部制御電圧を発生する制御回路部と、この制御回路
部から出力される第１及び第２の内部制御電圧によって
電流値が制御される３入力ナンド回路部とを備えること
を特徴とする請求項７に記載の電圧制御発振回路。 - 【請求項９】 前記電圧制御遅延回路は、第１及び第２
の入力端子に電源電圧が印加され、第３の入力端子に前
段のユニット回路中の電圧制御遅延回路の出力信号が供
給される３入力ナンド回路であることを特徴とする請求
項１，２，７または８いずれか１つの項に記載の電圧制
御発振回路。 - 【請求項１０】 前記選択回路は、第１の入力端子に前
記電圧制御遅延回路の出力信号が供給され、第２の入力
端子に選択信号が供給され、第３の入力端子に固定電位
が印加される３入力ナンド回路であることを特徴とする
請求項１，２，７，８または９いずれか１つの項に記載
の電圧制御発振回路。 - 【請求項１１】 前記加算回路は、前記選択回路の出力
信号、次段のユニット回路中の加算回路からの帰還信
号、及び前段のユニット回路に供給される選択信号の反
転信号が供給される３入力ナンド回路であることを特徴
とする請求項１，２，７，８，９または１０いずれか１
つの項に記載の電圧制御発振回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10116731A JPH11312959A (ja) | 1998-04-27 | 1998-04-27 | 電圧制御発振回路 |
| TW088106391A TW448625B (en) | 1998-04-27 | 1999-04-21 | Ring oscillator type voltage controlled oscillator |
| US09/299,072 US6177846B1 (en) | 1998-04-27 | 1999-04-26 | Ring oscillator type voltage controlled oscillator |
| KR1019990014956A KR100297570B1 (ko) | 1998-04-27 | 1999-04-27 | 링 오실레이터형 전압 제어 발진기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10116731A JPH11312959A (ja) | 1998-04-27 | 1998-04-27 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312959A true JPH11312959A (ja) | 1999-11-09 |
Family
ID=14694405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10116731A Abandoned JPH11312959A (ja) | 1998-04-27 | 1998-04-27 | 電圧制御発振回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6177846B1 (ja) |
| JP (1) | JPH11312959A (ja) |
| KR (1) | KR100297570B1 (ja) |
| TW (1) | TW448625B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094495A (ja) * | 2000-09-18 | 2002-03-29 | Nippon Telegr & Teleph Corp <Ntt> | 電圧制御オシレータ及びそれを用いたマルチビットレート・タイミング抽出回路 |
| JP2006067190A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロック生成回路 |
| US7276950B2 (en) | 2004-10-29 | 2007-10-02 | Elpida Memory, Inc. | Prevention of the propagation of jitters in a clock delay circuit |
| US8131237B2 (en) | 2008-06-24 | 2012-03-06 | Casio Computer Co., Ltd. | Radio wave receiving apparatus |
| US8358985B2 (en) | 2009-01-14 | 2013-01-22 | Casio Computer Co., Ltd. | Radio wave receiving apparatus |
| US8428531B2 (en) | 2009-05-28 | 2013-04-23 | Casio Computer Co., Ltd. | Radio wave receiver |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176340A (ja) | 2000-12-06 | 2002-06-21 | Toshiba Corp | 遅延回路及び電圧制御発振回路 |
| KR100555733B1 (ko) * | 2004-02-14 | 2006-03-03 | 삼성전자주식회사 | 차동 및 직교 고조파 신호를 발생하는 전압 제어 발진기 |
| US11456729B1 (en) * | 2021-03-26 | 2022-09-27 | Analog Devices, Inc. | Deskew cell for delay and pulse width adjustment |
| CN113593621A (zh) * | 2021-07-19 | 2021-11-02 | 上海华虹宏力半导体制造有限公司 | 容双节点翻转的sram存储单元 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3127517B2 (ja) | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
| US5544203A (en) | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
-
1998
- 1998-04-27 JP JP10116731A patent/JPH11312959A/ja not_active Abandoned
-
1999
- 1999-04-21 TW TW088106391A patent/TW448625B/zh not_active IP Right Cessation
- 1999-04-26 US US09/299,072 patent/US6177846B1/en not_active Expired - Lifetime
- 1999-04-27 KR KR1019990014956A patent/KR100297570B1/ko not_active IP Right Cessation
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| JP2002094495A (ja) * | 2000-09-18 | 2002-03-29 | Nippon Telegr & Teleph Corp <Ntt> | 電圧制御オシレータ及びそれを用いたマルチビットレート・タイミング抽出回路 |
| JP2006067190A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロック生成回路 |
| US7276950B2 (en) | 2004-10-29 | 2007-10-02 | Elpida Memory, Inc. | Prevention of the propagation of jitters in a clock delay circuit |
| US8131237B2 (en) | 2008-06-24 | 2012-03-06 | Casio Computer Co., Ltd. | Radio wave receiving apparatus |
| US8229380B2 (en) | 2008-06-24 | 2012-07-24 | Casio Computer Co., Ltd. | Radio wave receiving apparatus |
| US8358985B2 (en) | 2009-01-14 | 2013-01-22 | Casio Computer Co., Ltd. | Radio wave receiving apparatus |
| US8428531B2 (en) | 2009-05-28 | 2013-04-23 | Casio Computer Co., Ltd. | Radio wave receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100297570B1 (ko) | 2001-10-29 |
| US6177846B1 (en) | 2001-01-23 |
| KR19990083498A (ko) | 1999-11-25 |
| TW448625B (en) | 2001-08-01 |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040326 |