JPH09148917A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明の目的は、異相スキューの影響のないプ
リチャージ回路を用いる半導体集積回路装置を提供する
にある。 【解決手段】プリチャージ回路１０２，１０３は、クロ
ック信号によって制御され、クロック信号がローレベル
或いはハイレベルの期間に回路内の任意のノードがプリ
チャージされ、クロック信号がハイレベル或いはローレ
ベルの期間にこの回路が動作する。同一の動作機能を有
する第１のプリチャージ回路１０２と第２のプリチャー
ジ回路１０３を並列的に備え、第１のプリチャージ回路
１０２がプリチャージ期間の時、第２のプリチャージ回
路１０３が動作期間であり、第１のプリチャージ回路１
０２が動作期間の時、第２のプリチャージ回路１０３が
プリチャージ期間となり、第１のプリチャージ回路１０
２及び第２のプリチャージ回路１０３が相補動作を行う
ように、クロック信号ＣＫ１０，ＣＫ２０によって、第
１のプリチャージ回路及び第２のプリチャージ回路を制
御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特に、プリチャージ回路を採用した高速動作
を行わせるに好適な半導体集積回路装置に関する。

【０００２】

【従来の技術】従来の半導体集積回路装置においては、
高速動作を行わせるために、プリチャージ回路が使用さ
れている。プリチャージ回路は、クロック信号によって
プリチャージ期間と動作期間を繰り返し制御されるよう
に構成されている。また、プリチャージ回路の前段に
は、入力信号をラッチするラッチ回路が設けられ、この
ラッチ回路は、一般には、クロック信号によって、入力
信号をスルーするスルー期間と入力信号を保持するホー
ルド期間が繰り返し制御されるレベルトリガタイプのラ
ッチ回路が用いられる。

【０００３】ここで、例えば、ラッチ回路を制御するク
ロック信号φ１がハイレベルのときは、ラッチ回路は、
入力信号をスルーさせるスルー期間となるように制御さ
れ、クロック信号φ１がローレベルに変化すると、その
時点でのラッチ回路内のデータを保持するホールド期間
となるように制御される。また、例えば、プリチャージ
回路を制御するクロック信号φ２がローレベルのとき
は、プリチャージ動作を行うプリチャージ期間となるよ
うに制御され、クロック信号φ２がハイレベルに変化す
ると、その時点の入力信号に応じて動作する動作期間と
なるように制御される。

【０００４】そして、ラッチ回路とプリチャージ回路が
同期して動作するために、クロック信号φ１とクロック
信号φ２は、同一周期で、逆相のクロックが用いられて
いる。即ち、クロック信号φ１がハイレベルの時、ラッ
チ回路はスルー期間であり、この時クロック信号φ２は
逆相のローレベルであるため、プリチャージ回路はプリ
チャージ期間となっている。また、クロック信号φ１が
ローレベルに変化して、ラッチ回路がホールド期間とな
り、入力信号をホールドすると、クロック信号φ２は逆
相のハイレベルとなるため、プリチャージ回路は動作期
間となり、ラッチ回路によってホールドされた信号に基
づいて動作する。

【０００５】

【発明が解決しようとする課題】上述したように、ラッ
チ回路に用いるクロック信号φ１と、プリチャージ回路
に用いるクロック信号φ２は、同一周期で、逆相の信号
を用いるため、異相スキュー（ｓｋｅｗ）によるデッド
タイムが発生するという問題がある。

【０００６】クロック信号φ１とクロック信号φ２は、
同一周期で、逆相の反転信号であるべきものであり、本
来であれば、クロック信号φ１がハイレベルからローレ
ベルに変化した時、クロック信号φ２は、ローレベルか
らハイレベルに同一のタイミングで変化する必要があ
る。また、逆に、クロック信号φ１がローレベルからハ
イレベルに変化した時、クロック信号φ２は、ハイレベ
ルからローレベルに同一のタイミングで変化する必要が
ある。しかしながら、クロック信号φ１とクロック信号
φ２は、異なるクロック信号であるため、クロック分配
系が異なり、プロセスやデバイスのバラツキの影響で、
クロック信号φ１の立ち下がりとクロック信号φ２の立
ち上がりにタイミングのズレ、即ち、異相スキューが発
生する。

【０００７】クロック信号φ１の立ち下がりに対して、
クロック信号φ２の立ち上がりのタイミングが遅れる異
相スキューが発生すると、ラッチ回路がクロック信号φ
１の立ち下がりにより、ラッチ動作を行ったにも拘ら
ず、クロック信号φ２の立ち上がりが遅れたため、プリ
チャージ回路の動作が遅れることになり、このクロック
信号の遅れ分だけ、デッドタイムとなる。

【０００８】また、逆に、クロック信号φ１の立ち下が
りに対して、クロック信号φ２の立ち上がりのタイミン
グが早くなるる異相スキューが発生すると、ラッチ回路
がクロック信号φ１の立ち下がりにより、ラッチ動作を
行う前のスルー期間にも拘らず、クロック信号φ２が立
ち上がりるため、プリチャージ回路が動作してしまい、
正確な動作が行えず、このクロック信号の早い分だけ、
デッドタイムとなる。

【０００９】さらに、この異相スキューは、クロック信
号φ１の立ち下がりのタイミングでクロック信号φ２の
立ち上がりに発生し、また、クロック信号φ２の立ち下
がりのタイミングでクロック信号φ１の立ち上がりに発
生するので、クロック信号φ１の１サイクルの間に２回
発生するため、さらに、デッドタイムが大きくなるとい
う問題がある。

【００１０】半導体集積回路の微細化が進むにつれて、
単体回路は高速化していくが、高集積化に伴いクロック
信号の総負荷容量や総配線長が大きくなるに従い、クロ
ックスキュー、特に、異相スキューは単体回路に比べて
小さくすることが困難である。

【００１１】プリチャージ回路を、例えば、論理回路に
用い、この論理回路を１マシンサイクルの中で、複数段
直列接続して高速論理動作を行わせようとする場合、上
述した異相スキューによるデッドタイムの間を避けて論
理動作を行わせ、次のデッドタイムが発生する前に、論
理動作の結果データを記憶するようにラッチ回路を動作
させる必要があるため、直列接続する論理回路の段数を
低減して、１マシンサイクルの中に行わせる論理動作の
回数を低減せざるをえない。従って、高速動作のため
に、プリチャージ回路を採用するにも拘らず、異相スキ
ューによるデッドタイムの影響で、高速動作が制限され
るという問題がある。

【００１２】本発明の目的は、異相スキューの影響のな
いプリチャージ回路を用いる半導体集積回路装置を提供
するにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、クロック信号によって制御され、クロ
ック信号がローレベル或いはハイレベルの期間に回路内
の任意のノードがプリチャージされ、クロック信号がハ
イレベル或いはローレベルの期間にこの回路が動作する
プリチャージ回路を有する半導体集積回路装置におい
て、同一の動作機能を有する第１のプリチャージ回路と
第２のプリチャージ回路を並列的に備え、上記第１のプ
リチャージ回路がプリチャージ期間の時、上記第２のプ
リチャージ回路が動作期間であり、上記第１のプリチャ
ージ回路が動作期間の時、上記第２のプリチャージ回路
がプリチャージ期間となり、上記第１のプリチャージ回
路及び第２のプリチャージ回路が相補動作を行うよう
に、上記第１のプリチャージ回路及び第２のプリチャー
ジ回路を制御するようにしたものであり、かかる構成と
することにより、異相スキューの影響を受けずに半導体
集積回路装置を得られるものとなる。

【００１４】上記半導体集積回路装置において、好まし
くは、さらに、上記第１及び第２のプリチャージ回路の
前段に接続されたラッチ回路と、上記第１及び第２のプ
リチャージ回路の後段に接続され、上記第１及び第２の
プリチャージ回路の出力を選択するセレクタ回路を備
え、このラッチ回路に供給されるクロック信号に対し
て、上記第１及び第２のプリチャージ回路に供給される
クロック信号の周期を整数倍とするようにしたものであ
り、かかる構成とすることにより、１個プリチャージ回
路と同等の高速で動作を行い得るものとなる。

【００１５】上記半導体集積回路装置において、好まし
くは、さらに、上記第１及び第２のプリチャージ回路の
後段に、上記第１及び第２のプリチャージ回路を制御す
るクロック信号の２倍の周波数のクロック信号で制御さ
れる第３のプリチャージ回路を備えたものであり、かか
る構成とすることにより、回路面積を削減し得るものと
なる。

【００１６】上記半導体集積回路装置において、好まし
くは、さらに、上記第１及び第２のプリチャージ回路の
後段に、スタテイック回路を備えたものであり、かかる
構成とすることにより、回路設計の自由度を増し得るも
のとなる。

【００１７】上記半導体集積回路装置において、好まし
くは、さらに、上記第１及び第２のプリチャージ回路の
前段に、上記第１及び第２のプリチャージ回路を制御す
るクロック信号の２倍の周波数のクロック信号で制御さ
れる第４のプリチャージ回路を備えたものである。

【００１８】上記半導体集積回路装置において、好まし
くは、上記第１及び第２のプリチャージ回路の近傍に配
置されたクロック信号生成器を備え、このクロック生成
器は、上第１及び第２のプリチャージ回路に供給される
クロック信号を局所的に生成するようにしたものであ
る。

【００１９】上記半導体集積回路装置において、好まし
くは、上記ラッチ回路に供給されるクロック信号と、上
記第１及び第２のプリチャージ回路に供給されるクロッ
ク信号は、ともに半導体集積回路装置内に設けられたク
ロック信号生成器によって生成するようにしたものであ
る。

【００２０】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図１及び図２を用いて説明する。図１は、本発明
の一実施の形態による半導体集積回路装置のブロック図
であり、図２は、図１に示した本発明の一実施の形態に
よる半導体集積回路装置のタイミングチャートである。

【００２１】図１において、ラッチ回路１０１は、クロ
ック信号ＣＫ２によって制御され、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御される。

【００２２】ラッチ回路１０１の出力は、プリチャージ
回路１０２及びプリチャージ回路１０３にそれぞれ入力
する。プリチャージ回路は、プリチャージ期間に回路の
内部ノードを一定電位に設定しておき、プリチャージ期
間の次のタイミングの動作期間に回路が動作し、信号が
伝播される回路であり、その詳細回路例については、図
３及び図４を用いて後述する。プリチャージ回路として
は、シフトレジスタのように、信号の伝播のみを行う回
路や、ＮＡＮＤ回路やＮＯＲ回路のように論理動作を行
う論理回路が用いられる。しかも、プリチャージ回路の
中には、複数段の回路が直列接続されている。

【００２３】プリチャージ回路１０２は、クロック信号
ＣＫ１０によって制御され、クロック信号ＣＫ１０がロ
ーレベルの時、内部ノードをプリチャージするプリチャ
ージ期間となるように制御され、クロック信号ＣＫ１０
がハイレベルになると、ラッチ回路１０１の出力信号に
従って動作する。ここで、クロック信号ＣＫ１０は、ク
ロック信号ＣＫ２の２倍の周期であり、例えば、クロッ
ク信号ＣＫ２の立ち下がりのタイミングで、ローレベル
からハイレベルに、若しくは、ハイレベルからローレベ
ルに変化する。

【００２４】また、プリチャージ回路１０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がローレベルの時、内部ノードをプリチャージするプ
リチャージ期間となるように制御され、クロック信号Ｃ
Ｋ２０がハイレベルになると、ラッチ回路１０１の出力
信号に従って動作する。ここで、クロック信号ＣＫ２０
は、クロック信号ＣＫ２の２倍の周期であり、例えば、
クロック信号ＣＫ２の立ち下がりのタイミングで、ハイ
レベルからローレベルに、若しくは、ローレベルからハ
イレベルに変化する。即ち、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。

【００２５】従って、クロック信号ＣＫ１０がローレベ
ルの時、プリチャージ回路１０２は、プリチャージ期間
であり、そのとき、クロック信号ＣＫ２０はハイレベル
であるため、プリチャージ回路１０３は、動作期間とな
っている。また、逆に、クロック信号ＣＫ１０がハイレ
ベルの時、プリチャージ回路１０２は、動作期間であ
り、そのとき、クロック信号ＣＫ２０はローレベルであ
るため、プリチャージ回路１０３は、プリチャージ期間
となっている。即ち、プリチャージ回路１０２とプリチ
ャージ回路１０３は、相補動作をするように制御されて
いる。

【００２６】しかも、プリチャージ回路１０２とプリチ
ャージ回路１０３は、同一の入力に対して同一の出力を
出力する同一の機能を有する回路で構成されており、こ
の２つの同一の機能を有する回路が交互に動作する点か
らも相補動作するように構成されている。

【００２７】プリチャージ回路１０２及び１０３の単独
回路ではクロック信号ＣＫ１の２サイクルに１回の割合
でしか結果データを出力できないが、プリチャージ回路
１０２とプリチャージ回路１０３が、クロック信号ＣＫ
１の１サイクル毎に交互に動作するため、実質上毎サイ
クル結果データを出力することができる。ここで、プリ
チャージ回路１０２とプリチャージ回路１０３の回路構
成自体は異なっていてもよく、入力と出力の関係におい
て同一であればよい。

【００２８】プリチャージ回路１０２及びプリチャージ
回路１０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路１０２とプリ
チャージ回路１０３の出力を交互に選択する。選択信号
ＳＥＬとしては、クロック信号ＣＫ１０若しくはクロッ
ク信号ＣＫ２０と同期している信号を用いることがで
き、より具体的には、クロック信号ＣＫ１０若しくはク
ロック信号ＣＫ２０を用いることができる。

【００２９】セレクタ１０４で選択されたプリチャージ
回路１０２若しくはプリチャージ回路１０３の出力信号
は、ラッチ回路１０５に入力する。ラッチ回路１０５
は、クロック信号ＣＫ２によって制御され、クロック信
号ＣＫ２がハイレベルの時、プリチャージ回路１０２，
１０３からの信号をスルーするスルー期間となるように
制御され、クロック信号ＣＫ２がローレベルの時、プリ
チャージ回路１０２，１０３からの信号を保持するホー
ルド期間となるように制御され、出力ＯＵＴを出力す
る。

【００３０】なお、プリチャージ回路１０２，１０３に
は、１種類の入力データＩＮが入力するものとして説明
したが、プリチャージ回路１０２，１０３が論理回路で
あり、例えば、２入力に対して論理動作を行わせるため
には、図中に破線で示したように、入力データＩＮ’を
保持するラッチ回路１０１’を備え、このラッチ回路１
０１’をクロック信号ＣＫ２で制御し、ラッチ回路１０
１’に保持された入力データをプリチャージ回路１０
２，１０３に入力すればよい。

【００３１】次に、図２に示すタイミングチャートを用
いて、図１に示す装置の動作について説明する。

【００３２】図２（１）は、ラッチ回路１０１及びラッ
チ回路１０５を制御するクロック信号ＣＫ２の波形図で
ある。図２（２）は、プリチャージ回路１０２を制御す
るクロック信号ＣＫ１０の波形図であるとともに、セレ
クタ１０４を制御する選択信号ＳＥＬの波形図でもあ
る。図２（３）は、プリチャージ回路１０３を制御する
クロック信号ＣＫ２０の波形図である。図２（４）は、
ラッチ１０１への入力データＩＮを表している。図２
（５）は、図１中のＡ点のラッチ回路１０１の出力デー
タ及びラッチ回路１０１の動作を表している。図２
（６）は、図１中のＢ点のプリチャージ回路１０２の出
力データ及びプリチャージ回路１０２の動作を表してい
る。図２（７）は、図１中のＣ点のプリチャージ回路１
０３の出力データ及びプリチャージ回路１０３の動作を
表している。図２（８）は、図１中のＤ点のセレクタ１
０４の出力データ及びセレクタ１０４の動作を表してい
る。図２（９）は、ラッチ回路１０５の出力データＯＵ
Ｔ及びラッチ回路１０５の動作を表している。

【００３３】図２（１）及び図２（２）に示すように、
クロック信号ＣＫ１０は、クロック信号ＣＫ２の２倍の
周期の信号であり、クロック信号ＣＫ２の立ち下がりの
タイミングで、ローレベルからハイレベルに、若しく
は、ハイレベルからローレベルに変化する。また、図２
（３）に示すように、クロック信号ＣＫ２０は、クロッ
ク信号ＣＫ２の２倍の周期であり、例えば、クロック信
号ＣＫ２の立ち下がりのタイミングで、ハイレベルから
ローレベルに、若しくは、ローレベルからハイレベルに
変化する。

【００３４】ここで、クロック信号ＣＫ２の１サイクル
が１マシンサイクルである。

【００３５】図２（４）に示すように、１マシンサイク
ルの入力データＩＮ１，ＩＮ２，ＩＮ３が、ラッチ回路
１０１に順次入力してくるものとする。

【００３６】ラッチ回路１０１は、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御されるので、図２（５）に示すように、
時刻ｔ１から時刻ｔ２が、ホールド期間で、時刻ｔ２か
ら時刻ｔ３までがスルー期間となり、クロック信号ＣＫ
２に同期して、以下、ホールド期間とスルー期間を繰り
返す。また、図２（５）に示すように、ラッチ回路１０
１の出力には、ラッチ回路１０１への入力データＩＮ１
が、ラッチ回路１０１内の時間遅れΔｔ１を伴って、現
れる。このラッチ回路１０１の出力の中で、時刻ｔ１か
ら時刻２の間において、ラッチ回路１０１は、ホールド
期間であるため、入力データＩＮ１を保持している。

【００３７】プリチャージ回路１０２は、クロック信号
ＣＫ１０がローレベルの時、プリチャージ期間となり、
クロック信号ＣＫ１０がハイレベルになると、ラッチ回
路１０１の出力データに従って動作する動作期間となる
ように制御されるので、図２（６）に示すように、時刻
ｔ１から時刻ｔ３までが動作期間で、時刻ｔ３から時刻
ｔ５がプリチャージ期間となり、クロック信号ＣＫ１０
に同期して、以下、動作期間とプリチャージ期間を繰り
返す。クロック信号ＣＫ１０の立ち上がりの時刻ｔ１に
おいて、プリチャージ回路１０２は、動作期間となり、
この時、ラッチ回路１０１に保持されている入力データ
ＩＮ１に基づいて、動作を開始する。プリチャージ回路
１０２の動作に要する時間をＴ１とすると、図２（６）
に示すように、時刻ｔ１からＴ１時間後に、プリチャー
ジ回路１０２の動作結果のデータＰ１−１がプリチャー
ジ回路１０２の出力に現れる。また、時刻ｔ５からＴ１
時間後に、入力データＩＮ３に対するプリチャージ回路
１０２の動作結果のデータＰ１−３がプリチャージ回路
１０２の出力に現れる。

【００３８】また、プリチャージ回路１０３は、クロッ
ク信号ＣＫ２０がローレベルの時、プリチャージ期間と
なり、クロック信号ＣＫ２０がハイレベルになると、ラ
ッチ回路１０１の出力データに従って動作する動作期間
となるように制御されるので、図２（７）に示すよう
に、時刻ｔ１から時刻ｔ３までが動作期間で、時刻ｔ３
から時刻ｔ５が動作期間となり、クロック信号ＣＫ２０
に同期して、以下、動作期間とプリチャージ期間を繰り
返す。クロック信号ＣＫ２０の立ち上がりの時刻ｔ３に
おいて、プリチャージ回路１０３は、プリチャージ期間
となり、この時、ラッチ回路１０１に保持されている入
力データＩＮ２に基づいて、動作を開始する。プリチャ
ージ回路１０３の動作に要する時間をＴ１とすると、図
２（７）に示すように、時刻ｔ３からＴ１時間後に、プ
リチャージ回路１０３の動作結果のデータＰ２−２がプ
リチャージ回路１０３の出力に現れる。

【００３９】セレクタ１０４は、選択信号ＳＥＬによっ
てプリチャージ回路１０２とプリチャージ回路１０３の
出力を交互に選択する。選択信号ＳＥＬとしては、クロ
ック信号ＣＫ１０を用いており、図２（８）に示すよう
に、クロック信号ＣＫ１０のハイレベルのときは、プリ
チャージ回路１０２の出力Ｐ１−１，Ｐ１−３を選択
し、クロック信号ＣＫ１０のローレベルのときは、プリ
チャージ回路１０３の出力Ｐ２−２を選択する。

【００４０】ラッチ回路１０５は、クロック信号ＣＫ２
がハイレベルの時、入力データをスルーするスルー期間
となるように制御され、クロック信号ＣＫ２がローレベ
ルの時、入力データを保持するホールド期間となるよう
に制御されるので、図２（９）に示すように、時刻ｔ１
から時刻ｔ２が、ホールド期間で、時刻ｔ２から時刻ｔ
３までがスルー期間となり、クロック信号ＣＫ２に同期
して、以下、ホールド期間とスルー期間を繰り返す。ま
た、図２（８）に示すように、ラッチ回路１０５の出力
には、ラッチ回路１０５への入力データが、ラッチ回路
１０５内の時間遅れΔｔ２を伴って、現れる。このラッ
チ回路１０５の出力の中で、時刻ｔ３から時刻４の間に
おいて、ラッチ回路１０５は、ホールド期間であるた
め、入力データであるプリチャージ回路１０２の出力デ
ータＰ１−１を出力データＯＵＴ１として保持してい
る。同様にして、時刻ｔ５から時刻６の間において、ラ
ッチ回路１０５は、ホールド期間であるため、入力デー
タであるプリチャージ回路１０３の出力データＰ２−２
を出力データＯＵＴ２として保持している。同様にし
て、時刻ｔ７からの時間において、ラッチ回路１０５
は、ホールド期間であるため、入力データであるプリチ
ャージ回路１０２の出力データＰ１−３を出力データＯ
ＵＴ３として保持している。

【００４１】即ち、図２（９）に示すように、ラッチ回
路１０５は、１マシンサイクル毎に、ラッチ回路１０１
への入力データＩＮ１，ＩＮ２，ＩＮ３に対するプリチ
ャージ回路１０２若しくはプリチャージ回路１０３の動
作出力を出力データＯＵＴ１，ＯＵＴ２，ＯＵＴ３とし
て出力することになる。

【００４２】プリチャージ回路１０２，１０３の制御ク
ロック信号ＣＫ１０，ＣＫ２０は、基本クロック信号Ｃ
Ｋ２の２倍の周期の信号を用いながらも、プリチャージ
回路１０２，１０３を相補動作させることにより、単一
のプリチャージ回路を動作させた場合と同じ出力を１マ
シンサイクル毎に得ることができる。しかも、プリチャ
ージ回路１０２，１０３を基本クロック信号ＣＫ２の２
倍の周期の信号を用いて相補動作させることにより、異
相スキューの影響を受けないで動作させることが可能と
なる。なお、同相スキューは発生するが、同相スキュー
は、異相スキューに比べて数分の一以下であり、さほど
影響はないものである。

【００４３】ここで、異相スキューの問題が発生しない
理由について説明する。クロック信号ＣＫ２とクロック
信号ＣＫ１０を比べると、例えば、時刻ｔ１におけるク
ロック信号ＣＫ１０の立ち上がりは、クロック信号ＣＫ
２の立ち下がりに同期して生成することにより、両者の
タイミングのズレは発生しない。また、時刻ｔ３におけ
るクロック信号ＣＫ１０の立ち下がりは、クロック信号
ＣＫ２の立ち下がりに同期して生成することにより、両
者のタイミングのズレは発生しない。勿論、クロック信
号ＣＫ２，ＣＫ１０を生成するクロック発生器からラッ
チ回路１０１までの分配系とプリチャージ回路１０２ま
での分配系は異なるため、この分配系の相違により、図
２（２）の時刻ｔ３に破線で示すようなスキューは、発
生する可能性があるが、このスキューは同相スキューで
あり、スキュー値は、異相スキューに比べて小さいもの
である。即ち、同相スキューは、クロック分配系を極力
同じ構成にすることで、クロックスキューの発生原因と
なるクロック分配系のプロセス、デバイスバラツキや設
計起因（配線容量、配線抵抗、ファンアウト数）による
クロックスキューを比較的小さく抑えることができる。
これに対して異相スキューは、異なるクロック信号間の
スキューであるため、クロック分配系が異なりプロセ
ス、デバイスバラツキの影響を受けやすい。そのため異
相スキューは、同相スキューに比べスキュー値が大きく
なる。

【００４４】また、時刻ｔ１から時刻ｔ３までのクロッ
クＣＫ２の１サイクルが、１マシンサイクルであるが、
従来は、このマシンサイクルの中央、即ち、例えば、時
刻ｔ２の位置で異相スキューが発生していたが、クロッ
ク信号ＣＫ１０の周期をクロック信号ＣＫ２の２倍とす
ることにより、時刻ｔ２におけるスキューがなくなって
いる。従って、時刻ｔ１と時刻ｔ３の近傍において発生
する僅かな同相スキューによるデッドタイムの期間を除
いて、残りの時間をプリチャージ回路の動作に当てるこ
とができるので、論理回路の段数を多くすることがで
き、高速動作を行うことができる。

【００４５】本実施の形態によれば、プリチャージ回路
を用いる半導体集積回路装置において、異相スキューの
影響を受けることがなくり、高速動作可能なプリチャー
ジ回路を、クロック信号間の異相スキューによるデッド
タイムを生じることなく、高速動作可能となる。

【００４６】次に、図３を用いて、プリチャージ回路の
第１の回路例について説明する。図３は、本発明の一実
施の形態による半導体集積回路装置に用いるプリチャー
ジ回路の第１の回路図である。

【００４７】図１に示したプリチャージ回路１０２及び
プリチャージ回路１０３は、入力に対して同一の出力を
出力するという点で同一の機能を有するものである。従
って、ここでは、プリチャージ回路１０２，１０３は、
同一の回路構成を有するものとして説明する。

【００４８】プリチャージ回路１０２（１０３）は、複
数個のプリチャージ回路９５０，…，９６０から構成さ
れている。プリチャージ回路９５０，…，９６０は、そ
れぞれ同一のクロック信号ＣＫ１０（ＣＫ２０）によっ
て、プリチャージ期間と動作期間を繰り返すように制御
される。

【００４９】プリチャージ回路９５０は、２入力のＮＡ
ＮＤ回路を有するプリチャージ回路であり、プリチャー
ジ回路９６０は、２入力のＮＯＲ回路を有するプリチャ
ージ回路である。プリチャージ回路９５０とプリチャー
ジ回路９６０の間には、１マシンサイクルの長さにもよ
るが、例えば、１０段程度の他の論理動作を行うプリチ
ャージ回路が接続されている。

【００５０】プリチャージ回路９５０において、プリチ
ャージ制御用のＰＭＯＳＦＥＴ９２２のソースは、電源
電位９２１に接続されている。ＰＭＯＳＦＥＴ９２２の
ドレインは、ＮＭＯＳＦＥＴ９１１のドレインに接続さ
れている。ＮＭＯＳＦＥＴ９１１のソースは、ＮＭＯＳ
ＦＥＴ９１２のドレインに接続されている。ＮＭＯＳＦ
ＥＴ９１２のソースは、デイスチャージ制御用のＮＭＯ
ＳＦＥＴ９２３のドレインに接続されている。ＮＭＯＳ
ＦＥＴ９２３のソースは、接地電位９２４に接続されて
いる。

【００５１】直列接続されたＮＭＯＳＦＥＴ９１１及び
ＮＭＯＳＦＥＴ９１２により、ＮＡＮＤ回路９１０を構
成しており、ＮＭＯＳＦＥＴ９１１のゲート９０１に第
１の入力データが入力し、ＮＭＯＳＦＥＴ９１２のゲー
ト９０２に第２の入力データが入力する。ＰＭＯＳＦＥ
Ｔ９２２のドレイン側であるプリチャージノード９２６
は、インバータ９２５に接続されており、インバータ９
２５の出力端子から出力データが出力する構成となって
いる。

【００５２】プリチャージ回路９５０の動作について説
明すると、クロック信号ＣＫ１０がローレベルの時、Ｐ
ＭＯＳＦＥＴ９２２がオンし、ＮＭＯＳＦＥＴ９２３は
オフしている。従って、プリチャージノード９２６をプ
リチャージする。また、クロック信号ＣＫ１０がハイレ
ベルになると、ＰＭＯＳＦＥＴ９２２がオフし、ＮＭＯ
ＳＦＥＴ９２３がオンするため、ＮＡＮＤ回路９１０の
論理動作に従って、プリチャージノード９２６の電位を
そのまま保持するか，接地電位にデイスチャージするか
が決定される。即ち、ＮＡＮＤ回路９１０の入力９０
１，９０２が共に、ハイレベルの時、ＮＭＯＳＦＥＴ９
１１及びＮＭＯＳＦＥＴ９１２が共に、オンし、プリチ
ャージノード９２６の電位が接地電位になるようにデイ
スチャージされ、プリチャージノード９２６は、ローレ
ベルとなる。ＮＡＮＤ回路９１０の入力９０１，９０２
の少なくとも一方がローレベルの時は、プリチャージノ
ード９２６の電位が保持され、ハイレベルとなる。従っ
て、ＮＡＮＤ回路９１０はＮＡＮＤ論理で動作する。な
お、プリチャージノード９２６には、インバータ回路９
２５が接続されているため、プリチャージ回路９５０
は、ＡＮＤ回路として動作する。

【００５３】プリチャージ回路９６０において、プリチ
ャージ制御用のＰＭＯＳＦＥＴ９２２のソースは、電源
電位９２１に接続されている。ＰＭＯＳＦＥＴ９２２の
ドレインは、ＮＭＯＳＦＥＴ９３１及びＮＭＯＳＦＥＴ
９３２のドレインに接続されている。ＮＭＯＳＦＥＴ９
３１及びＮＭＯＳＦＥＴ９３２のソースは、デイスチャ
ージ制御用のＮＭＯＳＦＥＴ９２３のドレインに接続さ
れている。ＮＭＯＳＦＥＴ９２３のソースは、接地電位
９２４に接続されている。

【００５４】並列接続されたＮＭＯＳＦＥＴ９３１及び
ＮＭＯＳＦＥＴ９３２により、ＮＯＲ回路９３０を構成
しており、ＮＭＯＳＦＥＴ９３１のゲート９０３に第１
の入力データが入力し、ＮＭＯＳＦＥＴ９３２のゲート
９０４に第２の入力データが入力する。第１の入力は、
例えば、前段の論理回路の出力であり、第２の入力は、
例えば、破線で示すように、プリチャージ回路１０２内
の他の論理回路から入力する。ＰＭＯＳＦＥＴ９２２の
ドレイン側であるプリチャージノード９２６は、インバ
ータ９２５に接続されており、インバータ９２５の出力
端子から出力データ９０５が出力する構成となってい
る。

【００５５】プリチャージ回路９６０の動作について説
明すると、クロック信号ＣＫ１０がローレベルの時、Ｐ
ＭＯＳＦＥＴ９２２がオンし、ＮＭＯＳＦＥＴ９２３は
オフしている。従って、プリチャージノード９２６をプ
リチャージする。また、クロック信号ＣＫ１０がハイレ
ベルになると、ＰＭＯＳＦＥＴ９２２がオフし、ＮＭＯ
ＳＦＥＴ９２３がオンするため、ＮＯＲ回路９３０の論
理動作に従って、プリチャージノード９２６の電位をそ
のまま保持するか，接地電位にデイスチャージするかが
決定される。即ち、ＮＯＲ回路９３０の入力９０３，９
０４が共に、ローレベルの時、ＮＭＯＳＦＥＴ９３１及
びＮＭＯＳＦＥＴ９３２が共に、オフし、プリチャージ
ノード９２６の電位は保持され、ハイレベルとなる。

【００５６】ＮＭＯＳＦＥＴ９３１及びＮＭＯＳＦＥＴ
９３２の少なくとも一方がハイレベルになると、プリチ
ャージノード９２６の電位は接地電位になるようにデイ
スチャージされ、プリチャージノード９２６は、ローレ
ベルとなる。従って、ＮＯＲ回路９３０はＮＯＲ論理で
動作する。なお、プリチャージノード９２６には、イン
バータ回路９２５が接続されているため、プリチャージ
回路９６０は、ＯＲ回路として動作する。

【００５７】本実施の形態によれば、プリチャージ回路
内の論理をＮＭＯＳＦＥＴで構成しているため、一般に
ＰＭＯＳＦＥＴで論理を構成するよりも高速に動作す
る。

【００５８】次に、図４を用いて、プリチャージ回路の
第２の回路例について説明する。図４は、本発明の一実
施の形態による半導体集積回路装置に用いるプリチャー
ジ回路の第２の回路図である。

【００５９】図１に示したプリチャージ回路１０２及び
プリチャージ回路１０３は、入力に対して同一の出力を
出力するという点で同一の機能を有するものである。従
って、ここでは、プリチャージ回路１０２，１０３は、
同一の回路構成を有するものとして説明する。

【００６０】プリチャージ回路１０２’（１０３’）
は、複数個のプリチャージ回路１０５０，…，１０６０
から構成されている。プリチャージ回路１０５０，…，
１０６０は、それぞれ同一のクロック信号ＣＫ１０（Ｃ
Ｋ２０）によって、プリチャージ期間と動作期間を繰り
返すように制御される。

【００６１】プリチャージ回路１０５０は、２入力のＮ
ＡＮＤ回路を有するプリチャージ回路であり、プリチャ
ージ回路１０６０は、２入力のＮＯＲ回路を有するプリ
チャージ回路である。プリチャージ回路１０５０とプリ
チャージ回路１０６０の間には、１マシンサイクルの長
さにもよるが、例えば、１０段程度の他の論理動作を行
うプリチャージ回路が接続されている。

【００６２】プリチャージ回路１０５０において、プリ
チャージ制御用のＰＭＯＳＦＥＴ１０２２のソースは、
電源電位９２１に接続されている。ＰＭＯＳＦＥＴ１０
２２のドレインは、ＰＭＯＳＦＥＴ１０１１及びＰＭＯ
ＳＦＥＴ１０１２のソースに接続されている。ＰＭＯＳ
ＦＥＴ１０１１及びＰＭＯＳＦＥＴ１０１２のドレイン
は、デイスチャージ制御用のＮＭＯＳＦＥＴ１０２３の
ドレインに接続されている。ＮＭＯＳＦＥＴ１０２３の
ソースは、接地電位９２４に接続されている。並列接続
されたＰＭＯＳＦＥＴ１０１１及びＰＭＯＳＦＥＴ１０
１２により、ＮＡＮＤ回路１０１０を構成しており、Ｐ
ＭＯＳＦＥＴ１０１１のゲート１００１に第１の入力デ
ータが入力し、ＰＭＯＳＦＥＴ１０１２のゲート１００
２に第２の入力データが入力する。ＮＭＯＳＦＥＴ１０
２３のドレインス側であるプリチャージノード１０２６
は、インバータ９２５に接続されており、インバータ９
２５の出力端子から出力データが出力する構成となって
いる。

【００６３】プリチャージ回路１０５０の動作について
説明すると、クロック信号ＣＫ１０がハイレベルの時、
ＰＭＯＳＦＥＴ１０２２がオフし、ＮＭＯＳＦＥＴ１０
２３はオンしている。従って、プリチャージノード１０
２６を接地電位にプリデイスチャージする。また、クロ
ック信号ＣＫ１０がローレベルになると、ＰＭＯＳＦＥ
Ｔ１０２２がオンし、ＮＭＯＳＦＥＴ１０２３がオフす
るため、ＮＡＮＤ回路１０１０の論理動作に従って、プ
リチャージノード１０２６の電位をそのまま保持する
か，電源電位にプルアップするかが決定される。

【００６４】即ち、ＮＡＮＤ回路１０１０の入力１００
１，１００２が共に、ハイレベルの時、ＰＭＯＳＦＥＴ
１０１１及びＰＭＯＳＦＥＴ１０１２が共に、オフし、
プリチャージノード１０２６の電位が保持され、ローレ
ベルとなる。ＮＡＮＤ回路１０１０の入力１００１，１
００２の少なくとも一方がローレベルの時は、プリチャ
ージノード１０２６の電位が電源電位にプルアップさ
れ、プリチャージノード１０２６は、ハイレベルとな
る。従って、ＮＡＮＤ回路１０１０はＮＡＮＤ論理で動
作する。なお、プリチャージノード１０２６には、イン
バータ回路９２５が接続されているため、プリチャージ
回路１０５０は、ＡＮＤ回路として動作する。

【００６５】プリチャージ回路１０６０において、プリ
チャージ制御用のＰＭＯＳＦＥＴ１０２２のソースは、
電源電位９２１に接続されている。ＰＭＯＳＦＥＴ１０
２２のドレインは、ＰＭＯＳＦＥＴ１０３１のソースに
接続されている。ＰＭＯＳＦＥＴ１０３１のドレイン
は、ＰＭＯＳＦＥＴ１０３２のソースに接続されてい
る。ＰＭＯＳＦＥＴ１０３２のドレインは、デイスチャ
ージ制御用のＮＭＯＳＦＥＴ１０２３のドレインに接続
されている。ＮＭＯＳＦＥＴ１０２３のソースは、接地
電位９２４に接続されている。直列接続されたＰＭＯＳ
ＦＥＴ１０３１及びＰＭＯＳＦＥＴ１０３２により、Ｎ
ＯＲ回路１０３０を構成しており、ＰＭＯＳＦＥＴ１０
３１のゲート１００３に第１の入力データが入力し、Ｐ
ＭＯＳＦＥＴ１０３２のゲート１００４に第２の入力デ
ータが入力する。第１の入力は、例えば、前段の論理回
路の出力であり、第２の入力は、例えば、破線で示すよ
うに、プリチャージ回路１０２内の他の論理回路から入
力する。ＮＭＯＳＦＥＴ１０２３のドレイン側であるプ
リチャージノード１０２６は、インバータ９２５に接続
されており、インバータ９２５の出力端子から出力デー
タ１００５が出力する構成となっている。

【００６６】プリチャージ回路１０６０の動作について
説明すると、クロック信号ＣＫ１０がハイレベルの時、
ＰＭＯＳＦＥＴ１０２２がオフし、ＮＭＯＳＦＥＴ１０
２３はオンしている。従って、プリチャージノード１０
２６を接地電位にプリデイスチャージする。また、クロ
ック信号ＣＫ１０がローレベルになると、ＰＭＯＳＦＥ
Ｔ１０２２がオンし、ＮＭＯＳＦＥＴ１０２３がオフす
るため、ＮＯＲ回路１０３０の論理動作に従って、プリ
チャージノード１０２６の電位をそのまま保持するか，
電源電位にプルアップするかが決定される。即ち、ＮＯ
Ｒ回路１０３０の入力１００３，１００４が共に、ロー
レベルの時、ＰＭＯＳＦＥＴ１０３１及びＰＭＯＳＦＥ
Ｔ１０３２が共に、オンし、プリチャージノード１０２
６が電源電位にプルアップされ、プリチャージノード１
０２６は、ハイレベルとなる。ＰＭＯＳＦＥＴ１０３１
及びＰＭＯＳＦＥＴ１０３２の少なくとも一方が、ハイ
レベルになると、プリチャージノード１０２６の電位は
保持され、ローレベルとなる。従って、ＮＯＲ回路１０
３０はＮＯＲ論理で動作する。なお、プリチャージノー
ド１０２６には、インバータ回路９２５が接続されてい
るため、プリチャージ回路１０６０は、ＯＲ回路として
動作する。

【００６７】本実施の形態によれば、プリチャージ回路
内の論理をＰＭＯＳＦＥＴで構成しているため、図３に
示した構成のプリチャージ回路に比べて、動作速度は遅
いが、インバータ回路はＮＭＯＳＦＥＴの方が動作する
ため、後段に接続されるプリチャージ回路の入力信号を
高速に変化させることができる。従って、この入力信号
が重負荷の場合には、前段のプリチャージ回路の構成の
方が高速に動作する場合がある。

【００６８】次に、本発明の第２の実施の形態につい
て、図５及び図６を用いて説明する。図５は、本発明の
第２の実施の形態による半導体集積回路装置のブロック
図であり、図６は、図５に示した本発明の第２の実施の
形態による半導体集積回路装置のタイミングチャートで
ある。

【００６９】図５において、ラッチ回路１０１は、クロ
ック信号ＣＫ２によって制御され、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御される。

【００７０】ラッチ回路１０１の出力は、プリチャージ
回路２０２及びプリチャージ回路２０３にそれぞれ入力
する。プリチャージ回路は、プリチャージ期間に回路の
内部ノードを一定電位に設定しておき、プリチャージ期
間の次のタイミングの動作期間に回路が動作し、信号が
伝播される回路であり、シフトレジスタのように、信号
の伝播のみを行う回路や、ＮＡＮＤ回路やＮＯＲ回路の
ように論理動作を行う論理回路が用いられる。しかも、
プリチャージ回路の中には、複数段の回路が直列接続さ
れている。

【００７１】プリチャージ回路２０２は、クロック信号
ＣＫ１０によって制御され、クロック信号ＣＫ１０がロ
ーレベルの時、内部ノードをプリチャージするプリチャ
ージ期間となるように制御され、クロック信号ＣＫ１０
がハイレベルになると、ラッチ回路１０１の出力信号に
従って動作する。ここで、クロック信号ＣＫ１０は、ク
ロック信号ＣＫ２の２倍の周期であり、例えば、クロッ
ク信号ＣＫ２の立ち下がりのタイミングで、ローレベル
からハイレベルに、若しくは、ハイレベルからローレベ
ルに変化する。

【００７２】また、プリチャージ回路２０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がローレベルの時、内部ノードをプリチャージするプ
リチャージ期間となるように制御され、クロック信号Ｃ
Ｋ２０がハイレベルになると、ラッチ回路１０１の出力
信号に従って動作する。ここで、クロック信号ＣＫ２０
は、クロック信号ＣＫ２の２倍の周期であり、例えば、
クロック信号ＣＫ２の立ち下がりのタイミングで、ハイ
レベルからローレベルに、若しくは、ローレベルからハ
イレベルに変化する。即ち、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。

【００７３】従って、クロック信号ＣＫ１０がローレベ
ルの時、プリチャージ回路２０２は、プリチャージ期間
であり、そのとき、クロック信号ＣＫ２０はハイレベル
であるため、プリチャージ回路２０３は、動作期間とな
っている。また、逆に、クロック信号ＣＫ１０がハイレ
ベルの時、プリチャージ回路２０２は、動作期間であ
り、そのとき、クロック信号ＣＫ２０はローレベルであ
るため、プリチャージ回路２０３は、プリチャージ期間
となっている。即ち、プリチャージ回路２０２とプリチ
ャージ回路２０３は、相補動作をするように制御されて
いる。

【００７４】しかも、プリチャージ回路２０２とプリチ
ャージ回路２０３は、同一の入力に対して同一の出力を
出力する同一の機能を有する回路で構成されており、こ
の２つの同一の機能を有する回路が交互に動作する点か
らも相補動作するように構成されている。プリチャージ
回路２０２及び２０３の単独回路ではクロック信号ＣＫ
１の２サイクルに１回の割合でしか結果データを出力で
きないが、プリチャージ回路２０２とプリチャージ回路
２０３が、クロック信号ＣＫ１の１サイクル毎に交互に
動作するため、実質上毎サイクル結果データを出力する
ことができる。ここで、プリチャージ回路２０２とプリ
チャージ回路２０３の回路構成自体は異なっていてもよ
く、入力と出力の関係において同一であればよい。

【００７５】プリチャージ回路２０２及びプリチャージ
回路２０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路２０２とプリ
チャージ回路２０３の出力を交互に選択する。選択信号
ＳＥＬとしては、クロック信号ＣＫ１０若しくはクロッ
ク信号ＣＫ２０と同期している信号を用いることがで
き、より具体的には、クロック信号ＣＫ１０若しくはク
ロック信号ＣＫ２０を用いることができる。

【００７６】セレクタ１０４で選択されたプリチャージ
回路２０２若しくはプリチャージ回路２０３の出力信号
は、プリチャージ回路３０１に入力する。プリチャージ
回路３０１は、クロック信号ＣＫ２によって制御され、
クロック信号ＣＫ２がローレベルの時、内部ノードをプ
リチャージするプリチャージ期間となるように制御さ
れ、クロック信号ＣＫ２がハイレベルになると、セレク
タ１０４の出力信号に従って動作する。ここで、クロッ
ク信号ＣＫ２は、プリチャージ回路２０２，２０３を制
御するクロック信号ＣＫ１０，ＣＫ２０の半分の周期で
あり、ラッチ回路１０１を制御するクロック信号と同一
である。

【００７７】プリチャージ回路３０１の出力は、ラッチ
回路１０５に入力する。ラッチ回路１０５は、クロック
信号ＣＫ２によって制御され、クロック信号ＣＫ２がハ
イレベルの時、プリチャージ回路３０１からの信号をス
ルーするスルー期間となるように制御され、クロック信
号ＣＫ２がローレベルの時、プリチャージ回路３０１か
らの信号を保持するホールド期間となるように制御さ
れ、出力ＯＵＴを出力する。

【００７８】なお、プリチャージ回路２０２，２０３に
は、１種類の入力データＩＮが入力するものとして説明
したが、プリチャージ回路２０２，２０３が論理回路で
あり、例えば、２入力に対して論理動作を行わせるため
には、図中に破線で示したように、入力データＩＮ’を
保持するラッチ回路１０１’を備え、このラッチ回路１
０１’をクロック信号ＣＫ２で制御し、ラッチ回路１０
１’に保持された入力データをプリチャージ回路２０
２，２０３に入力すればよい。

【００７９】本実施の形態を図１に示した実施の形態と
比較すると、プリチャージ回路３０１が追加されたもの
ではなく、図１のプリチャージ回路１０２，１０３が動
作する論理動作を前段と後段に分割して行わせるように
したものであり、プリチャージ回路２０２，２０３が前
段の動作を行い、プリチャージ回路３０１が後段の動作
を行うものである。即ち、図１に示したプリチャージ回
路１０２，１０３が、例えば、１０段の論理動作を行う
ものとすると、プリチャージ回路２０２，２０３が前段
の６段若しくは７段の論理動作を行い、プリチャージ回
路３０１が後段の４段若しくは３段の動作を行うもので
ある。特に、プリチャージ回路３０１の論理段数を半分
以下の４段以下として、プリチャージ回路２０２，２０
３が残りの半分以上の論理段数を備えるようにしたもの
である。これは、プリチャージ回路３０１は、プリチャ
ージ回路２０２，２０３の半分の周期のクロック信号Ｃ
Ｋ２で制御されるため、クロック信号ＣＫ２が立ち上が
る前にセレクタ１０４の出力信号が決定することによる
デッドタイムの発生を抑止するためになされたものであ
る。

【００８０】次に、図６に示すタイミングチャートを用
いて、図５に示す装置の動作について説明する。

【００８１】図６（１）は、ラッチ回路１０１及びラッ
チ回路１０５を制御するクロック信号ＣＫ２の波形図で
ある。図６（２）は、プリチャージ回路２０２を制御す
るクロック信号ＣＫ１０の波形図であるとともに、セレ
クタ１０４を制御する選択信号ＳＥＬの波形図でもあ
る。図６（３）は、プリチャージ回路２０３を制御する
クロック信号ＣＫ２０の波形図である。図６（４）は、
ラッチ１０１への入力データＩＮを表している。図６
（５）は、図５中のＡ点のラッチ回路１０１の出力デー
タ及びラッチ回路１０１の動作を表している。図６
（６）は、図５中のＢ点のプリチャージ回路２０２の出
力データ及びプリチャージ回路２０２の動作を表してい
る。図６（７）は、図５中のＣ点のプリチャージ回路２
０３の出力データ及びプリチャージ回路２０３の動作を
表している。図６（８）は、図５中のＤ点のセレクタ１
０４の出力データ及びセレクタ１０４の動作を表してい
る。図６（９）は、図５中のＥ点のプリチャージ回路３
０１の出力データ及びプリチャージ回路３０１の動作を
表している。図６（１０）は、ラッチ回路１０５の出力
データＯＵＴ及びラッチ回路１０５の動作を表してい
る。

【００８２】図６（１）及び図６（２）に示すように、
クロック信号ＣＫ１０は、クロック信号ＣＫ２の２倍の
周期の信号であり、クロック信号ＣＫ２の立ち下がりの
タイミングで、ローレベルからハイレベルに、若しく
は、ハイレベルからローレベルに変化する。また、図６
（３）に示すように、クロック信号ＣＫ２０は、クロッ
ク信号ＣＫ２の２倍の周期であり、例えば、クロック信
号ＣＫ２の立ち下がりのタイミングで、ハイレベルから
ローレベルに、若しくは、ローレベルからハイレベルに
変化する。

【００８３】ここで、クロック信号ＣＫ２の１サイクル
が１マシンサイクルである。

【００８４】図６（４）に示すように、１マシンサイク
ルの入力データＩＮ１，ＩＮ２，ＩＮ３が、ラッチ回路
１０１に順次入力してくるものとする。

【００８５】ラッチ回路１０１は、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御されるので、図６（５）に示すように、
時刻ｔ１から時刻ｔ２が、ホールド期間で、時刻ｔ２か
ら時刻ｔ３までがスルー期間となり、クロック信号ＣＫ
２に同期して、以下、ホールド期間とスルー期間を繰り
返す。また、図６（５）に示すように、ラッチ回路１０
１の出力には、ラッチ回路１０１への入力データＩＮ１
が、ラッチ回路１０１内の時間遅れΔｔ１を伴って、現
れる。このラッチ回路１０１の出力の中で、時刻ｔ１か
ら時刻２の間において、ラッチ回路１０１は、ホールド
期間であるため、入力データＩＮ１を保持している。

【００８６】プリチャージ回路２０２は、クロック信号
ＣＫ１０がローレベルの時、プリチャージ期間となり、
クロック信号ＣＫ１０がハイレベルになると、ラッチ回
路１０１の出力データに従って動作する動作期間となる
ように制御されるので、図６（６）に示すように、時刻
ｔ１から時刻ｔ３までが動作期間で、時刻ｔ３から時刻
ｔ５がプリチャージ期間となり、クロック信号ＣＫ１０
に同期して、以下、動作期間とプリチャージ期間を繰り
返す。クロック信号ＣＫ１０の立ち上がりの時刻ｔ１に
おいて、プリチャージ回路２０２は、動作期間となり、
この時、ラッチ回路１０１に保持されている入力データ
ＩＮ１に基づいて、動作を開始する。プリチャージ回路
２０２の動作に要する時間をＴ２とすると、図６（６）
に示すように、時刻ｔ１からＴ２時間後に、プリチャー
ジ回路２０２の動作結果のデータＰ１−１’がプリチャ
ージ回路２０２の出力に現れる。また、時刻ｔ５からＴ
２時間後に、入力データＩＮ３に対するプリチャージ回
路２０２の動作結果のデータＰ１−３’がプリチャージ
回路２０２の出力に現れる。ここで、動作に要する時間
Ｔ２は、図１に示した動作に要する時間Ｔ１に比べて短
くなっている。これは、プリチャージ回路２０２の中に
おける動作段数を図１におけるプリチャージ回路１０２
の動作段数に比べて小さくしたためである。しかしなが
ら、この時間Ｔ２は、１／２マシンサイクルよりも長く
なるように、プリチャージ回路２０２の動作段数を設定
してある。

【００８７】また、プリチャージ回路２０３は、クロッ
ク信号ＣＫ２０がローレベルの時、プリチャージ期間と
なり、クロック信号ＣＫ２０がハイレベルになると、ラ
ッチ回路１０１の出力データに従って動作する動作期間
となるように制御されるので、図６（７）に示すよう
に、時刻ｔ１から時刻ｔ３までがプリチャージ期間で、
時刻ｔ３から時刻ｔ５が動作期間となり、クロック信号
ＣＫ２０に同期して、以下、動作期間とプリチャージ期
間を繰り返す。クロック信号ＣＫ２０の立ち上がりの時
刻ｔ３において、プリチャージ回路２０３は、動作期間
となり、この時、ラッチ回路１０１に保持されている入
力データＩＮ２に基づいて、動作を開始する。プリチャ
ージ回路２０３の動作に要する時間をＴ２とすると、図
６（７）に示すように、時刻ｔ３からＴ２時間後に、プ
リチャージ回路２０３の動作結果のデータＰ２−２’が
プリチャージ回路２０３の出力に現れる。ここで、動作
に要する時間Ｔ２は、図１に示した動作に要する時間Ｔ
１に比べて短くなっている。これは、プリチャージ回路
２０３の中における動作段数を図１におけるプリチャー
ジ回路１０３の動作段数に比べて小さくしたためであ
る。しかしながら、この時間Ｔ２は、１／２マシンサイ
クルよりも長くなるように、プリチャージ回路２０３の
動作段数を設定してある。

【００８８】セレクタ１０４は、選択信号ＳＥＬによっ
てプリチャージ回路２０２とプリチャージ回路２０３の
出力を交互に選択する。選択信号ＳＥＬとしては、クロ
ック信号ＣＫ１０を用いており、図６（８）に示すよう
に、クロック信号ＣＫ１０のハイレベルのときは、プリ
チャージ回路２０２の出力Ｐ１−１’，Ｐ１−３’を選
択し、クロック信号ＣＫ１０のローレベルのときは、プ
リチャージ回路２０３の出力Ｐ２−２’を選択する。

【００８９】プリチャージ回路３０１は、クロック信号
ＣＫ２がローレベルの時、プリチャージ期間となり、ク
ロック信号ＣＫ２がハイレベルになると、セレクタ１０
４の出力データに従って動作する動作期間となるように
制御されるので、図６（９）に示すように、時刻ｔ２か
ら時刻ｔ３までが動作期間で、時刻ｔ３から時刻ｔ４が
プリチャージ期間となり、クロック信号ＣＫ２に同期し
て、以下、動作期間とプリチャージ期間を繰り返す。ク
ロック信号ＣＫ２の立ち上がりの時刻ｔ２において、プ
リチャージ回路３０１は、動作期間となり、この時、セ
レクタ１０４に選択されたプリチャージ回路２０２の出
力データＰ１−１’に基づいて、動作を開始する。

【００９０】プリチャージ回路３０１の動作に要する時
間をＴ３とすると、図６（９）に示すように、データＰ
１−１’の出力からＴ３時間後に、プリチャージ回路３
０１の動作結果のデータＰ１−１がプリチャージ回路３
０１の出力に現れる。ここで、プリチャージ回路３０１
の動作に要する時間Ｔ３と、プリチャージ回路２０２の
動作に要する時間Ｔ２を加えると、理論的に、図１に示
したプリチャージ回路１０２の動作に要する時間Ｔ１に
等しくなる。また、時間Ｔ３は、１／２マシンサイクル
よりも短くなるように、プリチャージ回路３０１の動作
段数を設定してある。また、プリチャージ回路３０１の
出力データＰ１−１は、図１におけるプリチャージ回路
１０２の出力データＰ１−１と同じものである。

【００９１】ラッチ回路１０５は、クロック信号ＣＫ２
がハイレベルの時、入力データをスルーするスルー期間
となるように制御され、クロック信号ＣＫ２がローレベ
ルの時、入力データを保持するホールド期間となるよう
に制御されるので、図６（１０）に示すように、時刻ｔ
１から時刻ｔ２が、ホールド期間で、時刻ｔ２から時刻
ｔ３までがスルー期間となり、クロック信号ＣＫ２に同
期して、以下、ホールド期間とスルー期間を繰り返す。
また、図６（１０）に示すように、ラッチ回路１０５の
出力には、ラッチ回路１０５への入力データが、ラッチ
回路１０５内の時間遅れΔｔ２を伴って、現れる。この
ラッチ回路１０５の出力の中で、時刻ｔ３から時刻４の
間において、ラッチ回路１０５は、ホールド期間である
ため、入力データであるプリチャージ回路３０１の出力
データＰ１−１を出力データＯＵＴ１として保持してい
る。

【００９２】即ち、図６（１０）に示すように、ラッチ
回路１０５は、１マシンサイクル毎に、ラッチ回路１０
１への入力データＩＮ１，ＩＮ２，ＩＮ３に対するプリ
チャージ回路２０２若しくはプリチャージ回路２０３及
びプリチャージ回路３０１の動作出力を出力データＯＵ
Ｔ１，ＯＵＴ２，ＯＵＴ３として出力することになる。

【００９３】プリチャージ回路２０２，２０３の制御ク
ロック信号ＣＫ１０，ＣＫ２０は、基本クロック信号Ｃ
Ｋ２の２倍の周期の信号を用いながらも、プリチャージ
回路２０２，２０３を相補動作させることにより、単一
のプリチャージ回路を動作させた場合と同じ出力を１マ
シンサイクル毎に得ることができる。しかも、プリチャ
ージ回路２０２，２０３を基本クロック信号ＣＫ２の２
倍の周期の信号を用いて相補動作させることにより、異
相スキューの影響を受けないで動作させることが可能と
なる。なお、同相スキューは発生するが、同相スキュー
は、異相スキューに比べて数分の一以下であり、さほど
影響はないものである。

【００９４】本実施の形態によれば、プリチャージ回路
を用いる半導体集積回路装置において、異相スキューの
影響を受けることがなくり、高速動作可能なプリチャー
ジ回路を、クロック信号間の異相スキューによるデッド
タイムを生じることなく、高速動作可能となる。

【００９５】また、入力側のラッチ回路と出力側のラッ
チ回路の間の回路の前段分は並列配置した相補形の２つ
のプリチャージ回路で構成し、後段部分は、１つのプリ
チャージ回路（動作段数は複数）で構成することによ
り、全ての動作を並列配置した相補形のプリチャージ回
路で構成する第１の実施の形態に比べ、構成するトラン
ジスタ数を削減できる。従って、フルに２組のプリチャ
ージ回路を設けた場合に比べ、回路の動作速度は同等に
維持できながら、回路面積を削減することができる。

【００９６】次に、本発明の第３の実施の形態につい
て、図７を用いて説明する。図７は、本発明の第３の実
施の形態による半導体集積回路装置のブロック図であ
る。

【００９７】図７の例が、図５の例と相違する点は、図
５におけるダイナミック回路であるプリチャージ回路３
０１に変えて、スタテイック回路を用いた点にある。

【００９８】図７において、ラッチ回路１０１は、クロ
ック信号ＣＫ２によって制御され、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御される。

【００９９】ラッチ回路１０１の出力は、プリチャージ
回路２０２及びプリチャージ回路２０３にそれぞれ入力
する。プリチャージ回路は、プリチャージ期間に回路の
内部ノードを一定電位に設定しておき、プリチャージ期
間の次のタイミングの動作期間に回路が動作し、信号が
伝播される回路であり、シフトレジスタのように、信号
の伝播のみを行う回路や、ＮＡＮＤ回路やＮＯＲ回路の
ように論理動作を行う論理回路が用いられる。しかも、
プリチャージ回路の中には、複数段の回路が直列接続さ
れている。

【０１００】プリチャージ回路２０２は、クロック信号
ＣＫ１０によって制御され、クロック信号ＣＫ１０がロ
ーレベルの時、内部ノードをプリチャージするプリチャ
ージ期間となるように制御され、クロック信号ＣＫ１０
がハイレベルになると、ラッチ回路１０１の出力信号に
従って動作する。ここで、クロック信号ＣＫ１０は、ク
ロック信号ＣＫ２の２倍の周期であり、例えば、クロッ
ク信号ＣＫ２の立ち下がりのタイミングで、ローレベル
からハイレベルに、若しくは、ハイレベルからローレベ
ルに変化する。

【０１０１】また、プリチャージ回路２０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がローレベルの時、内部ノードをプリチャージするプ
リチャージ期間となるように制御され、クロック信号Ｃ
Ｋ２０がハイレベルになると、ラッチ回路１０１の出力
信号に従って動作する。ここで、クロック信号ＣＫ２０
は、クロック信号ＣＫ２の２倍の周期であり、例えば、
クロック信号ＣＫ２の立ち下がりのタイミングで、ハイ
レベルからローレベルに、若しくは、ローレベルからハ
イレベルに変化する。即ち、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。

【０１０２】従って、クロック信号ＣＫ１０がローレベ
ルの時、プリチャージ回路２０２は、プリチャージ期間
であり、そのとき、クロック信号ＣＫ２０はハイレベル
であるため、プリチャージ回路２０３は、動作期間とな
っている。また、逆に、クロック信号ＣＫ１０がハイレ
ベルの時、プリチャージ回路２０２は、動作期間であ
り、そのとき、クロック信号ＣＫ２０はローレベルであ
るため、プリチャージ回路２０３は、プリチャージ期間
となっている。即ち、プリチャージ回路２０２とプリチ
ャージ回路２０３は、相補動作をするように制御されて
いる。

【０１０３】しかも、プリチャージ回路２０２とプリチ
ャージ回路２０３は、同一の入力に対して同一の出力を
出力する同一の機能を有する回路で構成されており、こ
の２つの同一の機能を有する回路が交互に動作する点か
らも相補動作するように構成されている。プリチャージ
回路２０２及び２０３の単独回路ではクロック信号ＣＫ
１の２サイクルに１回の割合でしか結果データを出力で
きないが、プリチャージ回路２０２とプリチャージ回路
２０３が、クロック信号ＣＫ１の１サイクル毎に交互に
動作するため、実質上毎サイクル結果データを出力する
ことができる。ここで、プリチャージ回路２０２とプリ
チャージ回路２０３の回路構成自体は異なっていてもよ
く、入力と出力の関係において同一であればよい。

【０１０４】プリチャージ回路２０２及びプリチャージ
回路２０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路２０２とプリ
チャージ回路２０３の出力を交互に選択する。選択信号
ＳＥＬとしては、クロック信号ＣＫ１０若しくはクロッ
ク信号ＣＫ２０と同期している信号を用いることがで
き、より具体的には、クロック信号ＣＫ１０若しくはク
ロック信号ＣＫ２０を用いることができる。

【０１０５】セレクタ１０４で選択されたプリチャージ
回路２０２若しくはプリチャージ回路２０３の出力信号
は、スタテイック回路４０１に入力する。スタテイック
回路４０１は、クロック信号とは独立して動作する。

【０１０６】スタテイック回路４０１の出力は、ラッチ
回路１０５に入力する。ラッチ回路１０５は、クロック
信号ＣＫ２によって制御され、クロック信号ＣＫ２がハ
イレベルの時、スタテイック回路４０１からの信号をス
ルーするスルー期間となるように制御され、クロック信
号ＣＫ２がローレベルの時、スタテイック回路４０１か
らの信号を保持するホールド期間となるように制御さ
れ、出力ＯＵＴを出力する。

【０１０７】なお、プリチャージ回路２０２，２０３に
は、１種類の入力データＩＮが入力するものとして説明
したが、プリチャージ回路２０２，２０３が論理回路で
あり、例えば、２入力に対して論理動作を行わせるため
には、図中に破線で示したように、入力データＩＮ’を
保持するラッチ回路１０１’を備え、このラッチ回路１
０１’をクロック信号ＣＫ２で制御し、ラッチ回路１０
１’に保持された入力データをプリチャージ回路２０
２，２０３に入力すればよい。

【０１０８】本実施の形態を図５に示した実施の形態と
比較すると、図５に示した後段側のプリチャージ回路に
代えて、スタテイック回路を採用することにより、タイ
ミングチャートは、図６における図６（９）のタイミン
グが異なることである。即ち、図６（９）では、プリチ
ャージ回路３０１を用いるため、クロック信号ＣＫ２に
応じて、プリチャージ期間と動作期間を繰り返すことに
なるが、スタテイック回路では、入力信号の変化に応じ
て動作することになる。

【０１０９】また、その動作時間であるが、図６（９）
に示した時間Ｔ３がプリチャージ回路の動作時間であ
り、それに対して、スタテイック回路によって同じ動作
を行わせようとすると、より時間がかかることになる。
従って、同じ長さのマシンサイクルの中では、プリチャ
ージ回路に比べて配置できる動作回路の段数は小さくな
る。

【０１１０】しかしながら、スタテイック回路は、クロ
ック信号による制御が行われないため、プリチャージ回
路２０２，２０３とスタテイック回路４０１の分割の比
重を自由に選択できる。

【０１１１】また、スタテイック回路を採用することに
より、図５に示した実施の形態に比べて、クロック信号
によるタイミングの設計が容易となる。

【０１１２】また、スタテイック回路は、プリチャージ
回路に比べて回路面積を小さくできる場合もある。

【０１１３】相補形のプリチャージ回路とスタテイック
回路の分割割合については、高速動作に重点をおく場合
には、スタテイック回路の比重を小さくし、回路面積を
小さくすることに重点をおく場合には、スタテイック回
路の比重を大きくすればよい。

【０１１４】本実施の形態によれば、プリチャージ回路
を用いる半導体集積回路装置において、異相スキューの
影響を受けることがなくり、高速動作可能なプリチャー
ジ回路を、クロック信号間の異相スキューによるデッド
タイムを生じることなく、高速動作可能となる。

【０１１５】また、スタテイック回路は、クロック信号
による制御が行われないため、設計の自由度が大きくな
る。

【０１１６】また、相補形プリチャージ回路とスタテイ
ック回路の分割比を任意に選択することによって、高速
重視の回路設計も行え、また、小面積重視の回路設計を
も行える。

【０１１７】次に、本発明の第４の実施の形態につい
て、図８及び図９を用いて説明する。図８は、本発明の
第４の実施の形態による半導体集積回路装置のブロック
図であり、図９は、図８に示した本発明の第３の実施の
形態による半導体集積回路装置のタイミングチャートで
ある。

【０１１８】図８において、ラッチ回路１０１は、クロ
ック信号ＣＫ２によって制御され、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御される。

【０１１９】ラッチ回路１０１の出力は、プリチャージ
回路５０１に入力する。プリチャージ回路は、プリチャ
ージ期間に回路の内部ノードを一定電位に設定してお
き、プリチャージ期間の次のタイミングの動作期間に回
路が動作し、信号が伝播される回路であり、シフトレジ
スタのように、信号の伝播のみを行う回路や、ＮＡＮＤ
回路やＮＯＲ回路のように論理動作を行う論理回路が用
いられる。しかも、プリチャージ回路の中には、複数段
の回路が直列接続されている。

【０１２０】プリチャージ回路５０１は、クロック信号
ＣＫ１によって制御され、クロック信号ＣＫ１がローレ
ベルの時、内部ノードをプリチャージするプリチャージ
期間となるように制御され、クロック信号ＣＫ１がハイ
レベルになると、ラッチ回路１０１の出力信号に従って
動作する。ここで、クロック信号ＣＫ１は、クロック信
号ＣＫ２と同一の周期で、しかも、逆相の反転信号であ
る。

【０１２１】プリチャージ回路５０１の出力は、ラッチ
回路５０２に入力する。ラッチ回路５０２は、クロック
信号ＣＫ１によって制御され、クロック信号ＣＫ１がハ
イレベルの時、プリチャージ回路５０１の出力データを
スルーするスルー期間となるように制御され、クロック
信号ＣＫ１がローレベルの時、出力データを保持するホ
ールド期間となるように制御される。

【０１２２】ラッチ回路５０２の出力は、プリチャージ
回路３０２及びプリチャージ回路３０３にそれぞれ入力
する。リチャージ回路の中には、複数段の回路が直列接
続されている。

【０１２３】プリチャージ回路３０２は、クロック信号
ＣＫ１０によって制御され、クロック信号ＣＫ１０がロ
ーレベルの時、内部ノードをプリチャージするプリチャ
ージ期間となるように制御され、クロック信号ＣＫ１０
がハイレベルになると、ラッチ回路５０２の出力信号に
従って動作する。ここで、クロック信号ＣＫ１０は、ク
ロック信号ＣＫ２の２倍の周期であり、例えば、クロッ
ク信号ＣＫ２の立ち下がりのタイミングで、ローレベル
からハイレベルに、若しくは、ハイレベルからローレベ
ルに変化する。

【０１２４】また、プリチャージ回路３０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がローレベルの時、内部ノードをプリチャージするプ
リチャージ期間となるように制御され、クロック信号Ｃ
Ｋ２０がハイレベルになると、ラッチ回路５０２の出力
信号に従って動作する。ここで、クロック信号ＣＫ２０
は、クロック信号ＣＫ２の２倍の周期であり、例えば、
クロック信号ＣＫ２の立ち下がりのタイミングで、ハイ
レベルからローレベルに、若しくは、ローレベルからハ
イレベルに変化する。即ち、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。

【０１２５】従って、クロック信号ＣＫ１０がローレベ
ルの時、プリチャージ回路３０２は、プリチャージ期間
であり、そのとき、クロック信号ＣＫ２０はハイレベル
であるため、プリチャージ回路３０３は、動作期間とな
っている。また、逆に、クロック信号ＣＫ１０がハイレ
ベルの時、プリチャージ回路３０２は、動作期間であ
り、そのとき、クロック信号ＣＫ２０はローレベルであ
るため、プリチャージ回路３０３は、プリチャージ期間
となっている。即ち、プリチャージ回路３０２とプリチ
ャージ回路３０３は、相補動作をするように制御されて
いる。

【０１２６】しかも、プリチャージ回路３０２とプリチ
ャージ回路３０３は、同一の入力に対して同一の出力を
出力する同一の機能を有する回路で構成されており、こ
の２つの同一の機能を有する回路が交互に動作する点か
らも相補動作するように構成されている。プリチャージ
回路３０２及び３０３の単独回路ではクロック信号ＣＫ
１の２サイクルに１回の割合でしか結果データを出力で
きないが、プリチャージ回路３０２とプリチャージ回路
３０３が、クロック信号ＣＫ１の１サイクル毎に交互に
動作するため、実質上毎サイクル結果データを出力する
ことができる。ここで、プリチャージ回路３０２とプリ
チャージ回路３０３の回路構成自体は異なっていてもよ
く、入力と出力の関係において同一であればよい。

【０１２７】プリチャージ回路３０２及びプリチャージ
回路３０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路３０２とプリ
チャージ回路３０３の出力を交互に選択する。選択信号
ＳＥＬとしては、クロック信号ＣＫ１０若しくはクロッ
ク信号ＣＫ２０と同期している信号を用いることがで
き、より具体的には、クロック信号ＣＫ１０若しくはク
ロック信号ＣＫ２０を用いることができる。

【０１２８】セレクタ１０４で選択されたプリチャージ
回路３０２若しくはプリチャージ回路３０３の出力信号
は、ラッチ回路１０５に入力する。ラッチ回路１０５
は、クロック信号ＣＫ２によって制御され、クロック信
号ＣＫ２がハイレベルの時、プリチャージ回路３０１か
らの信号をスルーするスルー期間となるように制御さ
れ、クロック信号ＣＫ２がローレベルの時、プリチャー
ジ回路３０１からの信号を保持するホールド期間となる
ように制御され、出力ＯＵＴを出力する。

【０１２９】なお、プリチャージ回路５０１には、１種
類の入力データＩＮが入力するものとして説明したが、
プリチャージ回路５０１が論理回路であり、例えば、２
入力に対して論理動作を行わせるためには、図中に破線
で示したように、入力データＩＮ’を保持するラッチ回
路１０１’を備え、このラッチ回路１０１’をクロック
信号ＣＫ２で制御し、ラッチ回路１０１’に保持された
入力データをプリチャージ回路５０１に入力すればよ
い。

【０１３０】本実施の形態を図５に示した実施の形態と
比較すると、１マシンサイクルの中の前段側に１個のプ
リチャージ回路を配置し、後段側に２個の相補形のプリ
チャージ回路を配置するようにしたものである。全体で
１０段の論理動作を行うものとすると、プリチャージ回
路５０１が前段の３段若しくは４段の論理動作を行い、
プリチャージ回路３０２，３０３が後段の７段若しくは
６段の動作を行うものである。特に、プリチャージ回路
５０１の論理段数を半分以下の４段以下として、プリチ
ャージ回路３０２，３０３が残りの半分以上の論理段数
を備えるようにしたものである。これは、プリチャージ
回路５０１は、プリチャージ回路３０２，３０３の半分
の周期のクロック信号ＣＫ１で制御されるため、クロッ
ク信号ＣＫ１が立ち下がる前にラッチ回路５０２の出力
信号を決定させなければならないためである。従って、
プリチャージ回路５０１の遅延時間とラッチ回路５０２
のセットアップ時間の合計が、クロック信号ＣＫ１のハ
イレベルの期間以内に収まるように設計される。

【０１３１】次に、図９に示すタイミングチャートを用
いて、図８に示す装置の動作について説明する。

【０１３２】図９（１）は、プリチャージ回路５０１及
びラッチ回路５０２を制御するクロック信号ＣＫ１の波
形図である。図９（２）は、ラッチ回路１０１及びラッ
チ回路１０５を制御するクロック信号ＣＫ２の波形図で
ある。図９（３）は、プリチャージ回路３０２を制御す
るクロック信号ＣＫ１０の波形図であるとともに、セレ
クタ１０４を制御する選択信号ＳＥＬの波形図でもあ
る。図９（４）は、プリチャージ回路３０３を制御する
クロック信号ＣＫ２０の波形図である。図９（５）は、
ラッチ１０１への入力データＩＮを表している。

【０１３３】図９（６）は、図８中のＡ点のラッチ回路
１０１の出力データ及びラッチ回路１０１の動作を表し
ている。図９（７）は、図８中のＡＢ点のプリチャージ
回路５０１の出力データ及びプリチャージ回路５０１の
動作を表している。図９（８）は、図８中のＡＣ点のラ
ッチ回路５０２の出力データ及びラッチ回路５０２の動
作を表している。図９（９）は、図８中のＢ点のプリチ
ャージ回路３０２の出力データ及びプリチャージ回路３
０２の動作を表している。図９（１０）は、図８中のＣ
点のプリチャージ回路３０３の出力データ及びプリチャ
ージ回路３０３の動作を表している。図９（１１）は、
図８中のＤ点のセレクタ１０４の出力データ及びセレク
タ１０４の動作を表している。図９（１２）は、ラッチ
回路１０５の出力データＯＵＴ及びラッチ回路１０５の
動作を表している。

【０１３４】図９（１）及び図９（２）に示すように、
クロック信号ＣＫ１，ＣＫ２は、同一周期で、位相が反
転した信号である。図９（３）に示すように、クロック
信号ＣＫ１０は、クロック信号ＣＫ２の２倍の周期の信
号であり、クロック信号ＣＫ２の立ち下がりのタイミン
グで、ローレベルからハイレベルに、若しくは、ハイレ
ベルからローレベルに変化する。また、図９（４）に示
すように、クロック信号ＣＫ２０は、クロック信号ＣＫ
２の２倍の周期であり、例えば、クロック信号ＣＫ２の
立ち下がりのタイミングで、ハイレベルからローレベル
に、若しくは、ローレベルからハイレベルに変化する。

【０１３５】ここで、クロック信号ＣＫ２の１サイクル
が１マシンサイクルである。

【０１３６】図９（５）に示すように、１マシンサイク
ルの入力データＩＮ１，ＩＮ２，ＩＮ３が、ラッチ回路
１０１に順次入力してくるものとする。

【０１３７】ラッチ回路１０１は、クロック信号ＣＫ２
がハイレベルの時、入力データＩＮをスルーするスルー
期間となるように制御され、クロック信号ＣＫ２がロー
レベルの時、入力データＩＮを保持するホールド期間と
なるように制御されるので、図９（６）に示すように、
時刻ｔ１から時刻ｔ２が、ホールド期間で、時刻ｔ２か
ら時刻ｔ３までがスルー期間となり、クロック信号ＣＫ
２に同期して、以下、ホールド期間とスルー期間を繰り
返す。また、図９（６）に示すように、ラッチ回路１０
１の出力には、ラッチ回路１０１への入力データＩＮ１
が、ラッチ回路１０１内の時間遅れΔｔ１を伴って現れ
る。このラッチ回路１０１の出力の中で、時刻ｔ１から
時刻２の間において、ラッチ回路１０１は、ホールド期
間であるため、入力データＩＮ１を保持している。

【０１３８】プリチャージ回路５０１は、クロック信号
ＣＫ１がローレベルの時、プリチャージ期間となり、ク
ロック信号ＣＫ１がハイレベルになると、ラッチ回路１
０１の出力データに従って動作する動作期間となるよう
に制御されるので、図９（７）に示すように、時刻ｔ１
から時刻ｔ２までが動作期間で、時刻ｔ２から時刻ｔ３
がプリチャージ期間となり、クロック信号ＣＫ１に同期
して、以下、動作期間とプリチャージ期間を繰り返す。
クロック信号ＣＫ１の立ち上がりの時刻ｔ１において、
プリチャージ回路５０１は、動作期間となり、この時、
ラッチ回路１０１の出力データＩＮ１に基づいて、動作
を開始する。プリチャージ回路５０１の動作に要する時
間をＴ４とすると、図９（７）に示すように、データＩ
Ｎ１の出力からＴ４時間後に、プリチャージ回路５０１
の動作結果のデータＰ−１がプリチャージ回路５０１の
出力に現れる。

【０１３９】ラッチ回路５０２は、クロック信号ＣＫ１
がハイレベルの時、入力データをスルーするスルー期間
となるように制御され、クロック信号ＣＫ１がローレベ
ルの時、入力データを保持するホールド期間となるよう
に制御されるので、図９（８）に示すように、時刻ｔ２
から時刻ｔ３が、ホールド期間で、時刻ｔ３から時刻ｔ
４までがスルー期間となり、クロック信号ＣＫ１に同期
して、以下、ホールド期間とスルー期間を繰り返す。こ
のラッチ回路５０２の出力の中で、時刻ｔ２から時刻ｔ
３の間において、ラッチ回路５０２は、ホールド期間で
あるため、入力データであるプリチャージ回路５０１の
出力データＰ−１を保持している。

【０１４０】プリチャージ回路３０２は、クロック信号
ＣＫ１０がローレベルの時、プリチャージ期間となり、
クロック信号ＣＫ１０がハイレベルになると、ラッチ回
路５０２の出力データに従って動作する動作期間となる
ように制御されるので、図９（９）に示すように、時刻
ｔ１から時刻ｔ３までが動作期間で、時刻ｔ３から時刻
ｔ５がプリチャージ期間となり、クロック信号ＣＫ１０
に同期して、以下、動作期間とプリチャージ期間を繰り
返す。クロック信号ＣＫ１０の立ち上がりの時刻ｔ１に
おいて、プリチャージ回路３０２は、動作期間となり、
この時、ラッチ回路５０２に保持されている出力データ
Ｐ−１に基づいて、動作を開始する。プリチャージ回路
３０２の動作に要する時間をＴ５とすると、図９（９）
に示すように、Ｔ５時間後に、プリチャージ回路３０２
の動作結果のデータＰ１−１がプリチャージ回路３０２
の出力に現れる。また、入力データＩＮ３に対するプリ
チャージ回路３０２の動作結果のデータＰ１−３がプリ
チャージ回路３０２の出力に現れる。ここで、動作に要
する時間Ｔ５は、図１に示した動作に要する時間Ｔ１に
比べて短くなっている。これは、プリチャージ回路３０
２の中における動作段数を図１におけるプリチャージ回
路１０２の動作段数に比べて小さくしたためである。し
かしながら、この時間Ｔ２は、１／２マシンサイクルよ
りも長くなるように、プリチャージ回路３０２の動作段
数を設定してある。

【０１４１】また、プリチャージ回路３０３は、クロッ
ク信号ＣＫ２０がローレベルの時、プリチャージ期間と
なり、クロック信号ＣＫ２０がハイレベルになると、ラ
ッチ回路５０２の出力データに従って動作する動作期間
となるように制御されるので、図９（１０）に示すよう
に、時刻ｔ１から時刻ｔ３までがプリチャージ期間で、
時刻ｔ３から時刻ｔ５が動作期間となり、クロック信号
ＣＫ２０に同期して、以下、動作期間とプリチャージ期
間を繰り返す。クロック信号ＣＫ２０の立ち上がりの時
刻ｔ３において、プリチャージ回路３０３は、動作期間
となり、この時、ラッチ回路５０２に保持されている出
力データＰ−２に基づいて、動作を開始する。従って、
図９（１０）に示すように、プリチャージ回路３０３の
動作結果のデータＰ２−２がプリチャージ回路３０３の
出力に現れる。ここで、プリチャージ回路３０３の中に
おける動作段数を図１におけるプリチャージ回路１０３
の動作段数に比べて小さくしてあり、その動作時間は、
１／２マシンサイクルよりも長くなるように、プリチャ
ージ回路３０３の動作段数を設定してある。

【０１４２】セレクタ１０４は、選択信号ＳＥＬによっ
てプリチャージ回路３０２とプリチャージ回路３０３の
出力を交互に選択する。選択信号ＳＥＬとしては、クロ
ック信号ＣＫ１０を用いており、図９（１１）に示すよ
うに、クロック信号ＣＫ１０のハイレベルのときは、プ
リチャージ回路３０２の出力Ｐ１−１，Ｐ１−３を選択
し、クロック信号ＣＫ１０のローレベルのときは、プリ
チャージ回路３０３の出力Ｐ２−２を選択する。

【０１４３】ラッチ回路１０５は、クロック信号ＣＫ２
がハイレベルの時、入力データをスルーするスルー期間
となるように制御され、クロック信号ＣＫ２がローレベ
ルの時、入力データを保持するホールド期間となるよう
に制御されるので、図９（１２）に示すように、時刻ｔ
１から時刻ｔ２が、ホールド期間で、時刻ｔ２から時刻
ｔ３までがスルー期間となり、クロック信号ＣＫ２に同
期して、以下、ホールド期間とスルー期間を繰り返す。
また、図９（１２）に示すように、ラッチ回路１０５の
出力には、ラッチ回路１０５への入力データが、ラッチ
回路１０５内の時間遅れΔｔ２を伴って、現れる。この
ラッチ回路１０５の出力の中で、時刻ｔ３から時刻４の
間において、ラッチ回路１０５は、ホールド期間である
ため、入力データであるプリチャージ回路３０２の出力
データＰ１−１を出力データＯＵＴ１として保持してい
る。

【０１４４】即ち、図９（１２）に示すように、ラッチ
回路１０５は、１マシンサイクル毎に、ラッチ回路１０
１への入力データＩＮ１，ＩＮ２，ＩＮ３に対するプリ
チャージ回路５０１及びプリチャージ回路３０２若しく
はプリチャージ回路３０３の動作出力を出力データＯＵ
Ｔ１，ＯＵＴ２，ＯＵＴ３として出力することになる。

【０１４５】プリチャージ回路３０２，３０３の制御ク
ロック信号ＣＫ１０，ＣＫ２０は、基本クロック信号Ｃ
Ｋ２の２倍の周期の信号を用いながらも、プリチャージ
回路３０２，３０３を相補動作させることにより、単一
のプリチャージ回路を動作させた場合と同じ出力を１マ
シンサイクル毎に得ることができる。しかも、プリチャ
ージ回路３０２，３０３を基本クロック信号ＣＫ２の２
倍の周期の信号を用いて相補動作させることにより、異
相スキューの影響を受けないで動作させることが可能と
なる。なお、同相スキューは発生するが、同相スキュー
は、異相スキューに比べて数分の一以下であり、さほど
影響はないものである。

【０１４６】本実施の形態によれば、プリチャージ回路
を用いる半導体集積回路装置において、異相スキューの
影響を受けることがなくり、高速動作可能なプリチャー
ジ回路を、クロック信号間の異相スキューによるデッド
タイムを生じることなく、高速動作可能となる。

【０１４７】また、入力側のラッチ回路と出力側のラッ
チ回路の間の回路の前段分は１つのプリチャージ回路
（動作段数は複数）で構成し、後段部分は、並列配置し
た相補形の２つのプリチャージ回路で構成することによ
り、全ての動作を並列配置した相補形のプリチャージ回
路で構成する第１の実施の形態に比べ、構成するトラン
ジスタ数を削減できる。従って、フルに２組のプリチャ
ージ回路を設けた場合に比べ、回路の動作速度は同等に
維持できながら、回路面積を削減することができる。

【０１４８】次に、本発明の第５の実施の形態につい
て、図１０を用いて説明する。図１０は、本発明の第５
の実施の形態による半導体集積回路装置のブロック図で
ある。

【０１４９】図１０において、ラッチ回路１０１は、ク
ロック信号ＣＫ２によって制御され、クロック信号ＣＫ
２がハイレベルの時、入力データＩＮをスルーするスル
ー期間となるように制御され、クロック信号ＣＫ２がロ
ーレベルの時、入力データＩＮを保持するホールド期間
となるように制御される。

【０１５０】ラッチ回路１０１の出力は、プリチャージ
回路６０１に入力する。プリチャージ回路は、プリチャ
ージ期間に回路の内部ノードを一定電位に設定してお
き、プリチャージ期間の次のタイミングの動作期間に回
路が動作し、信号が伝播される回路であり、シフトレジ
スタのように、信号の伝播のみを行う回路や、ＮＡＮＤ
回路やＮＯＲ回路のように論理動作を行う論理回路が用
いられる。しかも、プリチャージ回路の中には、複数段
の回路が直列接続されている。

【０１５１】プリチャージ回路６０１は、クロック信号
ＣＫ１によって制御され、クロック信号ＣＫ１がローレ
ベルの時、内部ノードをプリチャージするプリチャージ
期間となるように制御され、クロック信号ＣＫ１がハイ
レベルになると、ラッチ回路１０１の出力信号に従って
動作する。ここで、クロック信号ＣＫ１は、クロック信
号ＣＫ２と同一の周期で、しかも、逆相の反転信号であ
る。

【０１５２】プリチャージ回路６０１の出力は、ラッチ
回路６０２に入力する。ラッチ回路６０２は、クロック
信号ＣＫ１によって制御され、クロック信号ＣＫ１がハ
イレベルの時、プリチャージ回路６０１の出力データを
スルーするスルー期間となるように制御され、クロック
信号ＣＫ１がローレベルの時、出力データを保持するホ
ールド期間となるように制御される。

【０１５３】ラッチ回路６０２の出力は、プリチャージ
回路４０２及びプリチャージ回路４０３にそれぞれ入力
する。プリチャージ回路の中には、複数段の回路が直列
接続されている。

【０１５４】プリチャージ回路４０２は、クロック信号
ＣＫ１０によって制御され、クロック信号ＣＫ１０がロ
ーレベルの時、内部ノードをプリチャージするプリチャ
ージ期間となるように制御され、クロック信号ＣＫ１０
がハイレベルになると、ラッチ回路６０２の出力信号に
従って動作する。ここで、クロック信号ＣＫ１０は、ク
ロック信号ＣＫ２の２倍の周期であり、例えば、クロッ
ク信号ＣＫ２の立ち下がりのタイミングで、ローレベル
からハイレベルに、若しくは、ハイレベルからローレベ
ルに変化する。

【０１５５】また、プリチャージ回路４０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がローレベルの時、内部ノードをプリチャージするプ
リチャージ期間となるように制御され、クロック信号Ｃ
Ｋ２０がハイレベルになると、ラッチ回路６０２の出力
信号に従って動作する。ここで、クロック信号ＣＫ２０
は、クロック信号ＣＫ２の２倍の周期であり、例えば、
クロック信号ＣＫ２の立ち下がりのタイミングで、ハイ
レベルからローレベルに、若しくは、ローレベルからハ
イレベルに変化する。即ち、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。

【０１５６】従って、クロック信号ＣＫ１０がローレベ
ルの時、プリチャージ回路４０２は、プリチャージ期間
であり、そのとき、クロック信号ＣＫ２０はハイレベル
であるため、プリチャージ回路４０３は、動作期間とな
っている。また、逆に、クロック信号ＣＫ１０がハイレ
ベルの時、プリチャージ回路４０２は、動作期間であ
り、そのとき、クロック信号ＣＫ２０はローレベルであ
るため、プリチャージ回路４０３は、プリチャージ期間
となっている。即ち、プリチャージ回路４０２とプリチ
ャージ回路４０３は、相補動作をするように制御されて
いる。

【０１５７】しかも、プリチャージ回路４０２とプリチ
ャージ回路４０３は、同一の入力に対して同一の出力を
出力する同一の機能を有する回路で構成されており、こ
の２つの同一の機能を有する回路が交互に動作する点か
らも相補動作するように構成されている。プリチャージ
回路４０２及び４０３の単独回路ではクロック信号ＣＫ
１の２サイクルに１回の割合でしか結果データを出力で
きないが、プリチャージ回路４０２とプリチャージ回路
４０３が、クロック信号ＣＫ１の１サイクル毎に交互に
動作するため、実質上毎サイクル結果データを出力する
ことができる。ここで、プリチャージ回路４０２とプリ
チャージ回路４０３の回路構成自体は異なっていてもよ
く、入力と出力の関係において同一であればよい。

【０１５８】プリチャージ回路４０２及びプリチャージ
回路４０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路４０２とプリ
チャージ回路４０３の出力を交互に選択する。選択信号
ＳＥＬとしては、クロック信号ＣＫ１０若しくはクロッ
ク信号ＣＫ２０と同期している信号を用いることがで
き、より具体的には、クロック信号ＣＫ１０若しくはク
ロック信号ＣＫ２０を用いることができる。

【０１５９】セレクタ１０４で選択されたプリチャージ
回路４０２若しくはプリチャージ回路４０３の出力信号
は、プリチャージ回路７０１に入力する。プリチャージ
回路７０１は、クロック信号ＣＫ２によって制御され、
クロック信号ＣＫ２がローレベルの時、内部ノードをプ
リチャージするプリチャージ期間となるように制御さ
れ、クロック信号ＣＫ２がハイレベルになると、セレク
タ１０４の出力信号に従って動作する。ここで、クロッ
ク信号ＣＫ２は、プリチャージ回路４０２，４０３を制
御するクロック信号ＣＫ１０，ＣＫ２０の半分の周期で
あり、ラッチ回路１０１を制御するクロック信号と同一
である。

【０１６０】プリチャージ回路７０１の出力データは、
ラッチ回路１０５に入力する。ラッチ回路１０５は、ク
ロック信号ＣＫ２によって制御され、クロック信号ＣＫ
２がハイレベルの時、プリチャージ回路７０１からの信
号をスルーするスルー期間となるように制御され、クロ
ック信号ＣＫ２がローレベルの時、プリチャージ回路７
０１からの信号を保持するホールド期間となるように制
御され、出力ＯＵＴを出力する。

【０１６１】なお、プリチャージ回路６０１には、１種
類の入力データＩＮが入力するものとして説明したが、
プリチャージ回路１０１が論理回路であり、例えば、２
入力に対して論理動作を行わせるためには、図中に破線
で示したように、入力データＩＮ’を保持するラッチ回
路１０１’を備え、このラッチ回路１０１’をクロック
信号ＣＫ２で制御し、ラッチ回路１０１’に保持された
入力データをプリチャージ回路６０１に入力すればよ
い。

【０１６２】本実施の形態は、図５の実施の形態と図８
の実施の形態とを兼ねた構成となっているものであり、
プリチャージ回路６０１の動作時間とラッチ回路６０２
のセットアップ時間の合計が、クロック信号ＣＫ１のハ
イレベルの期間以内に収まるように設計される。

【０１６３】また、プリチャージ回路７０１の動作時間
がクロック信号ＣＫ２のハイレベルの期間内に収まるよ
うに設計される。そして、クロック信号ＣＫ１がハイレ
ベルからローレベルに変化するタイミングと、クロック
信号ＣＫ２がローレベルからハイレベルに変化するタイ
ミングでは、プリチャージ回路４０２，４０３から構成
される相補形のプリチャージ回路をクロック信号ＣＫ
１，ＣＫ２より長い周期のクロック信号ＣＫ１０，ＣＫ
２０により動作させるように設計される。

【０１６４】本実施の形態によれば、プリチャージ回路
を用いる半導体集積回路装置において、異相スキューの
影響を受けることがなくり、高速動作可能なプリチャー
ジ回路を、クロック信号間の異相スキューによるデッド
タイムを生じることなく、高速動作可能となる。

【０１６５】また、全ての動作を並列配置した相補形の
プリチャージ回路で構成する第１の実施の形態に比べ、
構成するトランジスタ数を削減できる。従って、フルに
２組のプリチャージ回路を設けた場合に比べ、回路の動
作速度は同等に維持できながら、回路面積を削減するこ
とができる。

【０１６６】次に、本発明の第６の実施の形態につい
て、図１１を用いて説明する。図１１は、本発明の第６
の実施の形態による半導体集積回路装置のブロック図で
ある。

【０１６７】図１１において、ラッチ回路１０１は、ク
ロック信号ＣＫ２によって制御され、クロック信号ＣＫ
２がハイレベルの時、入力データＩＮをスルーするスル
ー期間となるように制御され、クロック信号ＣＫ２がロ
ーレベルの時、入力データＩＮを保持するホールド期間
となるように制御される。

【０１６８】ラッチ回路１０１の出力は、プリチャージ
回路６０１に入力する。プリチャージ回路は、プリチャ
ージ期間に回路の内部ノードを一定電位に設定してお
き、プリチャージ期間の次のタイミングの動作期間に回
路が動作し、信号が伝播される回路であり、シフトレジ
スタのように、信号の伝播のみを行う回路や、ＮＡＮＤ
回路やＮＯＲ回路のように論理動作を行う論理回路が用
いられる。しかも、プリチャージ回路の中には、複数段
の回路が直列接続されている。

【０１６９】プリチャージ回路６０１は、クロック信号
ＣＫ１によって制御され、クロック信号ＣＫ１がローレ
ベルの時、内部ノードをプリチャージするプリチャージ
期間となるように制御され、クロック信号ＣＫ１がハイ
レベルになると、ラッチ回路１０１の出力信号に従って
動作する。ここで、クロック信号ＣＫ１は、クロック信
号ＣＫ２と同一の周期で、しかも、逆相の反転信号であ
る。

【０１７０】プリチャージ回路６０１の出力は、ラッチ
回路６０２に入力する。ラッチ回路６０２は、クロック
信号ＣＫ１によって制御され、クロック信号ＣＫ１がハ
イレベルの時、プリチャージ回路６０１の出力データを
スルーするスルー期間となるように制御され、クロック
信号ＣＫ１がローレベルの時、出力データを保持するホ
ールド期間となるように制御される。

【０１７１】ラッチ回路６０２の出力は、プリチャージ
回路４０２及びプリチャージ回路４０３にそれぞれ入力
する。プリチャージ回路の中には、複数段の回路が直列
接続されている。

【０１７２】プリチャージ回路４０２は、クロック信号
ＣＫ１０によって制御され、クロック信号ＣＫ１０がロ
ーレベルの時、内部ノードをプリチャージするプリチャ
ージ期間となるように制御され、クロック信号ＣＫ１０
がハイレベルになると、ラッチ回路６０２の出力信号に
従って動作する。ここで、クロック信号ＣＫ１０は、ク
ロック信号ＣＫ２の２倍の周期であり、例えば、クロッ
ク信号ＣＫ２の立ち下がりのタイミングで、ローレベル
からハイレベルに、若しくは、ハイレベルからローレベ
ルに変化する。

【０１７３】また、プリチャージ回路４０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がローレベルの時、内部ノードをプリチャージするプ
リチャージ期間となるように制御され、クロック信号Ｃ
Ｋ２０がハイレベルになると、ラッチ回路６０２の出力
信号に従って動作する。ここで、クロック信号ＣＫ２０
は、クロック信号ＣＫ２の２倍の周期であり、例えば、
クロック信号ＣＫ２の立ち下がりのタイミングで、ハイ
レベルからローレベルに、若しくは、ローレベルからハ
イレベルに変化する。即ち、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。

【０１７４】従って、クロック信号ＣＫ１０がローレベ
ルの時、プリチャージ回路４０２は、プリチャージ期間
であり、そのとき、クロック信号ＣＫ２０はハイレベル
であるため、プリチャージ回路４０３は、動作期間とな
っている。また、逆に、クロック信号ＣＫ１０がハイレ
ベルの時、プリチャージ回路４０２は、動作期間であ
り、そのとき、クロック信号ＣＫ２０はローレベルであ
るため、プリチャージ回路４０３は、プリチャージ期間
となっている。即ち、プリチャージ回路４０２とプリチ
ャージ回路４０３は、相補動作をするように制御されて
いる。しかも、プリチャージ回路４０２とプリチャージ
回路４０３は、同一の入力に対して同一の出力を出力す
る同一の機能を有する回路で構成されており、この２つ
の同一の機能を有する回路が交互に動作する点からも相
補動作するように構成されている。プリチャージ回路４
０２及び４０３の単独回路ではクロック信号ＣＫ１の２
サイクルに１回の割合でしか結果データを出力できない
が、プリチャージ回路４０２とプリチャージ回路４０３
が、クロック信号ＣＫ１の１サイクル毎に交互に動作す
るため、実質上毎サイクル結果データを出力することが
できる。ここで、プリチャージ回路４０２とプリチャー
ジ回路４０３の回路構成自体は異なっていてもよく、入
力と出力の関係において同一であればよい。

【０１７５】プリチャージ回路４０２及びプリチャージ
回路４０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路４０２とプリ
チャージ回路４０３の出力を交互に選択する。選択信号
ＳＥＬとしては、クロック信号ＣＫ１０若しくはクロッ
ク信号ＣＫ２０と同期している信号を用いることがで
き、より具体的には、クロック信号ＣＫ１０若しくはク
ロック信号ＣＫ２０を用いることができる。

【０１７６】セレクタ１０４で選択されたプリチャージ
回路４０２若しくはプリチャージ回路４０３の出力信号
は、スタテイック回路８０１に入力する。スタテイック
回路８０１は、クロック信号とは独立して動作する。

【０１７７】スタテイック回路８０１の出力は、ラッチ
回路１０５に入力する。ラッチ回路１０５は、クロック
信号ＣＫ２によって制御され、クロック信号ＣＫ２がハ
イレベルの時、スタテイック回路４０１からの信号をス
ルーするスルー期間となるように制御され、クロック信
号ＣＫ２がローレベルの時、スタテイック回路４０１か
らの信号を保持するホールド期間となるように制御さ
れ、出力ＯＵＴを出力する。

【０１７８】本実施の形態は、図１０に示した実施の形
態と比較すると、図１０に示した後段側のプリチャージ
回路に代えて、スタテイック回路を採用したものであ
り、同じ長さのマシンサイクルの中では、プリチャージ
回路に比べて配置できる動作回路の段数は小さくなる。

【０１７９】しかしながら、スタテイック回路は、クロ
ック信号による制御が行われないため、スタテイック回
路の他のプリチャージ回路に対する分割の比重を自由に
選択できる。

【０１８０】また、スタテイック回路を採用することに
より、図１０に示した実施の形態に比べて、クロック信
号によるタイミングの設計が容易となる。

【０１８１】また、スタテイック回路は、プリチャージ
回路に比べて回路面積を小さくできる場合もある。

【０１８２】プリチャージ回路とスタテイック回路の分
割割合については、高速動作に重点をおく場合には、ス
タテイック回路の比重を小さくし、回路面積を小さくす
ることに重点をおく場合には、スタテイック回路の比重
を大きくすればよい。

【０１８３】本実施の形態は、図７の実施の形態と図８
の実施の形態とを兼ねた構成となっているものであり、
プリチャージ回路６０１の動作時間とラッチ回路６０２
のセットアップ時間の合計が、クロック信号ＣＫ１のハ
イレベルの期間以内に収まるように設計される。

【０１８４】また、クロック信号ＣＫ１がハイレベルか
らローレベルに変化するタイミングと、クロック信号Ｃ
Ｋ２がローレベルからハイレベルに変化するタイミング
では、プリチャージ回路４０２，４０３から構成される
相補形のプリチャージ回路をクロック信号ＣＫ１，ＣＫ
２より長い周期のクロック信号ＣＫ１０，ＣＫ２０によ
り動作させるように設計される。

【０１８５】本実施の形態によれば、プリチャージ回路
を用いる半導体集積回路装置において、異相スキューの
影響を受けることがなくり、高速動作可能なプリチャー
ジ回路を、クロック信号間の異相スキューによるデッド
タイムを生じることなく、高速動作可能となる。

【０１８６】また、全ての動作を並列配置した相補形の
プリチャージ回路で構成する第１の実施の形態に比べ、
構成するトランジスタ数を削減できる。従って、フルに
２組のプリチャージ回路を設けた場合に比べ、回路の動
作速度は同等に維持できながら、回路面積を削減するこ
とができる。

【０１８７】また、スタテイック回路は、クロック信号
による制御が行われないため、設計の自由度が大きくな
る。

【０１８８】また、相補形プリチャージ回路とスタテイ
ック回路の分割比を任意に選択することによって、高速
重視の回路設計も行え、また、小面積重視の回路設計を
も行える。

【０１８９】次に、図１２を用いて、上述した各実施の
形態について整理して説明する。図１２は、本発明の各
実施の形態の動作時間の割当の概念を説明する図であ
る。

【０１９０】図１２（１）は、クロック信号ＣＫ１を表
している。クロック信号ＣＫ１は、例えば、時刻ｔ１に
ハイレベルに立ち上がり、時刻ｔ２にローレベルに立ち
下がり、時刻ｔ３にハイレベルに立ち上がるクロック信
号である。図１２（２）は、クロック信号ＣＫ２を表し
ており、クロック信号ＣＫ１の反転信号である。

【０１９１】図１２（３）は、図１に示した第１の実施
の形態の動作時間の割当を表している。図において、
「Ｄｕａｌ Ｐｒｅｃｈａｒｅｇｅ」は、図１の相補形
のプリチャージ回路１０２，１０３を示しており、この
動作時間は、Ｔ１である。なお、時刻ｔから時刻ｔ３
が、１マシンサイクルを表しており、動作時間Ｔ１は、
１マシンサイクル内に収まるように設計されている。相
補形のプリチャージ回路１０２，１０３は、クロック信
号ＣＫ２の２倍の周期のクロック信号ＣＫ１０，ＣＫ２
０によって制御されるため、時刻ｔ１からｔ３までの長
さで、プリチャージ期間と動作期間が繰り返されるた
め、Ｔ１の動作時間を確保できる。

【０１９２】また、「セレクタ」は、セレクタ回路１０
４を表しており、その動作時間は、Ｔｓである。「ラッ
チ」は、ラッチ回路１０５を表しており、そのセットア
ップ時間は、ＴLである。

【０１９３】従って、「Ｄｕａｌ Ｐｒｅｃｈａｒｅｇ
ｅ」の動作時間Ｔ１と、「セレクタ」の動作時間Ｔs
と、「ラッチ」のセットアップ時間ＴLの合計が、１マ
シンサイクルの中に収まるように設計される。

【０１９４】ここで、従来のプリチャージ回路を１個使
用する方式では、ラッチ回路をクロック信号ＣＫ１で制
御する時には、プリチャージ回路をクロック信号ＣＫ２
で制御していた。従って、クロック信号ＣＫ２が、例え
ば、図１２（２）の時刻ｔａに破線で示すように、クロ
ック信号ＣＫ１の時刻ｔ２の立ち下がりより早いタイミ
ングで立ち上がる異相スキューが発生したり、時刻ｔｂ
に破線で示すように、クロック信号ＣＫ１の時刻ｔ２の
立ち下がりより遅いタイミングで立ち上がる異相スキュ
ーが発生すると、時刻ｔａからｔｂの間には、プリチャ
ージ回路を動作させないように、回路設計する必要があ
り、この期間がデッドタイムとなっていた。

【０１９５】しかしながら、相補形のプリチャージ回路
を採用し、この制御クロック信号として、クロック信号
ＣＫ２の２倍の周期のクロック信号ＣＫ１０，ＣＫ２０
を採用することにより、異相スキューの問題が発生せず
に、動作時間Ｔ１を確保できるものである。

【０１９６】図１２（４）は、図５に示した第２の実施
の形態の動作時間の割当を表している。図において、
「Ｄｕａｌ Ｐｒｅｃｈａｒｅｇｅ」は、図５の相補形
のプリチャージ回路２０２，２０３を示しており、この
動作時間は、Ｔ２である。

【０１９７】また、「Ｓｉｎｇｌｅ Ｐｒｅｃｈａｒｇ
ｅ」は、プリチャージ回路３０１を表しており、その動
作時間は、Ｔ３である。

【０１９８】「セレクタ」は、セレクタ回路１０４の動
作時間Ｔｓ、「ラッチ」は、ラッチ回路１０５のセット
アップ時間ＴLである。

【０１９９】プリチャージ回路３０１は、クロック信号
ＣＫ２で制御されるため、その動作時間Ｔ３は、１／２
マシンサイクルより短くなるように設計されている。

【０２００】従って、「Ｄｕａｌ Ｐｒｅｃｈａｒｅｇ
ｅ」の動作時間Ｔ２と、「セレクタ」の動作時間Ｔs
と、「Ｓｉｎｇｌｅ Ｐｒｅｃｈａｒｅｇｅ」の動作時
間Ｔ３と、「ラッチ」のセットアップ時間ＴLの合計
が、１マシンサイクルの中に収まるように設計される。

【０２０１】相補形のプリチャージ回路を採用し、この
制御クロック信号として、クロック信号ＣＫ２の２倍の
周期のクロック信号ＣＫ１０，ＣＫ２０を採用すること
により、異相スキューの問題が発生せず、しかも、１／
２マシンサイクルより短い動作時間の１組のプリチャー
ジ回路３０１を採用することにより、回路面積を削減で
きるものである。

【０２０２】図１２（５）は、図７に示した第３の実施
の形態の動作時間の割当を表している。図において、
「Ｄｕａｌ Ｐｒｅｃｈａｒｅｇｅ」は、図７の相補形
のプリチャージ回路２０２，２０３を示しており、この
動作時間は、Ｔ２である。

【０２０３】また、「Ｓｔａｔｉｃ」は、スタテイック
回路４０１を表しており、その動作時間は、Ｔ３であ
る。「セレクタ」は、セレクタ回路１０４の動作時間Ｔ
ｓ、「ラッチ」は、ラッチ回路１０５のセットアップ時
間ＴLである。

【０２０４】従って、「Ｄｕａｌ Ｐｒｅｃｈａｒｅｇ
ｅ」の動作時間Ｔ２と、「セレクタ」の動作時間Ｔs
と、「Ｓｔａｔｉｃ」の動作時間Ｔ３と、「ラッチ」の
セットアップ時間ＴLの合計が、１マシンサイクルの中
に収まるように設計される。

【０２０５】相補形のプリチャージ回路を採用し、この
制御クロック信号として、クロック信号ＣＫ２の２倍の
周期のクロック信号ＣＫ１０，ＣＫ２０を採用すること
により、異相スキューの問題が発生せず、しかも、スタ
テイック回路をを採用することにより、回路面積を削減
できるものである。

【０２０６】図１２（４）と比較すると、スタテイック
回路を使用するため、動作時間がプリチャージ回路に比
べて遅くなり、動作段数は低減せざるをえないが、クロ
ック信号を用いないため、設計の自由度が増加する。

【０２０７】図１２（６）は、図８に示した第４の実施
の形態の動作時間の割当を表している。

【０２０８】図において、「Ｓｉｎｇｌｅ Ｐｒｅｃｈ
ａｒｇｅ」は、プリチャージ回路５０１を表しており、
その動作時間は、Ｔ４である。「Ｄｕａｌ Ｐｒｅｃｈ
ａｒｅｇｅ」は、図８の相補形のプリチャージ回路３０
２，３０３を示しており、この動作時間は、Ｔ５であ
る。「セレクタ」は、セレクタ回路１０４の動作時間Ｔ
ｓ、「ラッチ」は、ラッチ回路５０２，１０５のセット
アップ時間ＴLである。

【０２０９】プリチャージ回路５０１は、クロック信号
ＣＫ１で制御されるため、その動作時間Ｔ４は、１／２
マシンサイクルより短くなるように設計されている。

【０２１０】従って、「Ｓｉｎｇｌｅ Ｐｒｅｃｈａｒ
ｅｇｅ」の動作時間Ｔ４と、「Ｄｕａｌ Ｐｒｅｃｈａ
ｒｅｇｅ」の動作時間Ｔ５と、「セレクタ」の動作時間
Ｔsと、２個の「ラッチ」のセットアップ時間２・ＴLの
合計が、１マシンサイクルの中に収まるように設計され
る。

【０２１１】相補形のプリチャージ回路を採用し、この
制御クロック信号として、クロック信号ＣＫ２の２倍の
周期のクロック信号ＣＫ１０，ＣＫ２０を採用すること
により、異相スキューの問題が発生せず、しかも、１／
２マシンサイクルより短い動作時間の１組のプリチャー
ジ回路５０１を採用することにより、回路面積を削減で
きるものである。

【０２１２】図１２（７）は、図１０に示した第５の実
施の形態の動作時間の割当を表している。

【０２１３】図において、「Ｓｉｎｇｌｅ Ｐｒｅｃｈ
ａｒｇｅ」は、プリチャージ回路６０１、７０１を表し
ており、その動作時間は、Ｔ６，Ｔ８である。「Ｄｕａ
ｌＰｒｅｃｈａｒｅｇｅ」は、図１０の相補形のプリチ
ャージ回路４０２，４０３を示しており、この動作時間
は、Ｔ７である。「セレクタ」は、セレクタ回路１０４
の動作時間Ｔｓ、「ラッチ」は、ラッチ回路６０２，１
０５のセットアップ時間ＴLである。

【０２１４】プリチャージ回路６０１，７０１は、クロ
ック信号ＣＫ１，ＣＫ２で制御されるため、その動作時
間Ｔ６，Ｔ８は、１／２マシンサイクルより短くなるよ
うに設計されている。

【０２１５】従って、「Ｓｉｎｇｌｅ Ｐｒｅｃｈａｒ
ｅｇｅ」の動作時間Ｔ６，Ｔ８と、「Ｄｕａｌ Ｐｒｅ
ｃｈａｒｅｇｅ」の動作時間Ｔ７と、「セレクタ」の動
作時間Ｔsと、２個の「ラッチ」のセットアップ時間２
・ＴLの合計が、１マシンサイクルの中に収まるように
設計される。

【０２１６】相補形のプリチャージ回路を採用し、この
制御クロック信号として、クロック信号ＣＫ２の２倍の
周期のクロック信号ＣＫ１０，ＣＫ２０を採用すること
により、異相スキューの問題が発生せず、しかも、１／
２マシンサイクルより短い動作時間のプリチャージ回路
６０１，７０１を採用することにより、回路面積を削減
できるものである。

【０２１７】図１２（８）は、図１１に示した第６の実
施の形態の動作時間の割当を表している。

【０２１８】図において、「Ｓｉｎｇｌｅ Ｐｒｅｃｈ
ａｒｇｅ」は、プリチャージ回路６０１を表しており、
その動作時間は、Ｔ６である。「Ｄｕａｌ Ｐｒｅｃｈ
ａｒｅｇｅ」は、図１１の相補形のプリチャージ回路４
０２，４０３を示しており、この動作時間は、Ｔ７であ
る。「Ｓｔａｔｉｃ」は、スタテイック回路８０１を表
しており、その動作時間は、Ｔ８である。「セレクタ」
は、セレクタ回路１０４の動作時間Ｔｓ、「ラッチ」
は、ラッチ回路６０２，１０５のセットアップ時間ＴL
である。

【０２１９】プリチャージ回路６０１は、クロック信号
ＣＫ１で制御されるため、その動作時間Ｔ６は、１／２
マシンサイクルより短くなるように設計されている。

【０２２０】従って、「Ｓｉｎｇｌｅ Ｐｒｅｃｈａｒ
ｅｇｅ」の動作時間Ｔ６と、「Ｄｕａｌ Ｐｒｅｃｈａ
ｒｅｇｅ」の動作時間Ｔ７と、「Ｓｔａｔｉｃ」の動作
時間Ｔ８と、「セレクタ」の動作時間Ｔsと、２個の
「ラッチ」のセットアップ時間２・ＴLの合計が、１マ
シンサイクルの中に収まるように設計される。

【０２２１】相補形のプリチャージ回路を採用し、この
制御クロック信号として、クロック信号ＣＫ２の２倍の
周期のクロック信号ＣＫ１０，ＣＫ２０を採用すること
により、異相スキューの問題が発生せず、しかも、１／
２マシンサイクルより短い動作時間のプリチャージ回路
６０１を採用することにより、回路面積を削減できるも
のである。また、スタテイック回路を採用することによ
り、回路設計の自由度が増加する。

【０２２２】図１２（３）乃至図１２（８）に共通する
点としては、相補型のプリチャージ回路である「Ｄｕａ
ｌ Ｐｒｅｃｈａｒｇｅ」を、クロック信号ＣＫ１，Ｃ
Ｋ２に対して異相スキューが発生する領域である時刻ｔ
ａからｔｂにおいて動作するように、１マシンサイクル
の中で配置する点にある。このように、基本クロック信
号の２倍のクロック信号で制御され、基本クロック信号
の異相スキューの影響のない回路を、時刻ｔａからｔｂ
の領域で動作するように配置することで、異相スキュー
の影響を受けなくすることができる。

【０２２３】以上説明した各実施の形態では、２組のプ
リチャージ回路を相補形で用い、その制御クロック信号
として、基本クロック信号ＣＫ２の２倍のものを用いて
いたが、本発明においては、相補形のプリチャージ回路
の制御クロック信号としては、基本クロック信号の整数
倍のもの、例えば、３倍、４倍のものを用いることがで
きる。この時、１組の基本クロック信号で制御されるプ
リチャージ回路と同等の動作を行わせるには、基本クロ
ック信号の３倍の周期のクロック信号を用いるときに
は、３組のプリチャージ回路を並列配置して、互いに、
１２０度づつ位相のずれたクロック信号を用いて、相補
形で動作構成する必要がある。また、４倍の周期のクロ
ック信号を用いるときには、４組のプリチャージ回路を
並列配置して、互いに、相補形で構成する必要がある。

【０２２４】図１３は、本発明をマイクロプロセッサな
どの論理ＬＳＩに適用した場合のブロック図である。

【０２２５】ＬＳＩチップ１１０１の上には、ＲＡＭ１
１１０，第１の演算器１１１１、第２の演算器１１１３
が形成されている。そして、例えば、第１の演算器１１
１１の一部の回路１１１２には、図１に示した本発明の
一実施の形態による回路装置が形成されている。

【０２２６】即ち、ラッチ回路１０１は、クロック信号
ＣＫ２によって制御され、クロック信号ＣＫ２がローレ
ベルの時、入力データＩＮを保持するホールド期間とな
るように制御される。

【０２２７】ラッチ回路１０１の出力は、プリチャージ
回路１０２及びプリチャージ回路１０３にそれぞれ入力
する。プリチャージ回路１０２は、クロック信号ＣＫ１
０によって制御され、クロック信号ＣＫ１０がハイレベ
ルになると、ラッチ回路１０１の出力信号に従って動作
する。

【０２２８】また、プリチャージ回路１０３は、クロッ
ク信号ＣＫ２０によって制御され、クロック信号ＣＫ２
０がハイレベルになると、ラッチ回路１０１の出力信号
に従って動作する。ここで、クロック信号ＣＫ２０は、
クロック信号ＣＫ１０と同一周期で、逆相の反転クロッ
ク信号となっている。従って、プリチャージ回路１０２
とプリチャージ回路１０３は、相補動作をするように制
御されている。

【０２２９】プリチャージ回路１０２及びプリチャージ
回路１０３の出力は、セレクタ１０４に入力する。セレ
クタ１０４は、選択信号ＳＥＬによって制御され、この
選択信号ＳＥＬによってプリチャージ回路１０２とプリ
チャージ回路１０３の出力を交互に選択する。

【０２３０】セレクタ１０４で選択されたプリチャージ
回路１０２若しくはプリチャージ回路１０３の出力信号
は、ラッチ回路１０５に入力する。ラッチ回路１０５
は、クロック信号ＣＫ２によって制御され、クロック信
号ＣＫ２がローレベルの時、プリチャージ回路１０２，
１０３からの信号を保持するホールド期間となるように
制御され、出力ＯＵＴを出力する。

【０２３１】また、ＬＳＩチップ１１０１の上には、Ｒ
ＡＭ１１１０，第１の演算器１１１１、第２の演算器１
１１３の制御用のクロック信号を発生するマスタークロ
ック信号生成器１１０２が形成されている。マスターク
ロック信号生成器１１０２は、例えば、ＰＬＬ（Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）からなり、クロック信
号ＣＫ０，ＣＫ００を出力する。なお、マスタークロッ
ク信号は、ＬＳＩチップ１１０１外から供給することも
ある。クロック信号ＣＫ０はチップ内の全面に供給さ
れ、クロック信号ＣＫ００は、クロック信号ＣＫ０の２
倍の周期で動作する。

【０２３２】ＲＡＭ１１１０の近傍には、サブクロック
信号生成器１１０３が形成されている。サブクロック信
号生成器１１０３は、クロック信号ＣＫ０を受け、上述
した実施の形態で述べたクロック信号ＣＫ１，ＣＫ２の
クロック信号を生成する第１の副クロック信号生成器で
ある。また、第１の演算器１１１１の近傍にも、サブク
ロック信号生成器１１０５が形成されており、クロック
信号ＣＫ０を受け、上述した実施の形態で述べたクロッ
ク信号ＣＫ１，ＣＫ２のクロック信号を生成する。

【０２３３】また、第１の演算器１１１１の近傍には、
サブクロック信号生成器１１０４が形成されている。サ
ブクロック信号生成器１１０４は、クロック信号ＣＫ０
０を受け、上述した実施の形態で述べたクロック信号Ｃ
Ｋ１０，ＣＫ２０のクロック信号を生成する第２の副ク
ロック信号生成器である。

【０２３４】また、別の形態としては、第２の演算器１
１１３の近傍に、サブクロック信号生成器１１０７を形
成し、クロック信号ＣＫ０を受け、上述した実施の形態
で述べたクロック信号ＣＫ１，ＣＫ２のクロック信号を
生成する。また、第２の演算器１１１３の近傍に、第２
のサブクロック信号生成器１１０６を形成し、クロック
信号ＣＫ０を受け、これを１／２分周して、上述した実
施の形態で述べたクロック信号ＣＫ１０’，ＣＫ２０’
のクロック信号を生成する。これは、２倍の周期で動作
するマスタークロック信号ＣＫ００を生成できない場合
に用いられる。

【０２３５】本実施の形態によれば、マイクロプロセッ
サに代表される論理ＬＳＩ等のクリティカルパスに本発
明を適用することで、高速動作可能な論理ＬＳＩを実現
することができる。

【０２３６】本発明はさらに、メモリＬＳＩ等の読み出
し回路などに適用することで、メモリＬＳＩのアクセス
時間を高速化することが可能である。

【０２３７】

【発明の効果】本発明によれば、半導体集積回路装置に
おいて、異相スキューの影響のないプリチャージ回路を
用いることが可能となる。

【０２３８】

【図面の簡単な説明】

【図１】本発明の一実施の形態による半導体集積回路装
置のブロック図である。

【図２】図１に示した本発明の一実施の形態による半導
体集積回路装置のタイミングチャートである。

【図３】本発明の一実施の形態による半導体集積回路装
置に用いるプリチャージ回路の第１の回路図である。

【図４】本発明の一実施の形態による半導体集積回路装
置に用いるプリチャージ回路の第２の回路図である。

【図５】本発明の第２の実施の形態による半導体集積回
路装置のブロック図である。

【図６】図５に示した本発明の第２の実施の形態による
半導体集積回路装置のタイミングチャートである。

【図７】本発明の第３の実施の形態による半導体集積回
路装置のブロック図である。

【図８】本発明の第４の実施の形態による半導体集積回
路装置のブロック図である。

【図９】図８に示した本発明の第４の実施の形態による
半導体集積回路装置のタイミングチャートである。

【図１０】本発明の第５の実施の形態による半導体集積
回路装置のブロック図である。

【図１１】本発明の第６の実施の形態による半導体集積
回路装置のブロック図である。

【図１２】本発明の各実施の形態の動作時間の割当の概
念の説明図である。

【図１３】本発明をマイクロプロセッサ等の論理回路に
適用した場合のブロック図である。

【符号の説明】

ＣＫ１，ＣＫ２…クロック信号 ＣＫ１０，ＣＫ２０…ＣＫ１，ＣＫ２の２倍の周期のク
ロック信号 １０１，１０５，５０２，６０２…ラッチ回路 １０２，１０３，２０２，２０３，３０１，３０２，３
０３，４０２，４０３，５０１，６０１，７０１９５
０，９６０，１０５０，１０６０…プリチャージ回路 １０４…セレクタ回路 ＳＥＬ…セレクト信号 ４０１，８０１…スタティック回路 ９１０，１０１０…ＮＡＮＤ回路 ９１１，９１２，９２３，９３１，９３２，１０２３…
ＮＭＯＳＦＥＴ ９２１…電源電位 ９２２，１０１１，１０１２，１０２２，１０３１，１
０３２…ＰＭＯＳＦＥＴ ９２４…接地電位 ９２５…インバーター回路 ９３０，１０３０…ＮＯＲ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 クロック信号によって制御され、クロッ
   ク信号がローレベル或いはハイレベルの期間に回路内の
   任意のノードがプリチャージされ、クロック信号がハイ
   レベル或いはローレベルの期間にこの回路が動作するプ
   リチャージ回路を有する半導体集積回路装置において、 同一の動作機能を有する第１のプリチャージ回路と第２
   のプリチャージ回路を並列的に備え、 上記第１のプリチャージ回路がプリチャージ期間の時、
   上記第２のプリチャージ回路が動作期間であり、上記第
   １のプリチャージ回路が動作期間の時、上記第２のプリ
   チャージ回路がプリチャージ期間となり、上記第１のプ
   リチャージ回路及び第２のプリチャージ回路が相補動作
   を行うように、上記第１のプリチャージ回路及び第２の
   プリチャージ回路を制御することを特徴とする半導体集
   積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、さらに、 上記第１及び第２のプリチャージ回路の前段に接続され
   たラッチ回路と、 上記第１及び第２のプリチャージ回路の後段に接続さ
   れ、上記第１及び第２のプリチャージ回路の出力を選択
   するセレクタ回路を備え、 このラッチ回路に供給されるクロック信号に対して、上
   記第１及び第２のプリチャージ回路に供給されるクロッ
   ク信号の周期を整数倍にしたことを特徴とする半導体集
   積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、さらに、 上記第１及び第２のプリチャージ回路の後段に、上記第
   １及び第２のプリチャージ回路を制御するクロック信号
   の２倍の周波数のクロック信号で制御される第３のプリ
   チャージ回路を備えたことを特徴とする半導体集積回路
   装置。
4. 【請求項４】 請求項１記載の半導体集積回路装置にお
   いて、さらに、 上記第１及び第２のプリチャージ回路の後段に、スタテ
   イック回路を備えたことを特徴とする半導体集積回路装
   置。
5. 【請求項５】 請求項１若しくは請求項３若しくは請求
   項４のいづれかに記載の半導体集積回路装置において、
   さらに、 上記第１及び第２のプリチャージ回路の前段に、上記第
   １及び第２のプリチャージ回路を制御するクロック信号
   の２倍の周波数のクロック信号で制御される第４のプリ
   チャージ回路を備えたことを特徴とする半導体集積回路
   装置。
6. 【請求項６】 請求項２記載の半導体集積回路装置にお
   いて、 上記第１及び第２のプリチャージ回路の近傍に配置され
   たクロック信号生成器を備え、 このクロック生成器は、上第１及び第２のプリチャージ
   回路に供給されるクロック信号を局所的に生成すること
   を特徴とする半導体集積回路装置。
7. 【請求項７】 請求項２記載の半導体集積回路装置にお
   いて、 上記ラッチ回路に供給されるクロック信号と、上記第１
   及び第２のプリチャージ回路に供給されるクロック信号
   は、ともに半導体集積回路装置内に設けられたクロック
   信号生成器によって生成されることを特徴とする半導体
   集積回路装置。