JP2006314134A - 高速カウントを生成するための方法および回路 - Google Patents
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Abstract
【解決手段】計数回路は、2つの位相シフトクロックによって駆動される一連のレジスタを含む。計数回路中のクロックジェネレータは、各レジスタを駆動するための4つの非対称クロック信号を生成する。レジスタは、入力および出力ステージから形成され、各ステージは、2組のスイッチを備える。各ステージ中の第1の組のスイッチは、非対称クロックに応答して、ステージ出力に供給電圧を与える。第2の組のスイッチは、非対称クロックに応答して、グラウンドをステージ出力に与える。スイッチング回路の応答を速めるために、第2の組のスイッチの切換え中に、分離スイッチが、各対における第1の組のスイッチをステージ出力から減結合し、その結果、第2の組のスイッチによるステージ出力の負荷を除去する。
【選択図】図17
Description
高速計数回路が、メモリデバイスでの動作タイミングを制御するための複数のビットを伴うデジタルカウントを生成する。実施形態の一つでは、計数回路が、第1および第2のクロック信号を受け取る入力クロック端子対を含む。第2のクロック信号は、第1のクロック信号に対して90度位相がずれている。
本発明によるメモリデバイス40(図3)の好適な実施形態を説明する前に、タイミング制御動作の一般理論およびメモリデバイス40によりカウントを使用することを、図2を参照して説明する。図2は、カウンタ50(図4〜17を参照して後述する)およびデコーダの状態を表す図であって、カウンタ50は、クロック信号の初期値0から最大値255に応答して増加する。異なるカウンタ値において、デコーダは各コマンド信号を発信するが、そのいくつかを図2に示す。各カウンタ値に対して、図の左側に挙げているのは、クロック信号の周波数が800MHzのときにデコーダによって発信されるコマンド信号である。各カウンタ値に対して図2の右側に挙げられているのは、クロック信号の周波数が400MHzときに起こるそれらと同じコマンド信号である。
Claims (1)
- クロック信号に応答して、カウントを表す論理状態を有する複数のビットを生成するように応答する計数回路アセンブリであって、
該カウントの第1のビットに対応する第1のレジスタであって、該第1のレジスタは、該クロック信号を受取るように適合されたクロック入力と、該第1のビットを提供する第1のビット出力端子とを有し、該第1のレジスタは、該クロック信号に応答することにより、第1の状態と第2の状態との間で該第1のビットをトグルする、第1のレジスタと、
シーケンス状態にある複数の他のレジスタであって、該複数の他のレジスタの各々は、該カウントのそれぞれのビットに対応し、該複数の他のレジスタの各々は、該対応するビットを提供するビット出力端子と、制御入力端子とを有し、該複数の他のレジスタの各々は、該制御入力端子におけるそれぞれの制御信号に応答することにより、第1の状態と第2の状態との間で該それぞれのビットをトグルする、複数の他のレジスタと、
複数の論理回路であって、該複数の論理回路の各々は、該複数の他のレジスタのそれぞれ1つに対応し、該複数の論理回路の各々は、該複数の他のレジスタの該シーケンスにおける直前のレジスタの該ビット出力端子に結合された第1の論理入力端子と、該複数の他のレジスタのうちの対応する1つのレジスタの該ビット出力端子に結合された第2の論理入力端子と、該第1のビット出力端子に結合された第3の論理入力端子とを有し、該複数の論理回路の各々は、対応するレジスタの該それぞれの制御入力端子に結合された出力端子をさらに含み、該複数の論理回路の各々は、該直前のレジスタ以外の少なくとも1つのレジスタからの該ビットのトグルに応答することにより、該それぞれの制御信号を生成する、複数の論理回路と
を備えた、計数回路アセンブリ。
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080916 |