JP3868505B2 - 高速カウントを生成するための方法および回路 - Google Patents

Description

技術分野
本発明は、集積回路デバイスに関し、より詳細には集積装置内の計数回路に関する。
発明の背景
パケット化された（packetized）ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）、従来のＤＲＡＭ、および他のパケット化されたメモリデバイスなどのメモリデバイスの動作においては、所定のシーケンスで特定の機能が起こらなければならなかった。これらの機能は一般的に、メモリ制御器などのコマンドジェネレータ装置によって発信された各コマンド信号に応答して実行される。コマンド信号のタイミングは、一般的に、クロック信号のエッジに登録されるか、またはクロック信号のエッジ後の所定の時刻に発生するクロック信号によって制御される。メモリデバイスがコマンドを処理し得る速度は、コマンドに応答して機能を実行するのに要する時間量によって制限される。たいていの機能では、機能を実行する最低時間は、メモリデバイスの製造業者によって特定されている。しかしながら、コマンドは一般的にクロック信号に応答して発信されるので、メモリデバイスがその機能の実行に有する時間量は、クロック速度によって制御される。例えば、図１Ａに示すように、メモリ読み出しコマンド１０は、メモリ制御器によって発信され、クロック信号１２とともに時刻ｔ₀に登録される。図１Ａにさらに示すように、読み出し処理の完成には、４クロックサイクルを要する。これは、メモリデバイスからデータが読み出され得る前に、多くの処理がメモリデバイス内で起こらなければならないからである。従って、データビット１４は、時刻ｔ₁までデータバス上に存在しない。従って、読み出しコマンド１０の発信からデータバスにデータビット１４を付与することによりコマンドを完全に処理するまでの経過時間は、Δｔ_aである。経過時間はクロック１２の速度を増加することで低減し得る。しかしながら、クロックの速度に関わらず、メモリデバイスは、その機能を完遂するのに所定の最小時間を要する。その点を超えてクロックの速度を増加させても、それらの機能を実行するのに必要な時間量は低減しない。
クロックが最大速度かその付近にあるとき、メモリデバイスは最適速度で動作するが、より遅いクロック速度に応答するときは、最適速度とは程遠い速度で動作する。図１Ｂを参照して、クロック信号２０は、図１Ａのクロック信号１２の速度または周波数の、半分の速度または周波数しか有さない。ここでも、読み出しコマンド２２は、クロック信号２０とともに時刻ｔ₀に登録され、データビット２４は、４クロックサイクルの後、データバスに付与される。しかしながら、より遅い速度のクロック信号２０のために、データビット２４が、ｔ₂までデータバスに付与されない。より遅いクロック速度の結果、読み出しコマンド２２の発信とコマンドの完全処理との間の経過時間はΔｔ_bであり、これは持続時間Δｔ_aの２倍である。従って、クロック信号とコマンド信号の発信との間の固定した関係を利用することにより、従来のメモリデバイスは、比較的遅いクロック信号を受け取るとき、しばしば最適速度とは程遠い速度で動作する。
図１Ａおよび図１Ｂのタイミング図において、メモリデバイスに付与される多くの他の信号を省略していることは、当業者には理解される。これらの信号は、簡潔さの目的で省略されている。また、コマンド信号１０、２２が、従来のＤＲＡＭでは他の信号との組み合わせで構成され得、パケット化されたメモリシステム内のデータパケットでは制御データであり得ることを、当業者は理解する。いずれの場合も、信号の組み合わせ、または制御データは、通例的には単にコマンドと称される。これらの信号または制御データの厳密な性質は、メモリデバイスの性質に依存し得るが、上述の原理は、非同期的ＤＲＡＭ、同期的ＤＲＡＭ、パケット化されたＤＲＡＭ、および他のパケット化されたメモリデバイスを含む多くのタイプのメモリデバイスに適用可能である。また、クロック信号との固定した関係に応じてコマンド信号を発信することから生じる問題をメモリデバイスに関連づけ説明してきたが、本明細書に記載の原理は、クロック信号に応答するカウンタまたは関連するスイッチング信号を利用している他の集積回路に適用可能である。
発明の要旨
高速計数回路が、メモリデバイスでの動作タイミングを制御するための複数のビットを伴うデジタルカウントを生成する。実施形態の一つでは、計数回路が、第１および第２のクロック信号を受け取る入力クロック端子対を含む。第２のクロック信号は、第１のクロック信号に対して９０度位相がずれている。
クロックコンバータが、２つの入力クロック信号を，計数回路内でタイミングを制御する４つの非対称クロック信号に変換する。非対称クロック信号は、８つのレジスタのバンクを駆動し、各レジスタはカウントの１ビットを供給する。各ビットの状態は、各論理回路によってレジスタに供給されるブロッキング信号の各対により制御される。各レジスタの出力は、各論理回路にフィードバックされ、これによって各ビットがその先行する状態により部分的に制御される。
第１のレジスタは、クロック信号に応答して、第２のレジスタの論理回路に対し、最下位ビットを供給する。この最下位ビットおよび第２のレジスタの出力からフィードバックされたビットに応答し、第１の論理回路は第２のレジスタを起動し、下位から２番目のビットを供給する。第２の論理回路は、下位から２番目のビットを受け取り、第３のレジスタを起動する。第３から第８までのレジスタは、先行するレジスタによって駆動される対応する論理回路からの出力に応答して、下位から３番目のビットから最上位ビットまでを供給する。第１のレジスタは論理回路を有さないので、第１のレジスタは、他の論理回路よりも迅速に応答する。第１のレジスタからの最下位ビットは、他のレジスタの論理回路での遷移条件を確立するために遷移する最後のビットでもある。従って、第１のレジスタからの最下位ビットは、各後続するレジスタの論理回路へバイパス回路で転送され、一連のレジスタの応答を加速する。
各論理回路の入力の一つは、論理回路の他の入力より短い応答時間を有する。従って、カウンタの応答をさらに加速するためには、転送された信号が、最短応答時間を有する論理回路の入力に付与される。
各レジスタは、中間ラッチによりリンクされた入力ステージおよび出力ステージから形成される。入力ステージは、対応する論理回路から、４つの非対称クロック信号およびブロッキング信号の対を受け取る。入力ステージは、供給電圧とスイッチングノードとの間に直列に結合された供給ゲートおよび第１のブロッキングスイッチを含む。また入力ステージは、基準電圧とスイッチングノードとの間に結合された基準ゲートおよび第２のブロッキングスイッチも有する。ゲートの一つを起動する間、他のゲートは、対応するブロッキングスイッチによってスイッチングノードから分離され、ゲートがスイッチングノードをロードすることを防ぐ。スイッチングノードの電圧は、中間ラッチを駆動し、出力ステージへラッチされたクロック出力を提供する。
出力ステージは、供給電圧と出力ノードとの間に直列に結合された第１の多重化トランジスタ対および第１の分離スイッチを含む。さらに出力ステージは、基準電圧と出力ノードとの間に結合された第２の多重化トランジスタ対および第２の分離スイッチを含む。第１および第２の分離スイッチは、中間ラッチの出力を受け取る相補形スイッチである。中間ラッチの出力に応じて、分離スイッチの一つがオンになり、一つがオフになる。オンである分離スイッチは、各多重化トランジスタ対が出力ノード電圧を制御することを可能にする。オフであるスイッチは、各多重化トランジスタからの出力ノードを分離し、各多重化トランジスタの容量が出力ノードをロードすることを防ぐ。
【図面の簡単な説明】
図１Ａおよび図１Ｂは、従来のダイナミックランダムアクセスメモリ内の、クロック信号とコマンド処理との関係を示すタイミング図である。
図２は、カウントによるメモリデバイス内でのシーケンス動作の基本概念を示すチャートである。
図３は、シーケンスで使用されるカウントを生成する計数回路を含む、メモリデバイスのブロック図である。
図４は、８つのレジスタと７つの論理回路との相互接続を示す、図３の計数回路のブロック図である。
図５は、２つの位相のずれたクロック信号を４つの非対称クロック信号に変換するクロック回路の論理図である。
図６は、図４のクロック回路内のクロック信号の信号タイミング図である。
図７は、図４の計数回路のレジスタの一つを示す概略図である。
図８は、ブロッキング信号の両方が低いときの、図７のレジスタの等価回路図である。
図９は、両方のブロッキング信号が高いときの、図７のレジスタの等価回路図である。
図１０Ａは、図４の計数回路の第２のレジスタに対するブロッキング信号を生成する第１の論理回路の概略図である。
図１０Ｂは、図１０Ａの論理回路に対する入力および出力を示す真理値表である。
図１１Ａは、図４の計数回路の第３のレジスタに対するブロッキング信号を生成する第２の論理回路の概略図である。
図１１Ｂは、図１１Ａの論理回路に対する入力および出力を示す真理値表である。
図１２は、図４の計数回路の第４のレジスタに対するブロッキング信号を生成する第３の論理回路の概略図である。
図１３は、図４の計数回路の第５のレジスタに対するブロッキング信号を生成する第４の論理回路の概略図である。
図１４は、図４の計数回路の第６のレジスタに対するブロッキング信号を生成する第５の論理回路の概略図である。
図１５は、図４の計数回路の第７のレジスタに対するブロッキング信号を生成する第６の論理回路の概略図である。
図１６は、図４の計数回路の第８のレジスタに対するブロッキング信号を生成する第７の論理回路の概略図である。
図１７は、回路容量を含む３入力ＮＡＮＤゲートの概略図である。
図１８は、図３のメモリデバイスを援用したコンピュータシステムのブロック図である。
発明の詳細な説明
本発明によるメモリデバイス４０（図３）の好適な実施形態を説明する前に、タイミング制御動作の一般理論およびメモリデバイス４０によりカウントを使用することを、図２を参照して説明する。図２は、カウンタ５０（図４〜１７を参照して後述する）およびデコーダの状態を表す図であって、カウンタ５０は、クロック信号の初期値０から最大値２５５に応答して増加する。異なるカウンタ値において、デコーダは各コマンド信号を発信するが、そのいくつかを図２に示す。各カウンタ値に対して、図の左側に挙げているのは、クロック信号の周波数が８００ＭＨｚのときにデコーダによって発信されるコマンド信号である。各カウンタ値に対して図２の右側に挙げられているのは、クロック信号の周波数が４００ＭＨｚときに起こるそれらと同じコマンド信号である。
図２に示すように、クロック周波数が８００ＭＨｚであるとき、カウンタは０（アスタリスクで示す）から増加し始める。次に、外部行アドレスが、カウント１６付近でラッチされ、行アドレスはカウント４７付近でデコードされ、行はプレチャージ（precharge）されて、カウント８５付近で平衡化され、列アドレスがカウント１２０付近でデコードされ、デコードされた列アドレスに対応するセンス増幅器が、カウント１４３でイネーブルされ、アドレスされた行がカウント１９０付近でイネーブルされ、データ経路が、イネーブルされたセンス増幅器のディジットラインをカウント２２５付近で外部データバス端子に接続する。
図２にさらに示すように、クロック速度が４００ＭＨｚのときも、これらの同じ読み出しコマンドがデコーダによって発信されるが、ただしそれらは実質的に低いカウント値で発信される時は除く。次に、外部行アドレスが、カウント１００付近でラッチされ、行アドレスはカウント１２０付近でデコードされ、行はプレチャージされて、カウント１４４付近で平衡化され、外部から付与された列アドレスがカウント１６５付近でデコードされ、列アドレスに対応するセンス増幅器が、カウント１８０付近でイネーブルされ、アドレスされた行がカウント２１３付近でイネーブルされ、データ経路が、イネーブルされたセンス増幅器のディジットラインからのデータをカウント２２５付近で外部データバス端子に接続する。図２の右側に挙げたコマンド信号は、実質的には低いカウント値で発信されているが、メモリアクセスの開始と実質的に同じ時刻に起こることに留意されたい。クロック周波数が４００ＭＨｚのときに比べて８００ＭＨｚでは、コマンド信号間で、約２倍のクロックパルスが起こり得るが、それにも拘わらず、高いクロック信号速度のため、コマンド信号は同じ時刻に発信される。しかしながら、コマンド信号のタイミングが完全に線形でなくてもよいことは、強調されるべきである。例えば、４００ＭＨｚのクロック信号において、カウンタ値４０で発信され得るコマンド信号が、８００ＭＨｚのクロック信号において、カウンタ値８０で発信されなくてもよい。しかしながら、所与のコマンド信号は、より高いクロック周波数に対しては、より高いカウンタ値で通常は発信される。クロックサイクルの数とコマンド信号の発信との間の固定した関係を排除することにより、コマンドジェネレータは、広範な様々なクロック速度に対して最適な速度でコマンド信号を発信することができる。
コマンドジェネレータ２６を援用したメモリデバイス４０の好適な実施形態のブロック図を図３に示す。図３に示されるコマンドジェネレータ２６のほとんどの動作は、メモリデバイス４０の外部にある回路（図示せず）からの入力クロック信号ＣＫＩＮに応答して、従来のクロック回路２８により生成されるクロック信号ＣＬＫおよび直角位相クロック信号ＣＬＫ９０によって制御される。入力クロック信号ＣＫＩＮは、１００ＭＨｚ、２００ＭＨｚ．．．８００ＭＨｚなど、デバイス４０の動作の、いくつかの指定された周波数であり得る。またＳＥＬＥＣＴ信号が、メモリ制御器によって供給され、入力クロック信号ＣＫＩＮの周波数を指示する。ＳＥＬＥＣＴ信号に応答して、カウンタ制御回路３０は、コマンドジェネレータ２６の動作を然るべく変更する。
いったん周波数が選択されると、カウンタ制御回路３０は、カウンタ５０にイネーブル信号Ｃ−ＥＮ、Ｃ−ＥＮ^*を供給し、カウンタ５０を起動する。また、カウンタ制御回路３０は、カウンタ５０の開始カウントを確立するため、ＬＤＣＮＴ信号に応答して最初のカウンタ値を供給し得る。
図２を参照して上述したように、および図４〜１７を参照して後により詳細に説明するように、カウンタ５０は、８ステージの直角位相カウンタであって、クロック信号、ＣＬＫ、クロックＣＬＫ９０に応答して０〜２２５の間で増加する。しかしながら、本明細書に記載される原理は、より多いまたはより少ないステージを有するカウンタ、および減少カウンタにも適用可能であるが、増加カウンタには適用できない。カウンタ５０に最初のカウンタ値がロードされた後、カウンタ５０は、クロック回路２８からのＣＬＫおよびＣＬＫ９０信号に応答して、クロックジェネレータ６０によって生成される非対称クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答して増加する。カウンタ５０によって出力された８ビットバイナリカウント値は、様々なカウンタ値に対応した複数の配線３９上のコマンド信号を生成するデコーダ３６に付与される。Ｉ／Ｏインターフェイス４１は、一つ以上のデータラッチ４５を介して、一つ以上のメモリアレイ４３に対してデータを転送し、または、一つ以上のメモリアレイからデータを転送することにより、コマンドに応答する。
カウントに応答する各クロックサイクル内の動作のタイミングを制御するために、カウンタ５０は、クロック信号ＣＫＩＮの周波数の最大値に等しい周波数まで増加できなければならない。従来のカウンタの多くは、そのような高い速度の増加または減少に対し不適切である。
そのような高い速度のカウントを処理する増加カウンタ５０の実施形態の一つが、図４に示されている。８ビットカウンタ５０は、４つの非対称クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*の制御下で動作する８つのレジスタ５２および７つの論理回路５４₁〜５４₇から形成される。カウンタ５０の動作を説明する前に、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*の発達を、図５および６を参照して説明する。
４つの非対称クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*は、クロック回路２８からの２つの直角位相クロック信号ＣＫおよびＣＫ９０に応答して、図５に示すクロックジェネレータ６０によって生成される。クロック信号ＣＬＫ０、ＣＬＫ０^*を生成するために、クロック信号ＣＫ、ＣＫ９０は、ＮＡＮＤゲート６４およびインバータ６６から形成されるＡＮＤ回路６２において結合される。図６の第５のグラフに示すように、クロック信号ＣＬＫ０は、クロック信号ＣＫ、ＣＫ９０と同じ周波数を有し、２５％の動作周期を有する。クロック信号ＣＬＫ０の立ち下がりエッジは、クロック信号ＣＫの立ち下がりエッジによって規定され、クロック信号ＣＬＫ０の立ち上がりエッジは、クロック信号ＣＫ９０の立ち上がりエッジによって規定される。
クロック信号ＣＬＫ０^*は、クロック信号ＣＬＫ０からインバータ６８によって生成される。従ってクロック信号ＣＬＫ０^*は、７５％の動作周期を有する。さらに、クロック信号ＣＬＫ０Ｏの立ち下がりエッジは、クロック信号ＣＫ９０の立ち上がりエッジによって規定され、クロック信号ＣＬＫ０^*の立ち上がりエッジは、クロック信号ＣＫの立ち下がりエッジによって規定される。
クロック信号ＣＬＫ１は、ＮＯＲゲート７２およびインバータ７４から形成されるＯＲ回路７０により生成され、これによりクロック信号ＣＬＫ１は７５％の動作周期を有する。クロック信号ＣＬＫ１の立ち上がりエッジは、クロック信号ＣＫの立ち上がりエッジによって規定され、クロック信号ＣＬＫ１の立ち下がりエッジは、クロック信号ＣＫ９０の立ち下がりエッジによって規定される。
クロック信号ＣＬＫ１^*は、クロック信号ＣＬＫ１からインバータ７６によって生成される。従ってクロック信号ＣＬＫ１^*は、２５％の動作周期を有する。さらに、クロック信号ＣＬＫ１^*の立ち上がりエッジは、クロック信号ＣＫ９０の立ち下がりエッジによって規定され、クロック信号ＣＬＫ１の立ち下がりエッジは、クロック信号ＣＫの立ち上がりエッジによって規定される。
図４を再び参照して、カウンタ５０の動作の一般理論を以下に説明する。８つのレジスタ５２のそれぞれは、ブロッキング信号Ａ、Ｂの対および４つの非対称クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答して、８ビットのカウントの１ビットを供給する。ブロッキング信号Ａ、Ｂは、各論理回路５４₁〜５４₇を介して第２から第８のレジスタ５２に供給される。第１のレジスタ５２は、自身の出力Ｃを両方の制御入力８０、８２で受け取る。従来のカウンタでは、先行するレジスタからのビットがすべて「１」のとき、各レジスタは、直前のレジスタの遷移に応答する。選択されたレジスタが遷移し得る前に、先行するレジスタのすべてが連続して遷移する。例えば、下位から３番目のビットの遷移には、まず最下位ビットが遷移し、下位から２番目のビットの遷移を引き起こして、これが同様に、下位から３番目のビットの遷移を引き起こす。当業者は、最下位ビットの遷移が最高値の遷移レジスタに至るまで、レジスタのなかを「リプル」していくことを理解するだろう。各レジスタが遅延を課すので、カウンタ内の下位から３番目のビットは、先行する２つのビットの遅延分だけ遅延している。
従来のカウンタと異なり、カウンタ５０は、先行するビットを各論理回路５４₁〜５４₇に転送する。次に各論理回路５４₁〜５４₇は、先行するビットがすべて「１」のときを判定し、レジスタ５２に対応するビットをイネーブルして、次のクロックサイクル中において遷移し得る。先行するビットは中継するレジスタ５２をすべてバイパスするので、論理回路５４₁〜５４₇は、先行するビットを直ちに受け取る。さらに、最下位ビットのみが直前のクロックサイクル上で変化しているので、第一のレジスタ５０を除くすべてのレジスタ５０は、論理回路５４₁〜５４₇に入力するためのビットを確立するクロックサイクルを一つより多く有する。その結果、直前のクロックサイクル内の最下位ビットの遷移により、レジスタ５０すべての遷移のための条件が確立される。
論理回路５４₁〜５４₇がいかにブロッキング信号Ａ、Ｂを発達させるかを説明する前に、まずレジスタ５２のタイミング、構造、および動作を、図７〜９を参照して説明する。図７に示すように、各レジスタ５２は、入力ステージ８４、中間ラッチ８６、出力ステージ８８、出力ラッチ９０、および出力インバータ９２によって形成されている。一般的に、入力ステージ８４は、ブロッキング信号Ａ、Ｂによって、上位または下に遷移するようイネーブルされ、次に、選択されたクロックエッジに応答してイネーブルされた方向に遷移する。選択されたクロックエッジ上での入力ステージ８４の遷移は、後続するクロックエッジ上での出力ステージ８８の遷移をイネーブルする。
入力ステージ８４は、供給電圧Ｖ_CCとスイッチングノード９６との間に結合された供給レッグ（leg）９４および、スイッチングノード９６とグラウンドとの間に結合された基準レッグ９８から形成される。供給レッグ９４は、並列結合されたＰＭＯＳトランジスタの対１００、１０２において、クロック信号ＣＬＫ０^*、ＣＬＫ１を受け取り、これによって、トランジスタ１００、１０２は、クロック信号ＣＬＫ０^*、ＣＬＫ１のいずれかが低いときに、供給電圧Ｖ_CCを供給ノード１０４に結合する。
ブロッキング信号Ａによって制御されるＰＭＯＳブロッキングトランジスタ１０６は、供給ノード１０４をスイッチングノード９６に結合する。これにより、スイッチングノード９６は、ブロッキング信号Ａが低く、クロック信号ＣＬＫ０^*、ＣＬＫ１のいずれかが低いときに、供給電圧Ｖ_CCを受け取る。
基準レッグ９８は、並列結合されたＮＭＯＳトランジスタの対１０８、１１０において、クロック信号ＣＬＫ０、ＣＬＫ１^*を受け取り、これによって、ＮＭＯＳトランジスタ１０８、１１０は、クロック信号ＣＬＫ０、ＣＬＫ１^*のいずれかが高いときに、基準ノード１１２をグラウンドに結合する。ブロッキング信号Ｂによって制御されるＮＭＯＳブロッキングトランジスタ１１４は、基準ノード１１２をスイッチングノード９６に結合する。これにより、スイッチングノード９６は、ブロッキング信号Ｂが高く、クロック信号ＣＬＫ０、ＣＬＫ１^*のいずれかが高いときに接地される。
Ａ、Ｂの４つの可能な組み合わせ（「００」「０１」「１０」「１１」）へのレジスタ５２の応答を以下に説明する。論理回路５４₁〜５４₇は、まずブロッキング信号Ａ、Ｂが「０ｌ」である場合を考察し、ブロッキング信号Ｂが「１」であるときにブロッキング信号Ａが「０」でないことを確認するので、この場合は起こらない。その結果、ブロッキングトランジスタ１０６、１１４の両方が同時にオンにはならない。
ブロッキング信号Ａ、Ｂが「１０」の場合、ブロッキングトランジスタ１０６、１１４はオフになる。従って、トランジスタ１００、１０２、１０８、１１０のクロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*は、スイッチングノード９６の電圧に影響を及ぼさない。その結果、ブロッキング信号Ａ、Ｂが「１０」のとき遷移は起こらない。
ブロッキング信号Ａ、Ｂが「００」のとき、より低いブロッキングトランジスタ１１４の両方はオフになり、より高いブロッキングトランジスタ１０６はオンになる。従って、レジスタ５２は、図８に示す等価回路によって模倣される。図６のクロック信号への図８の等価回路の応答を以下に説明する。
以下の説明は、スイッチングノード９６が供給電圧Ｖ_CCから分離されている時間中にブロッキング信号Ａ、Ｂが確立されることを想定しており、スイッチングノード電圧が当初は低いことを想定している。クロック信号ＣＬＫ０^*、ＣＬＫ１の一つが時刻ｔ₄またはｔ₈において低く遷移するとき、トランジスタ１００、１０２の一つがオンに転じ、スイッチングノード電圧を迅速に高にする。
図８の等価回路を図７の実際の回路と比較してみると、オフであるブロッキングトランジスタ１１４が、スイッチングノード９６における応答速度の増加に役立っていることが分かる。これはオフであるブロッキングトランジスタ１１４が、スイッチングノード９６を、ブロッキングトランジスタ１１４およびＮＭＯＳトランジスタ１０８、１１０との接合に形成される回路容量１２０（図７）から分離するからである。また、オフであるブロッキングトランジスタ１１４は、接地トランジスタ容量１２２（図７）がスイッチングノード９６の応答を遅延させるのを防ぐ。接地トランジスタ容量１２２は、イネーブル信号ＧＮＤＥＮに応答して、レジスタ５２に選択的に接地基準を供給する、接地スイッチングトランジスタ１２３（図４）の結果である。ブロッキングトランジスタ１１４がオンである場合、（即ち、レジスタ５２は図８に正確に提示されていない）容量１２０、１２２の両方が、スイッチングノード９６での信号発達を減速する。これは、トランジスタ１００、１０２のいずれかがオンのときはいつも、トランジスタ１０８、１１０の一つがオンであるからである。容量１２０、１２２をスイッチングノード９６から減結合することによって、ブロッキングトランジスタ１１４は、容量１２０、１２２によるスイッチングノード９６のローディングを排除し、ノード電圧が非常に迅速に高に遷移することを可能にする。
以下、図８の等価回路の動作を再び参照すると、スイッチングノード９６における高に進行する遷移が、中間ラッチ出力が低に進行することを引き起こしている。中間ラッチ８６の低い出力は、出力ノード１２８で直列に接続された出力ステージ８８内の分離トランジスタ１２４、１２６の対を駆動する。分離トランジスタ１２４、１２６は、一般的にゲートに結合されている相補トランジスタであって、これにより、トランジスタ１２４、１２６の一方がオンのとき、他方がオフになる。ＰＭＯＳ分離トランジスタ１２４は、そのゲートをクロック信号ＣＬＫ１^*、ＣＬＫ０にそれぞれ制御される直列に接続されたＰＭＯＳ多重化トランジスタ１３０、１３２の対を介して、供給電圧Ｖ_CCに結合されている。ＮＭＯＳ分離トランジスタ１２６は、そのゲートをクロック信号ＣＬＫ１、ＣＬＫ０^*に制御される直列に接続されたＮＭＯＳ多重化トランジスタ１３４、１３６の対を介して、グラウンドに結合されている。
中間ラッチ８６の出力が、時刻ｔ₄またはｔ₈において低に遷移するとき、分離トランジスタ１２６がオフに転じ、出力ノード１２８をトランジスタ１３４、１３６から分離する。また、ＰＭＯＳ分離トランジスタ１２４がオンになり、出力ノード１２８を多重化トランジスタ１３０、１３２に結合する。
以下、出力ステージ８８の応答を、時刻ｔ₄およびｔ₈での遷移について、別個に説明する。時刻ｔ₄において、クロック信号ＣＬＫ０は、より低い多重化トランジスタ１３２をオフに転じる。従って出力ノード１２８は、たとえＰＭＯＳ分離トランジスタが１２４がオンに転じても、供給電圧Ｖ_CCから分離されたままである。時刻ｔ₆において、クロック信号ＣＬＫ０が低く戻るので、これによって、より低い多重化トランジスタ１３２をオンに転じる。３つのトランジスタ１２４、１３０、１３２のすべてがオンであるので、出力ノード１２８の電圧は、時刻ｔ₆において、供給電圧Ｖ_CCまで上昇する。出力ノード電圧の高に進行する遷移は、出力ラッチ９０および出力インバータ９２にまで伝搬し、高に進行する出力信号Ｃを生成する。
以下、時刻ｔ₈において、スイッチングノード９６が高に切り換わる場合を説明する。時刻ｔ₈において、中間ラッチ８６の低に進行する出力に応答して、ＮＭＯＳ分離トランジスタ１２６はオフに転じ、ＰＭＯＳ分離トランジスタ１２４がオンに転じる。上述のように、オフであるＮＭＯＳ分離トランジスタ１２６は、出力ノード１２８をグラウンドから分離する。同様に、オンであるＰＭＯＳ分離トランジスタ１２４は、多重化トランジスタ１３０、１３２によって出力ノード電圧が制御されることを可能にする。上位のＰＭＯＳ多重化トランジスタ１３０も、時刻ｔ₈において高に進行するクロック信号ＣＬＫ１^*に応答してオフに転じ、これにより時刻ｔ₈において出力ノード電圧は高に進行しない。
時刻ｔ₁₀において、クロック信号ＣＬＫ１^*は低く戻り、これにより、より高いＰＭＯＳ多重化トランジスタ１３０をオンにする。３つのオンであるトランジスタ１２４、１３０、１３２は、出力ノード１２８を供給電圧Ｖ_CCに結合し、出力ノード電圧は迅速に上昇する。再び、出力ノード電圧の高に進行する遷移が、時刻ｔ₁₀において、出力信号Ｃの高に進行する遷移を生成する。以上の説明を要約すると、ブロッキング信号Ａ、Ｂがともに「００」であるとき、レジスタ５２からの出力は、非対称クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*の２つの立ち下がりエッジに応答して高に進行する（例えば、時刻ｔ₈およびｔ₁₀）。
入力ステージ８４のブロッキングトランジスタ１０６、１１４のように、分離トランジスタ１２４、１２６は、容量１３８〜１４０または１４１〜１４３が出力ノード１２８をローディングするのを防ぐ。例えば、上述のようにＰＭＯＳ分離トランジスタ１２４がオンであるとき、出力ノード１２８は、オフであるＮＭＯＳ分離トランジスタ１２６によって容量１４１〜１４３から分離される。その結果、多重化トランジスタ１３０、１３２が出力ノード１２８を供給電圧に結合するとき、容量１４１〜１４３は、出力ノード電圧の遷移を減速しない。
以下、ブロッキング信号Ａ、Ｂが高く、スイッチングノード電圧が最初は高く、高いブロッキング信号ＡがＰＭＯＳブロッキングトランジスタ１０６をオフに転じ、高いブロッキング信号ＢがＮＭＯＳブロッキングトランジスタ１１４をオンに転じる場合を考察する。その結果、ブロッキング信号Ａ、Ｂがともに高いとき、レジスタ５２は図９の等価回路により表し得る。また、オフであるブロッキングトランジスタ１０６は、スイッチングノード９６を、供給レッグ９４の容量１４５、１４６から分離し、容量１４５、１４６が入力ステージ８４の応答時間を減速するのを防ぐ。
トランジスタ１０８、１１０のゲートは、クロック信号ＣＬＫ０、ＣＬＫ１^*により、それぞれ制御されるクロック信号ＣＬＫ０、ＣＬＫ１がいずれかが高いとき、トランジスタ１０８、１１０の一つが、スイッチングノード９６をグラウンドに結合する。その結果、ｔ₄およびｔ₈におけるように、クロック信号ＣＬＫ０、ＣＬＫ１のいずれかが高に遷移するとき、スイッチングノード９６は高から低へ遷移する。時刻ｔ₄において、スイッチングノード９６での低へ進行する遷移は、中間ラッチ出力が高へ遷移することを引き起こし、これにより、ＰＭＯＳ分離トランジスタ１２４をオフに転じ、ＮＭＯＳ分離トランジスタ１２６をオンに転じる。また、時刻ｔ₄において、クロック信号ＣＬＫ０^*は、より低い多重化トランジスタ１３６をオフに転じ、出力ノード１２８をグラウンドから分離する。従って、出力ノード１２８の電圧は、分離トランジスタ１２６がオンに転じるのに応答して変化することはない。
時刻ｔ₆において、クロック信号ＣＬＫ０^*が高に戻り、これによって、ＮＭＯＳ多重化トランジスタ１３６がオンに転じる。オンであるトランジスタ１２６、１３４、１３６は迅速に出力ノードを低に引き抜く（pull）。出力ノード１２８は、３つのオンであるトランジスタ１２６、１３４、１３６によって迅速に切り替わり得る。これは、ＰＭＯＳ分離トランジスタ１２４が、容量１３８〜１４０から出力ノード１２８を分離するからである。出力ノード１２８の低に進行する遷移に応答して、出力信号Ｃも時刻ｔ₆において低になる。
以下、時刻ｔ₈においてラッチ出力が高に遷移し、トランジスタ１２４がオフに転じ、これによって出力ノード１２８を容量１３８〜１４０から分離する場合を考察する。中間ラッチ８６からの高で進行する出力は、ＮＭＯＳ分離トランジスタ１２６をもオンに転じ、これにより、多重化トランジスタ１３４、１３６は出力ノード電圧を制御し得る。
時刻ｔ₈において、クロック信号ＣＬＫ１もまた低に遷移し、これによって、多重化トランジスタ１３４をオフに転じる。従って、出力ノードの電圧は、分離トランジスタ１２６が時刻ｔ₈でオンに転じたとき、影響を受けないままである。
時刻ｔ₁₀において、クロック信号ＣＬＫ１が高に戻り、これによって、多重化トランジスタ１３４がオンに転じる。より低い多重化トランジスタ１３６は既にオンである。従って、３つのオンであるトランジスタ１２６、１３４、１３６は出力ノード１２８をグラウンドに結合する。出力ノード電圧は、迅速に低下し、出力ラッチ９０およびインバータ９２の遅延により、時刻ｔ₁₀よりやや遅れて出力電圧Ｃを低に抜く。要約すると、ブロッキング信号Ａ、Ｂが「１１」であるとき、レジスタ５０の出力は、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*の２つの立ち下がりエッジに応答して低に遷移する。
論理回路５４₁〜５４₇によるブロッキング信号Ａ、Ｂの供給を以下に説明する。上述のように、図４に示すように、第１のレジスタ５２へのブロッキング信号Ａ、Ｂが、自身の出力信号Ｃを供給される間、論理回路５４₁〜５４₇は、ブロッキング信号Ａ、Ｂをレジスタのうちの７つに供給する。論理回路５４₁から５４₇による、または第１のレジスタの出力から第１のレジスタの入力への直接のフィードバックによるブロッキング信号Ａ、Ｂの確立を以下に説明する。第１のレジスタ５２の動作をまず考察する。
既に説明したように、ブロッキング電圧Ａ、Ｂがともに低であるとき、レジスタ５２は図８に示すように模倣される。同様に、ブロッキング信号Ａ、Ｂが共に高であるとき、レジスタ５２が、図９に示すように模倣される。上記説明に詳述されるように、いずれの模倣が適切かに拘わらず、時刻ｔ₄およびｔ₆、またはｔ₈およびｔ₁₀それぞれにおける続きのクロック遷移に応答して、ｔ₆またはｔ₁₀のわずか後に、出力Ｃが高または低のいずれかに遷移する。出力Ｃが遷移する毎に、第１のレジスタの等価回路５２が、図８のものから図９のものに変わるか、またはその逆に変わり得ることを当業者は理解する。これは、ブロッキング信号Ａ、Ｂが、第１のレジスタ５２の出力Ｃに等しいからである。従って、第１のレジスタ５２の出力は、クロック信号ＣＫの各期間において、低および高にトグルする。
第１の論理回路５４₁による第２のレジスタ５２の制御を以下に説明する。第１のレジスタ５２の出力Ｃは、第２のレジスタ５２のフィードバック出力Ｃとともに、第１の論理回路５４₁の入力である。この第１の論理回路５４₁は、ブロッキング信号Ａ、Ｂを確立し、第２のレジスタ５２の出力は、以下に説明するように、第１のレジスタ５２の出力変化２回毎に１回変化する。
図１０Ａに示すように、論理回路５４₁は、ＮＡＮＤゲート１５０、１５２の対およびインバータ１５４、１５６の対により形成されている。ＮＡＮＤゲート１５０、１５２は、各第１の入力に第１のレジスタ５２からのフィードバック出力Ｃを受け取る。第１のＮＡＮＤゲート１５０は、第２のレジスタ５２からの出力Ｃの反転した型を第２の入力に受け取り、第２のＮＡＮＤゲート１５２は、第１のレジスタからの出力Ｃを第２の入力に受け取る。出力ブロッキング信号Ａ、Ｂは、図１０Ｂに示す真理値表に応じて生成される。従って、第１のレジスタの出力が「０」であるとき、第１の論理回路５２は「１０」を出力する、上述したように、信号Ａ、Ｂが「１０」であるとき、第２のレジスタ５２は、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答してトグルしない。従って、図１０Ｂの真理値表の第１および第３の条件のため、第２のレジスタの出力は一定を維持する。
第１および第２のレジスタ５２の出力Ｃが「０ｌ」であるとき、第２のレジスタ５２は、図８の回路と等価であり、第２のレジスタ５２の出力は、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答して、高に遷移する。同様に、第１および第２のレジスタ５２の出力Ｃが「１１」であるとき、第２のレジスタ５２は、図９の回路と等価であり、第２のレジスタ５２からの出力Ｃは、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答して、低に遷移する。従って、第２のレジスタ５２からの出力Ｃは、従来のバイナリカウント巨の下位から２番目のビットのようにトグルする。
以下、図１１Ａおよび１１Ｂを参照して、第３のレジスタの応答を説明する。第２の論理回路５４₂は、インバータ１５８の対および３つの入力ＮＡＮＤゲート１６０の対により形成されている。各ＮＡＮＤゲート１６０の第１の入力は、第１のレジスタ５２からの出力Ｃを受け取る。各ＮＡＮＤゲート１６０の第２の入力は、第２のレジスタ５２からの出力Ｃを受け取る。ＮＡＮＤゲート１６０の第３の入力は、第３のレジスタ５２からの出力Ｃの反転した型を受け取り、第２のＮＡＮＤゲートの第３の入力は、第３のレジスタ５２からの出力Ｃを受け取る。第１のＮＡＮＤゲート１６０からの出力は、ブロッキング信号Ａを形成し、第２のＮＡＮＤゲート１６０からの出力は反転され、ブロッキング信号Ｂを生成する。
図１１Ｂの真理値表に示すように、第１または第２のレジスタからの出力Ｃのいずれかが「０」である場合、両方のＮＡＮＤゲートが「１」を出力し、ブロッキング信号Ａ、Ｂが「１０」になることを、当業者は理解する。従って、第１および第２のレジスタ５２のいずれかが「０」を出力するときは常に、第３のレジスタ５２の遷移はディスエーブルである。
第１または第２のレジスタ５２がともに「１」を出力し、第３のレジスタからの出力Ｃが「０」である場合、第２の論理回路５４₂が両方のブロッキング信号Ａ、Ｂを「００」にセットする。図９を参照して上述したように、ブロッキング信号Ａ、Ｂが「００」のとき、第３のレジスタ５２からの出力Ｃは、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答して高に進行する。
同様に、最初の３つのレジスタ５２が、「ｌ」を出力するとき、第２の論理回路５４₂がブロッキング信号Ａ、Ｂを「１１」にセットする。上述したように、ブロッキング信号Ａ、Ｂが「ｌｌ」のとき、第３のレジスタ５２からの出力は、クロック信号ＣＬＫ０、ＣＬＫ０^*、ＣＬＫ１、ＣＬＫ１^*に応答して低に遷移する。従って、第３のレジスタ５２の出力Ｃは、バイナリカウントの下位から３番目のビットを表示する。
上述したように、カウンタ５０では、直前のクロックサイクル上において、第３のレジスタ５２に対する遷移条件が、第２のレジスタ５２の遷移によって確立されないので、従来の計数回路とは異なる。代わりに、直前のクロックサイクルの条件は、第１のレジスタ５２の出力Ｃの遷移によってのみ確立される。結果として、「リプルする」遅延は排除される。
論理回路５４₂〜５４₇の他の入力が、対応するレジスタ５２の遷移の直前のクロックサイクルによって確立されないので、論理回路５４₁〜５４₇への他の入力のそれぞれは遷移に先立って確立される１クロックサイクル以上を有する。第１のレジスタ５２は、直前のクロックサイクル内で遷移しなければならない唯一のレジスタなので、後続する遷移のセットアップ時刻は、最も速いレジスタによって規定され、これにより、カウンタ５０をより高い速度で動作させる。
第１のレジスタ５２は、他のレジスタ５２のいずれよりも迅速に遷移する。遷移時刻の相違は、他のレジスタ５２に対する論理回路５４₂〜５４₇によるブロッキング信号Ａ、Ｂの生成に反して、第１のレジスタ５２では、ブロッキング信号Ａ、Ｂとして出力Ｃの直接のフィードバックを使用しているためである。第１のレジスタ５２の制御が論理回路５４₁〜５４₇のゲート遅延をまったく有さないので、第一のレジスタ５２の遷移は、他のレジスタ５２より迅速に完結され得る。
他の論理回路の構造がこの原理を利用し得ることを当業者は理解する。例えば、カウンタ５０が減少カウンタである場合、ＮＡＮＤゲートに代わってＮＯＲゲートが典型的に用いられる。最下位ビットを転送することがそのようなＮＯＲゲートベースの構造に同様に適用できることを当業者は理解する。
図１２〜１６の概略図から、先行するレジスタのすべてからの出力Ｃが「１」のときのみ、論理回路５４₃〜５４₇が対応するレジスタの遷移を同様にイネーブルすることを、当業者は理解する。さらに、結果として、レジスタ５４₃〜５４₇の遷移に対するブロック信号Ａ、Ｂが第１のレジスタ５２の出力Ｃの遷移により制御されることを、当業者は理解する。
図１７に示す３つの入力ＮＡＮＤゲート１６０を参照して以下に説明するように、カウンタ５０の応答は、第１のレジスタ５２から各論理利回路５４_NにおけるＮＡＮＤゲート１５０、１６０の特定の入力への出力Ｃの結合によってさらに加速される。この加速は、異なるＮＡＮＤゲート入力での信号へのＮＡＮＤゲート１５０、１６０の応答が均一ではないという事実を利用している。
図１７の３つの入力ＮＡＮＤゲート１６０は、供給電圧ノード１８２と３つのＮＭＯＳトランジスタ１８４との間に並列結合された３つのＰＭＯＳトランジスタ１８０から形成される。各ＰＭＯＳトランジスタ１８０および各ＮＭＯＳトランジスタ１８４は、先行するレジスタ５２の一つの出力Ｃによって制御される。最上位のＮＭＯＳトランジスタ１８４は、第１のレジスタ５２の出力Ｃによって制御される。以下に説明するように、最上位のＮＭＯＳトランジスタのゲートは、ＮＡＮＤゲート１６０への「速い」入力を形成する。
第１のレジスタ５２からの出力Ｃが高から低へ遷移するとき、最上位のＮＭＯＳトランジスタ１８４はオフに転じ、最右位（rightmost）のＰＭＯＳトランジスタ１８０がオンに転じる。他のＮＡＮＤゲート１６０への入力が高であると想定して、残りの２つのＰＭＯＳトランジスタ１８０は、供給電圧Ｖ_CCに電流経路を供給しない。従って最右位のＰＭＯＳトランジスタ１８０は、出力ノード１８２を高に引き抜く。最上位のＮＭＯＳトランジスタ１８４は、ＮＭＯＳトランジスタ１８４間の接合の基準電位および寄生容量１８６、１８８から、出力ノード１８２を分離する。従って、出力ノード１８２は迅速に高に切り替わる。
第１のレジスタ５２からの入力以外で、低に進行する入力がＮＡＮＤゲート１６０に付与されるとき、最左位または中央のＰＭＯＳトランジスタ１８０はオンに転じ、中央または最下位のＮＭＯＳトランジスタ１８４はオフに転じる。オンである最左位または中央のＰＭＯＳトランジスタ１８０は、出力ノード１８２を高に引き抜く。しかしながら、出力電圧の上昇は、寄生容量１８６、１８８の電荷格納（charge storage）によって減速される。
寄生容量１８６、１８８は、「速い」ＮＡＮＤゲート入力の遷移のためのＮＡＮＤゲート１６０の応答に影響を及ぼさない。これは、より上位のＮＭＯＳトランジスタ１８４が、寄生容量からの格納された電荷が出力電圧を維持することから防ぐからである。上記のように、第１のレジスタ５２の出力Ｃは、論理回路５４_Nへ最後の入力遷移を供給し、出力遷移のための条件を確立する。第１のレジスタ５２の出力を「速い」入力に結合することによって、出力遷移の条件を確立する時間は最小化される。「速い」入力に関する以下の説明が、より少ない、または３つ以上の入力を有する２または４入力ＮＡＮＤゲート、およびすべての種類のＮＯＲゲートに等しく適用可能であることを、当業者は理解する。
図１８は、図３のメモリデバイス４０を含むコンピュータシステム２００のブロック図である。コンピュータシステム２００はプロセッサ２０２を含み、所望の計算やタスクを実施するソフトウェアを実行するなどの演算機能を実施する。また、プロセッサ２０２は、メモリデバイス４０を起動するためのコマンドおよびデータバス２１０も含む。キーボードまたはマウスなどの、一つ以上の入力デバイス２０４がプロセッサ２０２に結合され、オペレータはそこに手動でデータを入力できる。一つ以上の出力デバイス２０６がプロセッサ２０２に結合され、プロセッサ２０２によって生成されたデータを表示または他に出力する。出力デバイスの例には、プリンタおよびビデオ表示ユニットが含まれる。一つ以上のデータ格納デバイス２０８がプロセッサに結合され、外部格納媒体（図示せず）にデータを格納または外部記憶媒体から検索する。格納デバイス２０８および格納媒体の例には、ハードおよびフロッピーディスク、テープカセット、コンパクトディスク、読み出し専用メモリに適合するドライブを含む。
本明細書において例示目的のみで本発明の特定の実施形態を説明してきたが、本発明の精神と範囲から逸脱することなく様々な変更を行えることは、上記説明から理解できる。例えば、本明細書ではカウンタ５０が増加カウンタとして説明されているが、本明細書に記載の原理は、減少カウンタにも同様に適用可能であることを当業者は理解する。従って、本発明は添付の請求の範囲以外によって限定されるものではない。

Claims (18)

1. クロック信号に応答して、カウントを表す論理状態を有する複数のビットを生成するように応答する計数回路アセンブリであって、
   該カウントの第１のビットに対応する第１のレジスタであって、該第１のレジスタは、該クロック信号を受取るように適合されたクロック入力と、該第１のビットを提供する第１のビット出力端子とを有し、該第１のレジスタは、該クロック信号に応答することにより、第１の状態と第２の状態との間で該第１のビットをトグルする、第１のレジスタと、
   シーケンス状態にある複数の他のレジスタであって、該複数の他のレジスタの各々は、該カウントのそれぞれのビットに対応し、該複数の他のレジスタの各々は、該対応するビットを提供するビット出力端子と、制御入力端子とを有し、該複数の他のレジスタの各々は、該制御入力端子におけるそれぞれの制御信号に応答することにより、第１の状態と第２の状態との間で該それぞれのビットをトグルする、複数の他のレジスタと、
   複数の論理回路であって、該複数の論理回路の各々は、該複数の他のレジスタのうちの対応する１つのレジスタの該制御入力端子に結合された出力端子を有し、該複数の論理回路の各々は、該複数の他のレジスタの該シーケンスにおける直前のレジスタの該ビット出力端子に結合された第１の論理入力端子と、該複数の他のレジスタのうちの対応する１つのレジスタの該ビット出力端子に結合された第２の論理入力端子と、該第１のビット出力端子に結合された第３の論理入力端子とをさらに有し、該複数の論理回路の各々は、該直前のレジスタ以外の少なくとも１つのレジスタからの該ビットのトグルに応答することにより、該それぞれの制御信号を生成する、複数の論理回路と
   を備えた、計数回路アセンブリ。
2. 該複数の論理回路の各々が、前記第１のビットのトグルに応答することにより、前記それぞれの制御信号を生成する、請求項１に記載の計数回路アセンブリ。
3. 前記複数の論理回路の各々が、前記第１の論理入力端子における信号に対する第１の応答時間と、前記第２の論理入力端子における信号に対する第２の応答時間とを有し、該第１の応答時間が、該第２の応答時間より短い、請求項１に記載の計数回路アセンブリ。
4. クロック入力端子と、第１、第２、第３、および第４のクロック出力端子とを有するクロックジェネレータをさらに備え、該クロックジェネレータは、前記入力クロック信号に応答して、該第１、第２、第３、および第４のクロック出力端子における第１、第２、第３、および第４のクロック信号をそれぞれ生成するように動作可能であり、前記複数のレジスタの各々のトグルが、該第１、第２、第３、および第４のクロック信号に応答する、請求項１に記載の計数回路アセンブリ。
5. 前記クロックジェネレータが、前記入力クロック信号の４分の１周期間隔のそれぞれで、第１のクロック状態から第２のクロック状態への遷移を有する前記第１、第２、第３、および第４のクロック信号を生成するように構成されている、請求項４に記載の計数回路。
6. 前記複数のレジスタの各々が、
   供給電圧を受取るように適合された供給電圧端子と、前記制御信号を受取るように適合された第１の制御端子と、前記第１および第２のクロック出力端子に結合された第１および第２のクロック信号入力と、第１のスイッチング電圧出力端子とを有する第１のスイッチング回路であって、該第１のスイッチング回路は、前記第１および第２のクロック信号の遷移および該制御信号に応答することにより、該供給電圧端子を該第１のスイッチング出力端子に結合する、第１のスイッチング回路と、
   該第１のスイッチング出力端子と前記ビット出力端子との間に結合された第１の分離回路であって、該第１の分離回路は、第１の制御入力を有し、第１の制御信号に応答することにより、該第１のスイッチング出力端子を該ビット出力端子から分離する、第１の分離回路と、
   基準電位に結合するように適合された基準電圧端子と、該制御信号を受取るように適合された第２の制御端子と、前記第３および第４のクロック出力端子に結合された第３および第４のクロック信号入力と、第２のスイッチング電圧出力端子とを有する第２のスイッチング回路であって、該第２のスイッチング回路は、前記第３および第４のクロック信号の遷移に応答することにより、該基準電圧端子を該第２のスイッチング出力端子に結合する、第２のスイッチング回路と、
   該第２のスイッチング出力端子と該ビット出力端子との間に結合された第２の分離回路であって、該第２の分離回路は、第２の制御入力を有し、第２の制御信号に応答することにより、該第２のスイッチング出力端子を該ビット出力端子から分離する、第２の分離回路と
   を含む、請求項５に記載の計数回路アセンブリ。
7. クロック信号に応答して、カウントを表す論理状態を有する複数のビットを生成する計数回路であって、
   該カウントの第１のビットに対応する第１のレジスタであって、該第１のレジスタは、該クロック信号を受取るように適合されたクロック入力と、該第１のビットを提供する第１のビット出力端子とを有し、該第１のレジスタは、該クロック信号に応答して、第１の状態と第２の状態との間で該第１のビットをトグルするように応答する、第１のレジスタと、
   シーケンス状態にある複数の他のレジスタであって、該複数の他のレジスタの各々は、該カウントのそれぞれのビットに対応し、該複数の他のレジスタの各々は、該対応するビットを提供するビット出力端子と、制御入力端子とを有し、該複数の他のレジスタの各々は、該制御入力端子におけるそれぞれの制御信号に応答することにより、第１の状態と第２の状態との間で該それぞれのビットをトグルする、複数の他のレジスタと、
   複数の論理回路であって、該複数の論理回路の各々は、該複数の他のレジスタのそれぞれ１つに結合されており、該複数の論理回路の各々は、該シーケンスにおける先行レジスタの各々に対して、該シーケンスおける該それぞれの先行レジスタの該ビット出力端子に結合された少なくとも１つの論理入力端子を有し、該複数の論理回路の各々は、該第１のビット出力端子に結合された第１のビット入力端子と、該複数の他のレジスタのそれぞれ１つの該ビット出力端子に結合された第２のビット入力端子と、該複数の他のレジスタのそれぞれ１つの該制御入力端子に結合された出力端子とをさらに含み、該複数の論理回路の各々は、該少なくとも１つの論理入力端子に結合された１つ以上の論理入力と、該第１のビット入力端子に結合された第２の入力とを有するイネーブリング論理ゲートとを含み、該イネーブリング論理ゲートは、該１つ以上の論理入力における所定パターンのビットに応答することにより、該第１のビットのトグルに応答して該制御信号を生成する、複数の論理回路と
   を備えた、計数回路。
8. 前記所定パターンのビットが、同じ状態を有するビットの全てを含む、請求項７に記載の計数回路。
9. 前記所定パターンのビットが、「１」であるビットの全てを含む、請求項８に記載の計数回路。
10. 前記複数の論理回路の各々が、前記第２の入力における信号に対する第１の応答時間と、前記１つ以上の論理入力における信号に対するそれぞれの応答時間とを有し、該第１の応答時間が、該第２の応答時間より短い、請求項７に記載の計数回路。
11. クロック入力端子と、第１、第２、第３、および第４のクロック出力端子とを有するクロックジェネレータをさらに備え、該クロックジェネレータは、前記入力クロック信号に応答して、該第１、第２、第３、および第４のクロック出力端子における第１、第２、第３、および第４のクロック信号をそれぞれ生成するように動作可能であり、前記複数のレジスタの各々のトグルが、該第１、第２、第３、および第４のクロック信号に応答する、請求項７に記載の計数回路。
12. 前記クロックジェネレータが、前記入力クロック信号の４分の１周期間隔のそれぞれで、第１のクロック状態から第２のクロック状態への遷移を有する前記第１、第２、第３、および第４のクロック信号を生成するように構成されている、請求項１１に記載の計数回路。
13. クロック信号のパルスの数を表す論理状態を有する複数のクロックビットを生成するように応答する計数回路アセンブリであって、
    ＬＳＢ出力端子と、ＬＳＢ制御入力端子と、該クロック信号を受取るように適合されたＬＳＢクロック入力端子とを有する最下位ビットレジスタであって、該最下位ビットレジスタは、該クロック入力端子における該クロック信号に応答して、該ＬＳＢ出力端子において最下位ビットを生成する、最下位ビットレジスタと、
    複数の上位ビット計数回路であって、該複数の上位ビット計数回路の各々は、
    ビット出力端子と、
    先行計数回路のビット出力端子に結合された第１のカウンタ入力端子と、
    ＬＳＢ入力端子と、
    該ビット出力端子に結合された第１の論理入力と、該ＬＳＢ入力端子に結合された第２の論理入力と、該第１のカウンタ入力端子に結合された第３の論理入力と、論理出力端子とを有する組合わせ論理回路であって、該組合わせ論理回路は、第１、第２、および第３の論理入力における論理信号に応答して、論理出力信号を提供するように構成されている、組合わせ論理回路と、
    該ビット出力端子に結合された上位ビット出力と、該論理出力端子に結合された第１の制御入力とを有するビットレジスタであって、該論理出力信号に応答して、該ビット出力端子に上位ビットを提供するビットレジスタと
    を含む、複数の上位ビット計数回路と、
    該ＬＳＢ出力端子と該ＬＳＢ入力端子との間に結合されたバイパス回路と
    を備えた、計数回路アセンブリ。
14. 前記ＬＳＢ制御入力端子が、前記ＬＳＢ出力端子に直接接続される、請求項１３に記載の計数回路アセンブリ。
15. 前記複数の論理回路の各々が、前記第１の論理入力における信号に対する第１の応答時間と、前記第２の論理入力における信号に対する第２の応答時間と、前記第３の論理入力における信号に対する第３の応答時間とを有し、該第１の応答時間が、該第２の応答時間または該第３の応答時間より短い、請求項１３に記載の計数回路アセンブリ。
16. クロック入力端子と、第１、第２、第３、および第４のクロック出力端子とを有するクロックジェネレータをさらに備え、該クロックジェネレータは、入力クロック信号に応答して、該第１、第２、第３、および第４のクロック出力端子における第１、第２、第３、および第４のクロック信号をそれぞれ生成するように動作可能であり、該入力クロック信号に応答する、請求項１３に記載の計数回路アセンブリ。
17. 前記第１、第２、第３、および第４のクロック信号が、前記入力クロック信号の４分の１周期間隔のそれぞれにおいて、第１の状態から第２の状態への遷移を含む、請求項１６に記載の計数回路アセンブリ。
18. 前記複数のレジスタの各々が、
    供給電圧を受取るように適合された供給電圧端子と、前記第１および第２のクロック出力端子に結合された第１および第２のクロック信号入力と、第１のスイッチング電圧出力端子とを有する第１のスイッチング回路であって、該第１のスイッチング回路は、前記第１および第２のクロック信号の遷移に応答することにより、該供給電圧端子を該第１のスイッチング出力端子に結合する、第１のスイッチング回路と、
    該第１のスイッチング出力端子と前記ビット出力端子との間に結合された第１の分離回路であって、該第１の分離回路は、第１の制御入力を有し、第１の制御信号に応答して、該第１のスイッチング出力端子を該ビット出力端子から分離する、第１の分離回路と、
    基準電位に結合されるように適合された基準電圧端子と、前記第３および第４のクロック出力端子に結合された第３および第４のクロック信号入力と、第２のスイッチング電圧出力端子とを有する第２のスイッチング回路であって、該第２のスイッチング回路は、該第３および第４のクロック信号の遷移に応答することにより、該基準電圧端子を該第２のスイッチング出力端子に結合する、第２のスイッチング回路と、
    該第２のスイッチング出力端子と該ビット出力端子との間に結合された第２の分離回路であって、該第２の分離回路は、第２の制御入力を有し、第２の制御信号に応答して、該第２のスイッチング出力端子を該ビット出力端子から分離する、第２の分離回路と
    を備えた、請求項１７に記載の計数回路アセンブリ。

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