CN115603745B - 一种自偏置双环延迟电路 - Google Patents

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Abstract

本申请实施例提供一种自偏置双环延迟电路，包括第一环路、第二环路和压控振荡器：第一环路包括：第一鉴频鉴相器，获取第一参考电压，并判断第一参考电压的相位频率是否满足要求；第一电荷泵，被配置为在第一参考电压相位频率满足要求时，输入第一参考电压，经处理输出第一处理电压；第一偏置模组，被配置为获取第一处理电压，并输出第一输出电压；第二环路包括：第二鉴频鉴相器，获取第二参考电压，并判断第二参考电压的相位频率是否满足要求；本申请实施例提供的自偏置双环延迟电路采用自偏置结合双环延迟电路，能够有效降低通信系统的抖动，提供通信系统的稳定性；且能够降低等效电阻，缓冲输入信号抖动，提高抑制电源和沉底噪声的能力。

Description

一种自偏置双环延迟电路
技术领域
本申请涉及通信技术领域，具体涉及一种自偏置双环延迟电路。
背景技术
锁相环(PLL)广泛用于电子和通信系统中，用于时钟和数据恢复、频率合成、微处理器中的时钟同步以及许多应用。
锁相环(PLL)输入和输出的信号通常是二进制信号，PLL内的许多信号也是如此。二进制信号上的噪声通常以抖动为特征。
对于高速应用，抖动是通信系统的一个问题，抖动是事件时序中不希望出现的扰动或不确定性，因为它会降低整个电路的性能。由于抖动是一种无法消除的损坏，因此减少抖动是帮助提高系统性能的一种方法。
在高速应用中，尤其是达到Gbit/s级别，数据速率增加，数据眼图开度变窄。因此，接收到的数据和时钟变得更容易受到各种噪声源的影响。信号在通过通信信道传输或从存储介质中检索时经常会出现时序抖动。抖动表现为波形周期的变化，这是一种无法通过放大和削波来消除的损坏。
发明内容
本申请实施例提供一种自偏置双环延迟电路，能够有效减少通信系统的抖动，提高通信系统的性能。
本实施例提供一种自偏置双环延迟电路，包括第一环路、第二环路和压控振荡器：第一环路包括：第一鉴频鉴相器，获取第一参考电压，并判断第一参考电压的相位频率是否满足要求；第一电荷泵，被配置为在第一参考电压相位频率满足要求时，输入第一参考电压，经处理输出第一处理电压；第一偏置模组，被配置为获取第一处理电压，并输出第一输出电压；第二环路包括：第二鉴频鉴相器，获取第二参考电压，并判断第二参考电压的相位频率是否满足要求；第二电荷泵，被配置为在第二参考电压相位频率满足要求时，输入第二参考电压，经处理输出第二处理电压；第二偏置模组，被配置为获取第二处理电压，并输出第二输出电压；压控振荡器被配置为获取第一输出电压和第二输出电压，得到射频输出信号。
在其中一些实施例中，自偏置双环延迟电路还包括半数缓冲复制器，半数缓冲复制器分别与第一偏置模组、第二偏置模组和压控振荡器信号连接，半数缓冲复制器用于获取第一输出电压和第二输出电压中的部分向量，并选择第一输出电压和第二输出电压中较为平稳的电压传输至压控振荡器。
在其中一些实施例中，自偏置双环延迟电路还包括第三电荷泵，第三电荷泵分别与第一鉴频鉴相器、第一偏置模组和压控振荡器信号连接。
在其中一些实施例中，第一偏置模组的输出端与第一电荷泵的输入端信号连接；第二偏置模组的输出端与第二电荷泵的输入端信号连接。
在其中一些实施例中，自偏置双环延迟电路还包括预分频器，预分频器分别与第一鉴频鉴相器和第二鉴频鉴相器信号连接，预分频器用于给与第一鉴频鉴相器提供判断第一参考电压相位频率是否满足要求的依据，给与第二鉴频鉴相器提供判断第二参考电压相位频率是否满足要求的依据。
在其中一些实施例中，预分频器采用1/N预分频器。
在其中一些实施例中，第一偏置模组的偏置电路包括至少两个延迟电路，延迟电路获取第一处理电压，并输出第一输出电压。
有益效果：
本申请实施例提供的自偏置双环延迟电路采用自偏置结合双环延迟电路，能够有效降低通信系统的抖动，提供通信系统的稳定性；且能够降低等效电阻，缓冲输入信号抖动，提高抑制电源和沉底噪声的能力。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是传统的延迟电路示意图；
图2是传统的自偏置的偏置发生器的延迟电路示意图；
图3是本申请实施例提供的自偏置双环延迟电路示意图；
图4是本申请实施例提供的复用延迟的VCO自偏置电路示意图；
图5是本申请实施例提供的自偏置双环延迟电路的压控振荡器开环相位噪声的效果对比图；
图6是本申请实施例提供的自偏置双环延迟电路的电荷泵的噪声电流PSD的效果对比图。
附图说明：
10、第一鉴频鉴相器；20、第一电荷泵；30、第一偏置模组；40、第二鉴频鉴相器；50、第二电荷泵；60、第二偏置模组；70、第三电荷泵；80、压控振荡器；90、半数缓冲复制器；100、预分频器。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本申请中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
在本申请中，“示例性”一词用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何实施例不一定被解释为比其它实施例更优选或更具优势。为了使本领域任何技术人员能够实现和使用本申请，给出了以下描述。在以下描述中，为了解释的目的而列出了细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。
经研究，抖动可能有很多来源，比如电荷泵和压控振荡器80(VCO)，还包括通过电源来自电路其他部分的噪声，其中电源和基底噪声是最主要的，这类噪声通常可以通过使用差分电路技术来最小化。
本申请实施提供一种自偏置双环延迟电路，请参照图3，包括第一环路、第二环路和压控振荡器80，第一环路和第二环路分别与压控振荡器80连接。其中，第一环路包括第一鉴频鉴相器10、第一电荷泵20和第一偏置模组30；向第一环路中输入第一参考电压，第一鉴频鉴相器10获取第一参考电压的相位频率，当满足一定要求时，将当时第一参考电压导通输入至第一电荷泵20，第一电荷泵20对第一参考电压进行处理，得到第一处理电压，将第一鉴频鉴相器10输出的数字信号UP/DOWN转换成模拟信号，从而控制压控振荡器80的频率，然后第一偏置模组30输入第一处理电压，经处理后输出第一输出电压，具体来说，第一偏置模组30对第一处理电压进行处理，得到偏置电流，然后经环路滤波器处理得到第一输出电压。第二环路包括第二鉴频鉴相器40、第二电荷泵50和第二偏置模组60，其处理过程和第一环路类似，再次不再赘述。输出的第一输出电压和第二输出电压均输入至压控振荡器80中，压控振荡器80对第一输出电压和第二输出电压的相位进行转换，并输出射频信号。
上述实施例中自偏置双环延迟电路的压控振荡器80有两个控制输入，其中一个控制输入具有较大的转换增益（粗调），提供宽调谐范围，并构成频率锁定环的一部分。另一个控制输入具有低转换增益（精细）并构成锁相环的一部分。用以实现减少通信系统的抖动，提高通信系统性能。
在其中一些实施例中，自偏置双环延迟电路还包括半数缓冲复制器90，半数缓冲复制器90分别与第一偏置模组30、第二偏置模组60和压控振荡器80信号连接；半数缓冲复制器90获取第一偏置模组30和第二偏置模组60中的部分向量的第一输出电压和第二输出电压，并将第一输出电压和第二输出电压进行对比，然后选择更加平稳的电压传输至压控振荡器80，而第一偏置模组30和第二偏置模组60中其他向量的第一输出电压和第二输出电压直接发送至压控振荡器80中，最后压控振荡器80在接收到所有的第一输出电压和第二输出电压后，对其相位进行转换，并输出射频信号。采用半数缓冲复制器90，能够将第一环路中的第一输出电压和第二环路中的第二输出电压对比，并输出较为稳定的电压，能够有效降低通信系统的抖动，使得整个系统更加稳定。
在其中一些实施例中，自偏置双环延迟电路还包括第三电荷泵70，第三电荷泵70分别与第一鉴频鉴相器10、第一偏置模组30和压控振荡器80信号连接，第三电荷泵70获取第一鉴频鉴相器10输出的满足要求的第一参考电压和第一偏置模组30输出的第一输出电压，然后整合输出对应信号至压控振荡器80，用于模拟环路滤波器中的电阻，进而控制压控振荡器80的频率。
在其中一些实施例中，第一偏置模组30的输出端与第一电荷泵20的输入端信号连接，第一偏置模组30包括一个偏置发生器和环路滤波器，偏置发生器可为第一电荷泵20、第一鉴频鉴相器10和第一偏置模组30提供偏置电流，该偏置电流自适应地产生，跟踪工作频率。第二偏置模组60的输出端与第二电荷泵50的输入端信号连接，其工作过程与第一偏置模组30类似，不再赘述。
在其中一些实施例中，自偏置双环延迟电路还包括预分频器100，预分频器100分别与第一鉴频鉴相器10和第二鉴频鉴相器40信号连接，预分频器100用于给与第一鉴频鉴相器10和第二鉴频鉴相器40提供判断依据，即第一鉴频鉴相器10判断第一参考电压相位频率是否满足要求的依据，以及第二鉴频鉴相器40判断第二参考电压相位频率是否满足要求的依据，以实现将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放的目的。
在其中一些示例中，预分频器100采用1/N预分频器100，将压控振荡器80工作频率石分频后降至Z大小，作为鉴相器的一个比较频率信号；可控制压控振荡器80工作频率，进而控制合成器的输出频率。
在其中一些实施例中，请参照图4，第一偏置模组30的偏置电路包括至少两个延迟电路，延迟电路获取第一处理电压，并输出第一输出电压。第二偏置模组60的偏置电路与第一偏置模组30的偏置电路类似。
示例性的，第一偏置模组30和第二偏置模组60中的偏置电路采用两个延迟电路，因整个设备的尺寸不能无限增加，考虑到经济性和实用性。在尺寸无法进一步优化的情况下，通过复用延迟结构，可以在满足通信系统约束的情况下，最大限度减少电荷泵失配电流，从而降低抖动。
示例性的，请参照图4，电池电路包括场效应管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13和M14，其中，M1-M7作为第一组延迟电路，M8-M14作为第二组延迟电路。第一组延迟电路中，M1的栅极作为Vbn输入，M1的源极接地，M1的漏极分别与M2和M3的源极连接，M2和M3的栅极分别与输入Down信号，M2的漏极分别与M4和M5的漏极和栅极连接，M4和M5的源极连接电源端，M3的漏极分别与M6和M7的漏极和栅极连接，M6和M7的源极连接电源端。第二延迟电路中，M8的栅极作为Vbn输入，M8的源极接地，M8的漏极分别与M9和M10的源极连接，M9和M10的栅极分别与输入UP信号，M9的漏极分别与M11和M12的漏极和栅极连接，M11和M12的源极连接电源端，M10的漏极分别与M13和M14的漏极和栅极连接，M13和M14的源极连接电源端。
工作原理：进一步参照图3，频率锁定环包括第一鉴频鉴相器10，第一电荷泵20和第三电荷泵70，以及第一偏置发生模组。锁相环包括第二鉴频鉴相器40、第二电荷泵50和第二偏置发生模组，第二电荷泵50的偏置电流来自第二偏置发生模组。分别来自第一偏置模组30、第二偏置模组60、Vbn频率锁定环和Vbn锁相环的偏置电压在半数缓冲复制器90中组合以产生用于压控振荡器80的偏置电压Vbp。频率锁定获取输出频率并将其置于锁相环的捕获范围内，当频率锁定环跟踪参考频率时，锁相环被数字控制电路禁用，然后再频率落在其捕获范围内时启用，因此在所想和非常接近所想的情况下，整个双环系统仅在锁相环处于活动状态时运行，并且系统减少为具有降低的压控振荡器80转换增益的自偏置锁相环。
如图5所示和图6所示，抖动表示时域描述，相位噪声是相同物理效应在频域的等效表述，图5和图6中的传统架构采用附图1和附图2中的电路。通过开环和闭环两种状态，以相位噪声更直观的来描述优化后的抖动效果。本申请提供的自偏置双环延迟电路中，噪声功率谱密度（PSD）有明显改善，压控振荡器80开环抖动在频域下测试和电荷泵噪声PSD都有明显改善。
以上对本申请实施例所提供的一种自偏置双环延迟电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (5)

1.一种自偏置双环延迟电路，其特征在于，包括第一环路、第二环路和压控振荡器(80)：
所述第一环路包括：
第一鉴频鉴相器(10)，获取第一参考电压，并判断所述第一参考电压的相位频率是否满足要求；
第一电荷泵(20)，被配置为在所述第一参考电压相位频率满足要求时，输入所述第一参考电压，经处理输出第一处理电压；
第一偏置模组(30)，被配置为获取所述第一处理电压，并输出第一输出电压；
所述第二环路包括：
第二鉴频鉴相器(40)，获取第二参考电压，并判断所述第二参考电压的相位频率是否满足要求；
第二电荷泵(50)，被配置为在所述第二参考电压相位频率满足要求时，输入所述第二参考电压，经处理输出第二处理电压；
第二偏置模组(60)，被配置为获取所述第二处理电压，并输出第二输出电压；
所述压控振荡器(80)被配置为获取所述第一输出电压和第二输出电压，得到射频输出信号；
所述的自偏置双环延迟电路还包括半数缓冲复制器(90)，所述半数缓冲复制器(90)分别与所述第一偏置模组(30)、所述第二偏置模组(60)和所述压控振荡器(80)信号连接，所述半数缓冲复制器(90)用于获取所述第一输出电压和所述第二输出电压中的部分向量，并选择所述第一输出电压和所述第二输出电压中较为平稳的电压传输至所述压控振荡器(80)；
所述自偏置双环延迟电路还包括预分频器(100)，所述预分频器(100)分别与所述第一鉴频鉴相器(10)和所述第二鉴频鉴相器(40)信号连接，所述预分频器(100)用于给与所述第一鉴频鉴相器(10)提供判断所述第一参考电压相位频率是否满足要求的依据，给与所述第二鉴频鉴相器(40)提供判断所述第二参考电压相位频率是否满足要求的依据。
2.根据权利要求1所述的自偏置双环延迟电路，其特征在于，还包括第三电荷泵(70)，所述第三电荷泵(70)分别与所述第一鉴频鉴相器(10)、所述第一偏置模组(30)和所述压控振荡器(80)信号连接。
3.根据权利要求2所述的自偏置双环延迟电路，其特征在于，所述第一偏置模组(30)的输出端与所述第一电荷泵(20)的输入端信号连接；所述第二偏置模组(60)的输出端与所述第二电荷泵(50)的输入端信号连接。
4.根据权利要求3所述的自偏置双环延迟电路，其特征在于，所述预分频器(100)采用1/N预分频器(100)。
5.根据权利要求1至4任一项所述的自偏置双环延迟电路，其特征在于，所述第一偏置模组(30)的偏置电路包括至少两个延迟电路，所述延迟电路获取所述第一处理电压，并输出所述第一输出电压。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5115208A (en) * 1989-07-21 1992-05-19 Selenia Industrie Elettroniche Associate S.P.A. Pll clock signal regenerator using a phase correlator
EP0806837A2 (en) * 1996-05-08 1997-11-12 Fujitsu Limited Semiconductor integrated circuit operable as a phase-locked loop
CN1291002A (zh) * 1999-09-17 2001-04-11 索尼英国有限公司 双环路锁相环
US6463112B1 (en) * 2000-05-25 2002-10-08 Research In Motion Limited Phase locked-loop using sub-sampling
US7332974B1 (en) * 2005-01-27 2008-02-19 Berkeley Design Automation, Inc. Method and apparatus for steady state analysis of a voltage controlled oscillator
CN102075183A (zh) * 2009-11-24 2011-05-25 中国科学院微电子研究所 一种全集成自偏置快速锁定的锁相环频率综合器
CN114499512A (zh) * 2022-01-25 2022-05-13 北京晟德微集成电路科技有限公司 双环路锁相环
CN115102546A (zh) * 2022-05-20 2022-09-23 成都通量科技有限公司 一种低噪声的双环欠采样锁相环及工作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646512B2 (en) * 2000-12-06 2003-11-11 Ati International, Srl Self-bias and differential structure based PLL with fast lockup circuit and current range calibration for process variation
US20040210887A1 (en) * 2003-04-18 2004-10-21 Bergen Axel Von Testing software on blade servers
KR100644127B1 (ko) * 2005-01-03 2006-11-10 학교법인 포항공과대학교 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘
KR100968459B1 (ko) * 2008-11-10 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
CN102075182B (zh) * 2009-11-24 2013-01-02 中国科学院微电子研究所 一种快速锁定的电荷泵锁相环
CN104836255A (zh) * 2015-05-27 2015-08-12 重庆大学 一种基于隐式pi的数字锁相环与电网同步系统
CN105634481B (zh) * 2015-12-25 2018-08-07 中国科学技术大学先进技术研究院 一种应用于分数分频锁相环的低杂散线性化电路结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5115208A (en) * 1989-07-21 1992-05-19 Selenia Industrie Elettroniche Associate S.P.A. Pll clock signal regenerator using a phase correlator
EP0806837A2 (en) * 1996-05-08 1997-11-12 Fujitsu Limited Semiconductor integrated circuit operable as a phase-locked loop
CN1291002A (zh) * 1999-09-17 2001-04-11 索尼英国有限公司 双环路锁相环
US6463112B1 (en) * 2000-05-25 2002-10-08 Research In Motion Limited Phase locked-loop using sub-sampling
US7332974B1 (en) * 2005-01-27 2008-02-19 Berkeley Design Automation, Inc. Method and apparatus for steady state analysis of a voltage controlled oscillator
CN102075183A (zh) * 2009-11-24 2011-05-25 中国科学院微电子研究所 一种全集成自偏置快速锁定的锁相环频率综合器
CN114499512A (zh) * 2022-01-25 2022-05-13 北京晟德微集成电路科技有限公司 双环路锁相环
CN115102546A (zh) * 2022-05-20 2022-09-23 成都通量科技有限公司 一种低噪声的双环欠采样锁相环及工作方法

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