CN107896109A - 在锁相回路中快速建立锯齿形斜坡产生 - Google Patents

在锁相回路中快速建立锯齿形斜坡产生 Download PDF

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Abstract

本发明涉及在锁相回路中快速建立锯齿形斜坡产生。本公开的方面涉及在锁相回路中减少锯齿波信号的建立时间。来自所述锁相回路的回路滤波器的信息可以在回路滤波器内存储和使用，以便改善锯齿波信号的建立时间。在某些实施方案中，周期性锯齿波信号的建立时间可以减少到小于1微秒。在所公开的实施方案中，可以将锯齿啾啾末端的输出频率恢复到初始值，而不显着地修改相位误差。

Description

在锁相回路中快速建立锯齿形斜坡产生
技术领域
公开技术涉及锁相回路。
背景技术
啁啾信号或啾啾可以指频率调制(FM)信号。啁啾信号可用于雷达应用，如确定对象的范围。啾啾信号的频率在一段固定的时间内变化。当作为时间的函数的期望频率呈锯齿形斜坡时，其可以被称为锯齿啁啾。可以使用斜坡发生器和/或在锁相回路中产生锯齿啁啾。
锁相回路(PLL)是闭合回路系统，用于通过振荡器锁定参考信号的相位。可以将PLL设计为具有特定类型(例如，类型I、类型II或更高)和特定顺序(例如，一阶、二阶或更高)。在系统理论中，类型可以指回路内积分器的数量，顺序可以参考PLL系统传递函数中分母的程度。顺序和类型都可以影响适用于可靠地生成锯齿波的PLL的功能。
发明内容
权利要求中描述的创新都有几个方面，其中没有一个单独的责任完全由理想的属性负责。在不限制权利要求的范围的情况下，现在将简要描述本公开的一些显着特征。
本公开的一个方面是锁相回路，包括回路滤波器和振荡器。回路滤波器被构造为提供具有小于1微秒的建立时间的锯齿波信号。振荡器耦合回路滤波器并被构造为基于所述锯齿波信号产生振荡信号。
振荡器可以是数控振荡器，并且锯齿波信号可代表振荡器调音字。
锁相回路还可包括在所述振荡器的输出和所述回路滤波器的输入之间的反馈路径中耦合的时数转换器。锁相回路可以是II型锁相回路。
回路滤波器可包括比例路径和采样电路。采样电路可被构造为从所述比例路径采样值。锯齿波信号可基于比例路径的输出和采样电路的输出。回路滤波器还可包括积分路径，并且锯齿波信号可基于积分路径的输出。积分路径可被构造为响应于指示锯齿波信号的新啁啾的信号复位。回路滤波器还可包括另一比例路径，其在锁相回路被锁定后非有源。
雷达装置可包括锁相回路。
在另一方面中，锁相回路包括回路滤波器和振荡器。回路滤波器包括比例路径和采样电路。采样电路被构造为从所述比例路径采样值。回路滤波器被构造为基于采样电路的输出和比例路径的输出提供锯齿波信号。振荡器耦合回路滤波器并被构造为基于所述锯齿波信号产生振荡信号。
回路滤波器可被构造为将锯齿波信号带至与啁啾末端相关的初始值，从而减少所述锯齿波信号的建立时间。
采样电路可被构造为响应于指示所述锯齿波信号的新啁啾的信号从所述比例路径中采样值。
回路滤波器还可包括积分路径，包括累加器。累加器可被构造为响应于指示锯齿形斜坡的新啁啾的信号复位。
回路滤波器可包括加和器。加和器可被构造为从包含比例路径的输出的值中减去采样电路的输出，以生成所述锯齿波信号。锯齿波信号可具有提供给锁相回路的参考时钟信号小于100个循环的建立时间。
回路滤波器还可包括另一比例路径，被构造为在锁相回路的采集模式下是有源的。
振荡器可包括数控振荡器，并且锯齿波信号可以是用于所述数控振荡器的输出调音字。
在另一方面中，在锁相回路中产生锯齿波信号的方法包括从所述锁相回路的回路滤波器采样信号，并且调节回路滤波器的输出。基于来自所述采样的值来调节回路滤波器的输出，使得回路滤波器的输出是具有缩小的建立时间的锯齿波信号。
该方法还可包括响应于指示所述锯齿形斜坡的啁啾的开始的啾啾开始信号，重置回路滤波器的累加器。
所述调节可以将所述回路滤波器的输出带至与啁啾末端相关的初始值。
锯齿波信号可具有小于1微秒的建立时间。
为了概括本公开，本文已经描述了创新的某些方面、优点和新颖特征。应当理解，根据任何特定实施例，不一定都可以实现所有这些优点。因此，可以以实现或优化本文教导的一个优点或优点组的方式来体现或实施创新，而不一定实现本文可教导或建议的其他优点。
附图说明
提供这些附图和相关描述以说明具体实施例，而不是限制性的。
图1是根据一个实施方案包括数字回路滤波器(DLF)的数字锁相回路(DPLL)的系统图。
图2显示与DPLL相关的锯齿形斜坡的频率与时间的图。
图3显示具有建立时间误差的测量的锯齿形斜坡的频率误差作为时间的函数的图。
图4显示根据实施方案包括DLF的DOLL的一部分的示意性框图。
图5显示包括图4的DLF的DPLL的内部锁相回路信号的模拟图。
图6将包括图4的DLF的DPLL产生的测量的锯齿形斜坡的图与由包括不同DLF的DPLL生成的测量的锯齿形斜坡的图进行比较。
图7是根据另一实施方案DPLL的一部分的示意性框图，被构造为提供振荡器调音字OTW。
具体实施方式
以下对某些实施例的详细描述给出了具体实施例的各种描述。然而，本文描述的创新可以以多种不同的方式来实现，例如，如权利要求所限定和覆盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，附图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比图中所示出的更多的元件和/或图中所示元件的子集。此外，一些实施例可以包括来自两个或更多个附图的特征的任何合适的组合。
数字锁相回路(DPLL)可以成为先进的互补金属氧化物半导体(CMOS)技术中频率合成的传统模拟电荷泵锁相回路(CP-PLL)的有吸引力的替代品。虽然CP-PLL仍然被广泛使用，但DPLL提供了在数字领域更容易实现的优势。这些优点可以包括提高性能和/或速度。DPLL相对于CP-PLL也可以减小尺寸和/或成本。例如，CP-PLL通常使用电压控制的振荡器，其可以对温度和电源变化敏感，而DPLL可被设计为基本上免受其环境和电源的影响。
也称为“锯齿啁啾”或“啁啾”的“锯齿波”是具有在时间上线性地变化并且是周期性的频率的信号。将参照图2讨论锯齿形斜坡的一个例子。锯齿形斜坡包括斜坡部分，其中信号的频率随时间线性地上升到其最大频率。锯齿形斜坡还包括快速过渡部分，其中波形从其最大频率快速复位到其最小或初始频率。锯齿波信号的带宽可以定义为最小和最大频率之间的频率范围。在从最大频率到最小频率的快速转换期间，由于DPLL的性质，可能会出现频率过冲和/或下冲。例如，DPLL的类型和/或顺序可以确定回路响应时间。反向响应时间反过来可以影响在几乎没有或没有频率误差的情况下建立锁定到正确的频率值所需的时间。因此，建立时间和频率误差可以显着提高性能标准。因此，需要开发一种可以快速建立时间以生成锯齿形斜坡的DPLL。
本文提供了数字锁相回路中快速建立锯齿形斜坡生成的装置和方法。描述了一种通过数字锁相回路(DPLL)生成的锯齿形斜坡的建立时间的方法。锯齿形斜坡可以具有包括斜坡部分和快速复位过渡部分的周期性波形，其中锯齿形斜坡被复位到其起始值。锯齿波末端的输出频率可以恢复到初始值，而不会明显地修改相位误差。这可以有利地利用DPLL的数字实现的特征。DPLL可以在锯齿斜坡结束之前对波形的斜坡部分采样数字信息，然后使用采样信息确定波形的准确值。这可以大大减少锯齿波之间的建立时间。
在一个实施例中，锁相回路包括回路滤波器和振荡器。回路滤波器可以提供锯齿波信号，其中锯齿波信号具有快速建立时间。建立时间可以小于1微秒。在某些情况下，建立时间可能小于0.5微秒。或者或另外，建立时间可以小于提供给包括回路滤波器的锁相回路的参考时钟信号的约100个周期。例如，当参考时钟频率为100MHz时，建立时间可以小于1微秒且小于大约100个参考时钟周期。在某些情况下，建立时间可以小于参考时钟信号的50个周期。振荡器可以基于所述锯齿波信号产生振荡信号。例如，振荡器可以是数控振荡器。例如，回路滤波器可以是数字回路滤波器。回路滤波器可以包括比例路径和从所述比例路径采样值排列的采样电路。比例路径的采样值可以调整回路滤波器的输出，从而减少锯齿波信号的建立时间。回路滤波器还可以包括积分路径，其包括频率开始上升时累加器被构造为复位与锯齿波信号相关联。
图1是数字锁相回路(DPLL)100的系统图，其包括根据一个实施方案的数字回路滤波器(DLF)106。除了DLF 106之外，所示的DPLL 100还包括加和器102、累加器104、数控振荡器(DCO)108、时转换器(TDC)/计数器110、以及微分块112。在加和器102的输入处提供频率指令字FCW。频率指令字FCW提供DPLL 100用于产生具有输出频率fout的输出信号的数字数据。
DPLL 100可以是包括时数转换器(TDC)和计数器的II型DPLL。TDC/计数器可以将输出相位以弧度转换为标准化为DCO时钟周期的十进制数。因此，所示的TDC/计数器110被标记为1/2π以表示其传递函数。然后，这个输出归一化相位被微分块112区分(在数字域中)，以产生相位检测器的数字化输出频率。如图1所示，相位检测器可以由加和器102和累加器104来实现。
TDC/计数器110和微分块112可以表示和建模DPLL中的系统级返回路径。差分块112的输出被提供给加和器102。加和器102可以从数字域中的频率命令字FCW减去差分的输出块112以提供差异Δf。该差异Δf可以应用于累加器104。在图1的系统中，加和器102和累加器104可以是在数字域中实现的相位检测器。
在图1中，累加器104的输出是相位误差。当DPLL 100处于产生斜坡信号的过程中时，相位误差可以具有可以是常数的非零值。图1的相位误差Φramp表示相位误差，而DPLL100在频域中作为时间的函数产生锯齿波信号。相位误差信号Φramp可以由DPLL 100中的数字字表示。在本文的教导中，锯齿形斜坡也可以被称为锯齿波信号、锯齿啁啾或“啁啾”。
相位误差Φramp被提供给DLF 106的输入。DLF106执行数字滤波操作以提供振荡器调音字OTW。振荡器调音字OTW被提供给DCO 108的输入，DCO 108进而提供具有输出频率fout的输出信号。DPLL的目标是将输出频率fout锁定到频率指令字FCW，使得频率误差Δf降低到零或几乎为零。
如图1的DPLL 100的示意性框图所示，DPLL 100的输入接收频率指令字FCW。频率指令字FCW是DPLL100的输入，DPLL100从该DPLL 100产生DPLL 100的输出时钟信号。可以从频率命令字FCW中减去微分块112的输出以提供频率误差Δf，其被积分以产生相位误差Φramp。该相位误差Φramp在被数字回路滤波器DLF 106滤波后，控制DCO 108产生期望的输出频率fout。输出频率fout的表达式可以根据参考时钟频率fref·由等式1给出
fout＝FCW·fref Eq.1
当频率命令字FCW是具有尖锐或快速转换的信号的数字表示时，由于系统响应时间，可能存在瞬时恢复时间。与DLF 106相关的教学可以补偿以下频率控制字FCW中的快速转换的OTW不准确之处
图2示出了与DPLL 100相关联的锯齿波的频率对时间的曲线图200。如图2所示，锯齿形斜坡是周期性的，周期为Tmod。每个锯齿波器具有斜坡部分202和尖锐的过渡部分204。锯齿波的斜坡部分可以通过周期性的分段线性关系来确定0和Tmod之间的时间t。
尖锐的过渡部分204表示锯齿波的一部分，其中锯齿波从其最大频率fmax重置到其最低频率值fmin。显示出尖锐的转变204有时会在在时间上被时间Tmod·间隔的tr1和tr2发生。如图2所示，信号带宽BW是最大频率fmax和最小频率fmin的差值。在复位锯齿波器的时刻tr1和tr2，DPLL处于暂态状态时可能会发生较大的频率误差Δf。
这种瞬时持续时间可以是啁啾持续时间的重要部分，同时产生用于范围多普勒分析的快速斜坡。如本文所教导的，包括补偿瞬时错误的DLF 106的DPLL 100可以改善建立时间。此外，这里的教导可以应用于包括类似于图2的快速过渡部分204的快速过渡部分的其他啁啾波形。虽然图2示出了具有频率增加的斜坡的锯齿波信号，但是这里讨论的任何合适的原理和优点可以应用于频率降低然后具有尖锐转变的锯齿波信号。尽管图2示出了示例性齿轮传感器的曲线图200，但是本文的教导可以应用于产生其中存在诸如斜坡部分202的斜坡部分的其它周期性频率信号或波形，但是其中斜坡部分在已知带宽BW上线性增加或减小。在斜坡部分期间，DPLL 100可以获得锁定到稳态条件，使得可以使用DLF 106内的数字信息来校正快速转换部分之后的瞬态误差。
图3示出了具有相对大的建立时间误差的测量的锯齿形斜坡302和304的频率误差Δf作为时间的函数的曲线图300。如图3所示，当DPLL不包括补偿时，建立时间误差的持续时间可以为大约7微秒。相对较长的建立时间可以限制所产生的斜坡的有用持续时间。
PLL易于建立时间误差，如图3所示，当配置为II型模式时，通常用于生成斜坡的模式。当II型PLL锁定到单个频率时，其相位误差可以接近零的稳态值。另一方面，当锁定到锯齿波器或类似的频率斜坡信号时，相位误差Φramp可以达到非常稳定的非零稳态值，其是包括所产生的斜坡的斜率和回路滤波器系数的几个参数的函数。例如，相位误差Φramp可以是斜率A Hz/s和比例积分(PI)滤波器ρ的积分系数的函数。因此，斜坡的陡度和/或斜率以及DPLL类型(例如，II型)和回路滤波器的性质可以是确定DPLL如何锁定到相位误差Φramp的稳态值的因素。
图3中观察到的大约7微秒(μs)的相对较大的建立时间可能是从初始值零开始尝试获取相位误差Φramp的DDPLL的结果。
在典型情况下，DPLL的回路滤波器系数和参考时钟频率是固定的。因此，DPLL从一个锯齿波到下一个锯齿波获取的相位误差Φramp保持不变，只要所产生的斜坡的斜率是恒定的，并且振荡器增益被正确估计和/或不变化。这表明，通过在每个啁啾的开始处改变DPLL频率，而不会干扰获取的相位误差，可以大大减少后续啁啾的建立时间。
图4示出了包括根据实施方案的DLF401的DPLL的一部分的示意性方框图。DLF 401是图1的DLF 106的示例。因此，DLF 401例如可以在DPLL 100中实现。所示的DLF 401从相位检测器402接收相位误差Φramp，并生成例如图1的DCO 108的DCO的振荡器调音字OTW。DLF401包括比例块404、数字存储器元件406、比例块408、积分系数块412、累加器414、数字存储元件416以及加和器410。
DLF 401的第一比较路径包括比例块404和数字存储器元件406。比例块404和数字存储器元件406连接在相位检测器402和加和器410之间以作为具有比例系数α1·的比例滤波器路径操作。如图4所示，比例块404接收相位误差Φramp并将其乘以比例系数α1·。数字存储元件406由控制信号fine2acq控制，以向加和器410提供第一输出在某些实施方案中，DLF根据本文所讨论的任何合适的原理和优点可以在没有比例块403和数字存储元件406的情况下实现。
DLF 401的第二比例路径包括比例块408。如图所示，比例块408连接在相位检测器402和加和器410之间，以作为具有比例系数α2的比例滤波器路径操作。比例块408接收相位误差Φramp并将其乘以比例系数α2以产生第二输出第二输出由加法器410的比例块408提供。
DLF 401的积分路径包括积分系数块412和累加器414。积分系数块412和累加器414连接在相位检测器402和加和器410之间，以作为具有积分系数ρ的积分滤波器路径运行。如图4所示，相位误差由积分系数块412接收并乘以积分系数ρ。然后，积分系数块412的输出由累加器414积分以产生积分输出OTWI。集成输出OTWI由累加器414提供给加和器410。
当DPLL 100被解锁时，具有数字存储元件406的比例块404可被启用，然后当DPLL100被锁定时被冻结。一旦DPLL 100获得锁定，控制信号fine2acq可以控制数字存储元件406以冻结或保持第一输出的值因此，包括比例块404的第一比较路径可以仅在采集期间有效，并且一旦DPLL 100被锁定，则可以冻结第一输出数字存储器元件406可以使用触发器或其他合适的状态元素来取代例如比例块404的输出。
一旦DPLL 100获取锁定，则第一输出可以由数字存储元件406保持固定，并且相位误差Φramp的滤波通过用作比例积分(PI)滤波器的第二比例路径和积分路径进行。在这种操作模式下，可以通过公式2来表示在加和器410的两个比例路径和积分路径的输出端由DLF401产生的振荡器调音字OTW的一部分。
采样电路可以从回路滤波器的比例路径采样一个值，用于在锯齿波信号的急剧转换后改善建立时间。例如，在DLF 401中，数字存储元件416被构造为从DLF 401的第二比较路径采样的值数字存储元件416被构造为接收斜坡复位信号chirp_start。如下面更详细地讨论的，数字存储元件416和斜坡复位信号chirp_start可用于有利地调整振荡器调音字OTW以将DPLL响应时间改进为锯齿形斜坡中的尖锐转变。
将提供更详细的分析，首先对锯齿形斜坡的DLF 401进行分析。当锁定到单个频率时，相位检测器402的输出可以等于或近似等于零。因此，锯齿形斜坡开始处的振荡器调音字OTW可以由等式3表示。
振荡器调音字OTW的初始值OTWstart的等式3可以对应于图2中的时间零点，其中DPLL刚刚获取锁定，并且控制信号fine2acq已经将数字存储器元件404的输出锁定到固定频率，如上所述。
接下来，将描述在锯齿形斜坡的斜坡部分期间的DLF 401的比例和积分路径的响应。虽然锯齿形斜坡的频率正在上升，但相位检测器的输出给出了非零常数相位误差Φramp。PI滤波器输入端的非零相位误差Φramp由DLF401的比例和积分路径在输出端产生斜坡。微积分表示常数的积分导致斜坡。由OTWramp，表示的常数相位误差Φramp的振荡器调音字OTW，的斜坡的一部分可以由等式4表示。
类似于等式2，由于比例块406、比例块408以及具有累加器414的积分系数块412，等式4示出了振荡器调音字的组成部分。然而，等式4不考虑数字存储元件416对输出调音字OTW的影响。
对于具有持续时间Tmod的锯齿啁啾，在啁啾的末端的振荡器调音字OTW的一部分可以由表达式5表示。
由于比例块406、比例块408以及具有累加器414的积分系数块412，从等式4导出的等式5还示出了示出了振荡器调音字的组成部分。然而，等式5不考虑数字存储元件416对输出调音字OTW的影响。
作为锯齿形斜坡的最大和最小频率之间的差异的带宽BW也可以与啁啾起始和啁啾末端的振荡器调音字OTW的差异相关，如等式6所示。
BW＝(α2·φramp+ρ·φramp·Tmod)*kv Eq.6
等式4和6导出的等式6通过振荡器增益kv·将带宽BW与频率差OTWend-OTWstart相关联。
为了减少和/或最小化连续啁啾之间的建立时间，后续啁啾开始处的振荡器调音字可以从值OTWend瞬间改变为值OTWstart，而不会影响回路。这可以通过使用如图4所示的数字存储元件416和斜坡复位信号chirp_start来实现。振荡器调音字整体部分OTWI可以通过使用斜坡复位信号chirp_start在锯齿形斜坡的开始处复位累加器414而变为零。
比例部分遵循保持不变的相位误差。因此，一旦复位脉冲chirp_start被禁止，振荡器调音字比例部分恢复到其原始值，从而导致回路中的干扰。为了补偿比例部分可以是触发器的数字存储器元件416在其输入端接收振荡器调音字比例部分并将采样调音字提供给加和器410。当调音字比例部分以斜坡复位信号chirp_start，设定的间隔被采样，加和器410可以减去采样的调音字以补偿上述回路中的干扰。因此，数字存储元件416作为采样电路操作以对调音字比例部分采样。
因此，使用斜坡复位信号chirp_start，和数字存储元件，等式2的振荡器调音字OTW可以表示为等式7所示：
在等式7中，采样的调音字是每个锯齿波(啁啾)末端的振荡器调音字OTW的比例部分的采样值。减去采样的调音字补偿等式2的振荡器调音字OTW，使得当锯齿形斜坡从其值OTWend转换到值OTWstart，时，相位检测器的输出不应受到干扰。
尽管图4示出了数字回路滤波器DLF 106的实现，但是其他配置也是可能的。例如，DLF 106可以是具有数字组件和模拟组件的回路滤波器。此外，加和器410提供的振荡器调音字OTW可以首先被施加到D/A转换器，然后D/A转换器的输出可以被施加到诸如VCO的振荡器。
图5示出了图1的DPLL 100的内部相位锁定回路信号的模拟图，其中DLF由图4的DLF 401实现。图5说明了使用上述快速稳定斜坡生成方法的优点。第一曲线502示出作为时间的函数是周期性的锯齿形斜坡的频率指令字FCW。第二曲线504示出相位误差Φramp，其获得与图1中用斜坡输入操作的DPLL 100一致的恒定值。根据DPLL系统理论，相位误差Φramp在随后的锯齿形斜坡(啁啾)期间保持相对恒定的值。
第三曲线506示出了斜率复位信号chirp_start，其中非零周期脉冲被提供以在新的锯齿波的开始处发出信号。如上面关于图4的DLF 401所描述的，在每个非零脉冲上，可以复位PI滤波器中的累加器414。这又可以使振荡器调音字整体部分OTWI复位，如第四条曲线508所示。
此外，在斜坡复位信号chirp_start的每个非零周期脉冲上，如由第五曲线510所示的调音字比例部分被采样，使得该存储器元件416可以提供如第六曲线512所示的采样调音字振荡器调音字比例部分遵循相位误差，并在每个锯齿形斜坡(啁啾)的开始进行采样。第七曲线544示出了在图4的加和器410的输出端提供的振荡器调音字OTW。最后，还显示了频率误差Δf的第八曲线516。
如图5的曲线514和502所示，初始频率误差Δf相对较大(大于2MHz)，并且对应于建立时间的约7微秒(μs)。然而，随后的锯齿形斜坡(啁啾)会产生小得多的错误，并减少了1μs的建立时间。在第一个锯齿形斜坡期间，DPLL 100的DLF 106还没有机会获得产生斜坡所需的目标相位误差。在第一斜坡和每个复位信号chirp_start之后，曲线504和510表示相位误差Φramp和振荡器调音字比例部分达到稳定的稳态值。一旦发生这种情况，DLF 106补偿DPLL 100，使得曲线514的频率误差Δf变得接近零或几乎为零。
图6比较了由包括图4的DLF的DPLL产生的测量的锯齿形斜坡的曲线602与由包括常规DLF的DPLL生成的测量的锯齿形斜坡的曲线604。产生的斜坡的带宽BW为100MHz并且斜坡在20μs中从9.5GHz到9.6GHz。对于具有图4的DPL 401的DPLL，建立时间大大降低，如曲线602所示。
尽管图4与DPLL有关，DPLL包括被配置为具有积分路径的累加器414的PI滤波器的DLF 401和具有比例块408的比例路径，但是其他配置也是可能的。例如，DPLL可以是不同的顺序或不同类型(I、II、III、IV或更高版本)。在一些配置中，可以去除具有比例块404和数字存储元件406的比例路径。在一些其它配置中，可以实现具有累加器的更大或更小的比例路径和/或积分路径。图7示出了附加实施例的示例，其中更大或更少的比例和/或积分路径包括在补偿元件中。图7所示的回路滤波器例如可以实现图1的DLF 106。图4和/或7的DLF的特征的任何合适的组合可以彼此一起实现。
图7是根据另一实施例的DPLL被构造用于提供振荡器调音字OTW的部件800的示意性框图。DPLL的部件800包括DLF 806和相位检测器402。DLF 806类似于图4的DLF 401，除了它包括具有积分系数块812和累加器814的附加积分路径。图4的加和器410也由具有附加输入的加和器810代替。如图7所示，累加器814向加和器810提供附加的振荡器调音字整体部分OTWI2。为了补偿锯齿形斜坡开始处的振荡器调音字OTW，累加器814(像累加器414一样)接收斜坡复位信号chirpstart·。反过来，这可以在每个锯齿形斜坡的起点处重新设置振荡器调音字整体部分OTWI2。
本文讨论的任何原理和优点都可以应用于其他系统，而不仅仅是上述的系统。一些实施例可以包括本文所阐述的特征和/或优点的子集。上述各种实施例的元件和操作可以组合以提供其他实施例。本文所讨论的方法的作用可以以适当的任何顺序进行。此外，本文讨论的方法的行为可以适当地串行或并行地执行。虽然电路以特定布置示出，但是其他等效布置也是可能的。
上述一些实施例提供了与DPLL相关的示例。然而，实施例的任何合适的原理和优点可以适用于电荷泵PLL。更一般来说，本文讨论的任何原理和优点可以结合从本文任何教导中受益的任何其它系统、装置或方法来实现。例如，本文讨论的任何原理和优点可以与需要减少锯齿波信号建立时间的任何设备相结合来实现。
本公开的方面可以在各种电子设备中实现。例如，根据本文讨论的任何原理和优点实现的上述DPLL中的一个或多个可以包括在各种电子设备中。电子设备的示例可以包括但不限于雷达系统、雷达检测器、消费电子产品、诸如半导体管芯和/或封装模块的消费电子产品的部件、电子测试设备、无线通信设备等。电子设备的示例还可以包括通信网络。消费电子产品可以包括但不限于诸如智能电话、膝上型计算机、平板电脑、诸如智能手表或耳机的可穿戴计算设备、汽车、摄像机、相机、数码相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括未完成的产品，包括那些用于工业和/或医疗应用的电子设备。
除非上下文另有明确要求，否则在整个说明书和权利要求书中，“包括”，“包含”，“含有”，“具有”等词将以包容性的意思来解释，而不是排他或详尽的意思。也就是说，在“包括但不限于”的意义上。本文中通常使用的“耦合”或“连接”这两个词是指可以直接连接或以任何方式连接的两个或多个元件的一个或多个中间元件。因此，尽管附图中所示的各种原理图描绘了元件和部件的示例性布置，但是在实际实施例中可以存在额外的中间元件、装置、特征或部件(假设所描绘的电路的功能性不受不利影响)。此外，在本申请中使用时，“本文”、“上文”、“以下”和类似输入的词语均应作为整体而不是本申请的任何特定部分引用本申请。在上下文允许的情况下使用单数或复数的具体实施方式中的词也可以分别包括复数或单数。提及两个或多个项目的列表中的“或”一词旨在涵盖以下所有词语的解释：列表中的任何项目、列表中的所有项目、以及列表中的项目的任意组合。本文提供的所有数值或距离旨在包括测量误差内的相似值。
虽然已经描述了某些实施例，但是这些实施例仅仅是作为示例提出的，并不意图限制本公开的范围。实际上，本文描述的新颖的装置、系统和方法可以以各种其他形式来体现。此外，在不脱离本公开的精神的情况下，可以对本文所述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本公开的范围和精神内的这些形式或修改。

Claims (20)

1.锁相回路，包括：
回路滤波器，被构造为提供锯齿波信号，其中所述锯齿波信号具有小于1微秒的建立时间；和
耦合所述回路滤波器的振荡器，所述振荡器被构造为基于所述锯齿波信号产生振荡信号。
2.权利要求1所述的锁相回路，其中所述振荡器是数控振荡器并且所述锯齿波信号代表振荡器调音字。
3.权利要求1所述的锁相回路，还包括在所述振荡器的输出和所述回路滤波器的输入之间的反馈路径中耦合的时数转换器。
4.权利要求1所述的锁相回路，其中所述锁相回路是II型锁相回路。
5.权利要求1所述的锁相回路，其中所述回路滤波器包括比例路径和采样电路，所述采样电路被构造为从所述比例路径采样值，并且所述锯齿波信号基于所述比例路径的输出和所述采样电路的输出。
6.权利要求5所述的锁相回路，其中所述回路滤波器还包括积分路径，被构造为响应于指示锯齿波信号的新啁啾的信号复位，并且其中所述锯齿波信号基于所述积分路径的输出。
7.权利要求6所述的锁相回路，其中所述回路滤波器还包括另一比例路径，其在锁相回路被锁定后非有源。
8.雷达装置，包括权利要求1所述的锁相回路。
9.锁相回路，包括：
回路滤波器，包括比例路径和采样电路，所述采样电路被构造为从所述比例路径采样值，其中所述回路滤波器被构造为基于采样电路的输出和比例路径的输出提供锯齿波信号；和
耦合所述回路滤波器的振荡器，所述振荡器被构造为基于所述锯齿波信号产生振荡信号。
10.权利要求9所述的锁相回路，其中所述回路滤波器被构造为将锯齿波信号带至与啁啾末端相关的初始值，从而减少所述锯齿波信号的建立时间。
11.权利要求9所述的锁相回路，其中所述采样电路被构造为响应于指示所述锯齿波信号的新啁啾的信号从所述比例路径中采样值。
12.权利要求9所述的锁相回路，其中所述回路滤波器还包括积分路径，包括累加器，被构造为响应于指示锯齿形斜坡的新啁啾的信号复位。
13.权利要求9所述的锁相回路，其中所述回路滤波器包括加和器，被构造为从包含比例路径的输出的值中减去采样电路的输出，以生成所述锯齿波信号。
14.权利要求9所述的锁相回路，其中所述锯齿波信号具有提供给锁相回路的参考时钟信号小于100个循环的建立时间。
15.权利要求9所述的锁相回路，其中所述回路滤波器还包括另一比例路径，被构造为在锁相回路的采集模式下是有源的。
16.权利要求9所述的锁相回路，其中所述振荡器包括数控振荡器，其中所述锯齿波信号是用于所述数控振荡器的输出调音字。
17.一种在锁相回路中产生锯齿波信号的方法，该方法包括：
从所述锁相回路的回路滤波器采样信号；和
基于来自所述采样的值来调节回路滤波器的输出，使得回路滤波器的输出是具有缩小的建立时间的锯齿波信号。
18.权利要求17所述的方法，还包括响应于指示所述锯齿形斜坡的啁啾的开始的啾啾开始信号，重置回路滤波器的累加器。
19.权利要求17所述的方法，其中所述调节将所述回路滤波器的输出带至与啁啾末端相关的初始值。
20.权利要求17所述的方法，其中所述锯齿波信号具有小于1微秒的建立时间。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
US10931290B2 (en) 2018-03-30 2021-02-23 Analog Devices International Unlimited Company Fast settling ramp generation using phase-locked loop
US10886905B1 (en) * 2019-01-24 2021-01-05 Dialog Semiconductor B.V. Signal generator with coherent phase output
EP3739760A1 (en) * 2019-05-15 2020-11-18 NXP USA, Inc. Methods and apparatuses for digitally controlled oscillator frequency resolution control
US11228318B1 (en) 2020-10-29 2022-01-18 Nxp B.V. Bandwidth adjustability in an FMCW PLL system
US11431342B2 (en) * 2020-12-24 2022-08-30 Stmicroelectronics International N.V. High performance phase locked loop for millimeter wave applications
EP4064569A1 (en) * 2021-03-23 2022-09-28 Nxp B.V. Type-i plls for phase-controlled applications
US12021552B2 (en) * 2021-12-30 2024-06-25 Texas Instruments Incorporated Intermediate frequency amplifier with a configurable high-pass filter
US20240039563A1 (en) * 2022-07-26 2024-02-01 Bae Systems Information And Electronic Systems Integration Inc. Method for rapid baseline recovery for irregular frequency content large dynamic range unipolar data signals

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757279A (en) * 1986-10-08 1988-07-12 Alcatel Method and apparatus for assisting a phase lock loop in obtaining acquisition
JPH05152947A (ja) * 1991-11-29 1993-06-18 Nec Corp 位相同期回路
JPH08181607A (ja) * 1994-12-26 1996-07-12 Sony Corp Ｐｌｌ回路におけるロックインタイム制御方式
JP2002076886A (ja) * 2000-06-30 2002-03-15 Texas Instruments Inc デジタル小位相検出器
US20060170470A1 (en) * 2005-02-03 2006-08-03 Ping-Ying Wang Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof
US20070024383A1 (en) * 2005-07-28 2007-02-01 Zarlink Semiconductor Inc. Phase Locked Loop Fast Lock Method
US20070120586A1 (en) * 2005-11-24 2007-05-31 Alexander Tyulpanov Phase-locked loop
CN101160722A (zh) * 2005-04-18 2008-04-09 Nxp股份有限公司 电路布置、具体是锁相环、及其相应方法
US20110148530A1 (en) * 2009-12-19 2011-06-23 Hans Geltinger Oscillator with capacitance array
KR20110087091A (ko) * 2010-01-25 2011-08-02 인하대학교 산학협력단 첩 확산 스팩트럼 시스템에서 이용되는 자동 이득 조절 방법 및 장치
KR20130099310A (ko) * 2012-02-29 2013-09-06 삼성탈레스 주식회사 적응형 스케줄러를 이용한 ｆｍｃｗ 레이더 시스템
US8786341B1 (en) * 2013-03-15 2014-07-22 Silicon Laboratories Inc. Frequency synthesizer with hit-less transitions between frequency- and phase-locked modes
CN104378108A (zh) * 2014-12-04 2015-02-25 龙迅半导体科技(合肥)有限公司 一种时钟信号输出方法和电路
CN104956591A (zh) * 2013-01-30 2015-09-30 德克萨斯仪器股份有限公司 锁相回路和用于操作该锁相回路的方法
US9397675B1 (en) * 2015-07-31 2016-07-19 Shure Acquisition Holdings, Inc. Hybrid frequency synthesizer and method
CN105811924A (zh) * 2015-01-20 2016-07-27 三星电子株式会社 在pvt变化期间稳定的时钟发生器和具有其的片上振荡器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7277518B2 (en) 2003-11-20 2007-10-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Low-jitter charge-pump phase-locked loop
EP2237418B1 (en) 2009-04-03 2017-10-04 Nxp B.V. Frequency synthesiser
JP5317851B2 (ja) * 2009-06-26 2013-10-16 新日本無線株式会社 周波数掃引回路
US9014653B2 (en) 2012-09-16 2015-04-21 Technische Universiteit Delft High-IF superheterodyne receiver incorporating high-Q complex band pass filter
EP2930847A1 (en) 2014-04-08 2015-10-14 Dialog Semiconductor B.V. Fast settling phase locked loop (pll) with optimum spur reduction
JP6331918B2 (ja) * 2014-09-19 2018-05-30 三菱電機株式会社 位相同期回路
US10727848B2 (en) 2015-07-08 2020-07-28 Analog Devices Global Phase-locked loop having a multi-band oscillator and method for calibrating same

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757279A (en) * 1986-10-08 1988-07-12 Alcatel Method and apparatus for assisting a phase lock loop in obtaining acquisition
JPH05152947A (ja) * 1991-11-29 1993-06-18 Nec Corp 位相同期回路
JPH08181607A (ja) * 1994-12-26 1996-07-12 Sony Corp Ｐｌｌ回路におけるロックインタイム制御方式
JP2002076886A (ja) * 2000-06-30 2002-03-15 Texas Instruments Inc デジタル小位相検出器
US20060170470A1 (en) * 2005-02-03 2006-08-03 Ping-Ying Wang Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof
CN101160722A (zh) * 2005-04-18 2008-04-09 Nxp股份有限公司 电路布置、具体是锁相环、及其相应方法
US20070024383A1 (en) * 2005-07-28 2007-02-01 Zarlink Semiconductor Inc. Phase Locked Loop Fast Lock Method
US20070120586A1 (en) * 2005-11-24 2007-05-31 Alexander Tyulpanov Phase-locked loop
US20110148530A1 (en) * 2009-12-19 2011-06-23 Hans Geltinger Oscillator with capacitance array
KR20110087091A (ko) * 2010-01-25 2011-08-02 인하대학교 산학협력단 첩 확산 스팩트럼 시스템에서 이용되는 자동 이득 조절 방법 및 장치
KR20130099310A (ko) * 2012-02-29 2013-09-06 삼성탈레스 주식회사 적응형 스케줄러를 이용한 ｆｍｃｗ 레이더 시스템
CN104956591A (zh) * 2013-01-30 2015-09-30 德克萨斯仪器股份有限公司 锁相回路和用于操作该锁相回路的方法
US8786341B1 (en) * 2013-03-15 2014-07-22 Silicon Laboratories Inc. Frequency synthesizer with hit-less transitions between frequency- and phase-locked modes
CN104378108A (zh) * 2014-12-04 2015-02-25 龙迅半导体科技(合肥)有限公司 一种时钟信号输出方法和电路
CN105811924A (zh) * 2015-01-20 2016-07-27 三星电子株式会社 在pvt变化期间稳定的时钟发生器和具有其的片上振荡器
US9397675B1 (en) * 2015-07-31 2016-07-19 Shure Acquisition Holdings, Inc. Hybrid frequency synthesizer and method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
堤 恒次: "ループフィルタ極性切り替え形 高速チャープ信号生成 PLL-IC", 《IEICE TECHNICAL REPORT》 *

Also Published As

Publication number Publication date
JP6707503B2 (ja) 2020-06-10
CN107896109B (zh) 2021-05-28
US10340926B2 (en) 2019-07-02
US20180097522A1 (en) 2018-04-05
DE102017122871A1 (de) 2018-04-05
JP2018082428A (ja) 2018-05-24

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