CN106941351A - 用于随机扩频调制器的双校准环路 - Google Patents

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Abstract

本公开涉及用于随机扩频调制器的双校准环路。装置和技术的代表性实施提供了用于扩频PLL装置调制器的校准。第一校准环路包括互相关器以使被注入到PLL装置的信号路径中的随机或伪随机信号的序列与PLL装置的相位误差信号相互关联。第二校准环路包括带宽调谐器以调谐PLL装置的带宽和减小PLL装置的抖动。

Description

用于随机扩频调制器的双校准环路
技术领域
本公开涉及用于随机扩频调制器的双校准环路。
背景技术
典型地，数字核中使用的定时信号通过片上时钟发生单元或频率合成器来传送。时钟发生单元可以是锁相环(PLL)装置，其也可以以数字PLL的形式来实施。然而，这样的定时信号对于利用数字核的系统的其他部分可能是电磁干扰(EMI)的源。不期望的电磁能量可能会传播遍及整个系统，或传播到外部环境，并可能引起对其他易受影响的装置的不利效果。
在诸如汽车和消费电子工业等的各种行业中的电磁兼容性(EMC)要求例如对电子设备的电磁辐射的发射施加了严格限制。于是，已开发出扩频时钟用于在数字核中使用，其将电磁能量扩展在宽频谱上，由此减小了在给定频率处或附近的能量的幅度。扩频时钟可以通过例如利用低频模式来调制PLL的输出频率而产生，从而有效地减小了峰值频谱电磁发射，低频模式将时钟信号的能量“扩展”在较宽带宽上。
在一些微控制器中，典型地使用单个源来产生用于数字核与低速数据外设两者的时钟。在这种情况下，不可以使用标准低频周期性调制，因为由调制引起的累加抖动可能会超过数字外设的指定抖动限制，从而引起了传输失败。例如，具有1.5％的峰-峰调制幅度(MA)的50kHz三角调制产生37.5ns的累加抖动。这样的手段不能用于具有严格的最大抖动容限(例如，10ns最大抖动)的应用。
发明内容
根据本公开的一个方面，提供了一种电路，包括：用于锁相环(PLL)装置的第一校准环路，包括互相关器以使被注入到所述PLL装置的信号路径中的随机或伪随机信号的序列与所述PLL装置的相位误差信号相互关联；以及用于所述PLL装置的第二校准环路，包括带宽调谐器以调谐所述PLL装置的带宽并减小所述PLL装置的抖动。
根据本公开的另一方面，提供了一种设备，包括：数字控制振荡器(DCO)，用以生成定时信号；值发生器，被布置成生成随机或伪随机值的序列，以调制所述定时信号的频率以形成扩频定时信号；第一校准环路，包括互相关器以使所述随机或伪随机值的序列与用于调谐所述DCO的相位误差相互关联；以及第二校准环路，用以检测以及校正所述DCO的增益的偏差。
根据本公开的又一方面，提供了一种校准锁相环(PLL)装置的方法，包括：使被注入到PLL装置的信号路径中的随机或伪随机信号与所述PLL装置的相位误差信号之间互相关；以及基于所述PLL装置的一个或多个部件的实际增益与预期增益的偏差来调谐所述PLL装置的带宽。
根据本公开的又一方面，提供了一种电路，包括：
第一锁相环(PLL)装置，包括：
第一数字控制振荡器(DCO)，用以生成第一定时信号；
值发生器，被布置成生成随机或伪随机值的序列，以调制所述第一定时信号的频率以形成扩频定时信号；
第一数字环路滤波器，被布置在所述第一DCO的输入信号路径中以控制所述第一DCO；以及
校准环路，被布置成检测实际调制增益与预期调制增益的偏差，并基于所述检测将第一校正因子应用于所述第一数字环路滤波器的第一积分参数和/或将第二校正因子应用于所述第一数字环路滤波器的第一比例参数；以及
第二PLL装置，包括：
第二DCO，用以生成第二定时信号；
第二数字环路滤波器，被布置在所述第二DCO的输入信号路径中以控制所述第二DCO，所述第二PLL装置通过将所述第一校正因子应用于所述第二数字环路滤波器的第二积分参数和/或将所述第二校正因子应用于所述第二数字环路滤波器的第二比例参数来校准。
附图说明
参照附图来阐述详细描述。在图中，附图标记的最左侧数字标识附图标记首次出现所在的图。不同图中的相同附图标记的使用标识相似的或同样的项。
对于该讨论，图中图示出的装置和系统被示出为具有大量部件。如本文所描述的装置和/或系统的各种实施可以包括更少部件并且保持在本公开的范围内。替代地，装置和/或系统的其他实施可以包括附加的部件，或者所描述的部件的各种组合，并且保持在本公开的范围内。
图1是根据一个实施方式的包括随机或伪随机发生器的示例锁相环(PLL)装置的框图。
图2是根据一个实施方式的图1的示例PLL装置的线性模型。
图3是根据一个实施方式的包括双校准环路的示例PLL装置的线性模型。
图4是根据一个实施方式的示例PLL装置的累加器、相位检测器和环路滤波器的框图。
图5是示出了根据一个实施方式的用于环路滤波器的示例校正因子的表。
图6是图示出根据一个实施方式的用于校准扩频PLL装置的示例过程的流程图。
具体实施方式
概述
装置和技术的代表性实施提供了用于经扩频调制的PLL装置的校准。例如，校准可以减小PLL装置的电磁干扰(EMI)，同时将短期和长期抖动减至最低程度，从而允许了将PLL装置用在较宽范围的应用中。在诸如锁相环(PLL)装置等的频率合成器中，定时信号基于输入信号和/或控制字而生成。可以生成并使用随机或伪随机值的序列来调制频率合成器的输出信号，从而产生扩频定时信号。
虽然扩频定时信号减小了在感兴趣的频率处的峰值EMI能量，但是在一些情况中会产生短期和长期抖动。双校准布置可以与PLL装置一起使用以缓解短期和长期抖动并维持电磁兼容性。在一个实施方式中，第一校准环路包括互相关器以使注入到PLL装置的信号路径中的随机或伪随机信号的序列与PLL装置的相位误差信号相互关联。在另一实施方式中，第二校准环路包括带宽调谐器，以调谐PLL装置的带宽并减小PLL装置的抖动。
在本公开中讨论校准扩频时钟发生器(例如，诸如经调制的PLL装置)的各种实施方式和技术。参照图中图示出的示例PLL装置框图来讨论技术和装置。然而，所讨论的技术和装置可以应用于各种频率合成器设计、电路和装置中的任何一个，并且保持在本公开的范围内。此外，本文所讨论的技术和装置在数字PLL装置的环境中被提及以便于讨论和说明方便。技术和/或装置也可以用在其他实施方式、电路、系统和类似物中，包括数字、模拟或混合信号PLL系统，以生成扩频定时信号并校准电磁兼容性和减小的抖动。
所公开的技术和装置的优势是多种多样的，并且包括：1)恒定的相位裕度，从而改善了同步接口与外部系统的互操作性；2)发射频谱的更好的扩展；3)一致的PLL装置带宽；4)减小了的短期和长期抖动；5)改善的与装置、系统和应用的电磁兼容性，例如更好的EMI缓解；和6)在数字核中的功率与面积优势。所公开的技术也可能存在其他优势。
在下面使用多个示例更详细地说明了实施方式。尽管在这里和在下面讨论了各种实施方式和示例，但是通过将各个实施方式和示例的特征和元件组合，进一步的实施方式和示例是可能的。
示例PLL装置布置
图1是根据一个实施方式的示例锁相环(PLL)装置100的框图。图2是根据一个实施方式的图1的示例PLL装置的线性模型的图示。需要理解的是，PLL装置100(包括类似的频率合成器布置)可以被实施为独立的电路、设备或装置，或者作为另一系统(例如，与其他部件、处理器等等集成)的一部分。
图1至图6的图示和所描述的技术与装置是为了便于讨论，并且不是旨在限制性的，并且可以应用于其他类型的频率合成器(例如，直接模拟合成器、直接数字合成器、整数-N、分数-N、数字相位合成器等等)，或其他PLL设计，而不脱离本公开的范围。在各种实施方式中，PLL装置100的一个或多个部件可以至少部分以硬件来实施。例如，PLL装置100中的一些部件可以至少部分使用累加器、加法器、触发器、反相器和类似物来实施。在一些情况中，可以使用附加的或备选的部件来实施本文中所描述的技术。
如图1和图2中所示，PLL装置100基于控制字102和/或输入信号104生成(即，合成)输出信号(例如，定时信号)FOUT。数字控制振荡器(DCO)106生成输出信号FOUT，其在一些实施例中可以是多相信号。输出信号FOUT由相位量化器108进行处理以生成相位信息，相位信息被从累加的(经由累加器110)频率控制字(FCW)102中减去。所产生的相位误差(Ne)可以经由数字环路滤波器(DLF)112被用来调谐DCO 106的频率。
在如图1和图2所示的实施方式中，随机或伪随机序列经由随机发生器114(例如，诸如伪随机二进制序列(PRBS)发生器)被生成并被添加至DLF 112输出，以形成扩频输出。例如，随机或伪随机序列调制PLL装置100的输出频率FOUT，从而产生了对时钟信号的能量的扩频效果。调制输出频率将能量扩展在较宽带宽上，并且有效地减小峰值频谱电磁发射。因为随机或伪随机调制(RM)必须得快(大于PLL装置100带宽)，所以随机或伪随机序列不能在反馈路径处或FCW 102处被注入，因为去往PLL 100输入的传递函数是低通的。
在一个实施方式中，如图1和图2所示，随机或伪随机序列被注入如下信号路径中，该信号路径包括DLF 112的输出和去往DCO 106的输入。去往PLL 100输出的传递函数是高通的，所以随机或伪随机调制被几乎无失真地传递。在没有可随时间的推移而累加的低频抖动的影响下，平均PLL 100输出频率等于标称频率。
在一个实施方式中，随机发生器114可以使用线性反馈移位寄存器(LFSR)202(例如，如图2所示)来实施，并且可以由参考时钟FREF定时。用于LFSR 202的位长度的选择可以经受权衡。例如，具有太少位的LFSR 202可以迅速地产生重复的序列，并且可以引入能够限制EMI减小的杂散谱调(spurious spectral tone)。然而，具有很多位的LFSR 202会增加面积、功率和(潜在地)累加的抖动。在一个实施方式中，作为良好的平衡可以使用具有10位的LFSR 202(如图2所示)。在其他实施方式中，可以根据所期望的特性使用具有更多或更少位的LFSR 202。
参见图2，包括随机或伪随机序列(归一化到范围[-1:1])的LFSR202的输出“r”在被添加到DLF 112输出之前乘以调制增益g0。所产生的峰-峰调制幅度是2×g0×KDCO，其中KDCO是DCO 106的增益，并且可以通过调整g0来改变。
示例双校准布置
图3是根据一个实施方式的包括双校准环路的示例PLL装置100的线性模型。在一个实施方式中，DCO 106使用例如CMOS反相器的矩阵来实施，其延迟对工艺和温度变化敏感，从而产生在KDCO上并因此也是峰-峰调制幅度上的相当大的变化，这影响长期抖动性能。例如，在一个示例中，KDCO基于工艺和/或温度改变以3.6MHz/LSB的标称值从2.0MHz/LSB变化至5.5MHz/LSB。此外，KDCO上的变化不仅可以改变调制幅度，而且可以使PLL环路带宽变化。例如，在一些情况中带宽具有对KDCO的sqrt()依赖性。KDCO在短期抖动中的影响通过第一环路来校正，而为了校正KDCO对长期抖动的影响，附加的第二环路是必要的。通过控制长期抖动跨工艺、电压和/或温度改变的扩展，可以如下地获得在抖动或EMI改善上的有效减小：通过减小最大抖动值(跨变化)并使调制幅度保持恒定，获得了在用于给定EMI减小的最大抖动上的降低。备选地，可以增加调制幅度直到获得给定的最大抖动(跨变化)，但允许了较高的EMI减小。
在一个实施方式中，使用基于相位误差Ne与LFSR 202输出r之间的互相关性的第一背景校准环路来缓解KDCO方差。在示例中，如图2和图3所示，第一校准环路包括互相关器(XCORR)116，其被布置成使注入到PLL装置的信号路径中的随机或伪随机信号的序列与PLL装置100的相位误差信号Ne相互关联。在该示例中，相位检测器的输出Ne乘以随机或伪随机序列r，并且结果通过XCORR 116求平均数。在一个实施方式中，该平均数被用来估计PLL装置100的DCO 106的增益。如果随机序列r具有零均值，则第一阶分析显示出XCORR 116的输出由下式给出：
其中，σr2是序列r的方差。在一个实施方式中，该结果可以被用来估计KDCO(所有其他参数都已知)并通过对g0编程以使g0×KDCO保持恒定来校准MA。在一个实施方式中，XCORR116的输出调整调制增益g0，可以使用该增益根据上面示出的关系来调整增益KDCO。在一个示例中，第一校准环路仅需要跟踪温度变化并且可以以微控制器固件、软件或类似物(在图2和图3的示例中，示出为SW环路204)来实施。
在另一实施方式中，尽管随机或伪随机序列r和相位误差Ne分别具有10位和22位的分辨率，但是通过仅使用每一个(r和Ne)中的4个最高有效位(MSB)可以相当精确地估计出KDCO，从而降低了乘法器的复杂性。在其他实施方式中，可以使用随机或伪随机序列r和相位误差Ne的其他位部分(包括整个位串)来估计KDCO。
在一个实施方式中，第二校准环路包括带宽调谐器，以调谐PLL装置100的带宽并减小PLL装置的抖动(归因于增益方差)。在该实施方式中，如图3所示，第二校准环路包括标称g0源302(调制幅度增益)和比较器304。在该实施方式中，比较器304将实际调制增益g0(输出自放大器306)的值与预期标称值302进行比较。在该实施方式中，第二校准环路检测标称增益g0与实际增益g0(第一校准环路已经收敛到的增益)的偏差，或者换言之，幅度调制信号的实际增益与预期增益r×g0的偏差。
因为增益KDCO取决于调制增益g0，所以第二校准环路被布置成检测关于DCO 106、调制信号放大器306和/或PLL装置100的带宽的偏差，并且对偏差应用校正。换言之，第二校准环路被布置成，经由对DCO 106的增益KDCO或调制信号的增益g0的偏差的检测和校正，来检测和校正PLL装置100的带宽的偏差。
图4是示出了根据一个实施方式的示例PLL装置100的累加器110、相位检测器和数字环路滤波器112的示例细节的框图。参见图3和图4，PLL装置100(经由DCO 106)由具有参数α402(积分参数)和β404(比例参数)的数字环路滤波器112控制。当α402/β404比率跨DCO106的重新调谐恒定时，PLL装置100的相位裕度也是恒定的(例如，锁相环)。
在一个实施方式中，第二校准环路被布置成调谐数字环路滤波器112的积分参数402(α)和/或比例参数404(β)，以维持积分参数402与比例参数404的恒定的比率。在各种实施方式中，第二校准环路可以使用查找表或类似物，以基于在MA增益g0或DCO 106增益KDCO中检测到(即，实际的相比于预期的)的偏差来确定用于α402和/或β404的校正因子(例如，乘法器)。
图5是示出了根据一个实施方式的用于数字环路滤波器112的示例校正因子的表。如图5所示，校正因子(例如，乘法器)可以基于MA增益g0或DCO 106增益KDCO的检测到的偏差(“条件”)而应用于α402和β404参数中的一个或两者。例如，根据图5的示例表，在实际增益与预期增益的±1/8偏差的情况下，α参数402乘以1/32的校正因子，并且β参数404乘以1的校正因子(不变)。在各种实施方式中，可以使用其他校正因子值来维持期望的α402/β404比率，和类似物。
在替代实施方式中，未调制的PLL装置可以利用双校准技术的益处来改善抖动性能。例如，在一个实施方式中，使用两个同样的(或非常相似的)PLL装置，一个具有有效的调制，并且另一个(也许具有不同的频率规划)没有有效的调制。例如可以使用未调制的PLL装置对ADC/DAC定时。
在该实施方式中，重新调谐带宽，例如将校正因子应用于经调制的PLL装置100，可以应用于未调制的PLL装置，由此也改善了未调制的PLL装置的长期抖动的扩展(跨工艺、温度和电压变化)。
在一个实施方式中，例如，电路或系统包括第一PLL装置100，其包括：第一DCO106，用于生成第一定时信号；值发生器114，布置成生成随机或伪随机值的序列以调制第一定时信号的频率，以形成扩频定时信号；和第一数字环路滤波器112，布置在第一DCO 106的输入信号路径中以控制第一DCO 106。电路还包括双校准环路，其布置成检测实际调制增益与预期调制增益的偏差，并基于所检测到的偏差将第一校正因子应用于第一数字环路滤波器112的第一积分参数402(α)和/或将第二校正因子应用于第一数字环路滤波器112的第一比例参数404(β)。
另外，电路包括第二PLL装置，其包括：第二DCO 106，用于生成第二定时信号；第二数字环路滤波器112，布置在第二DCO 106的输入信号路径中以控制第二DCO 106。在该实施方式中，第二PLL装置不需要其自己的校准环路。而是，第二PLL装置通过将第一和第二校正因子(针对第一PLL装置100而确定的)分别应用于第二数字环路滤波器112的(第二PLL装置的)第二积分参数402(α)和/或第二比例参数404(β)来校准。
在一个实施方式中，使用该技术来调谐第二PLL装置，改善了未调制的第二PLL装置的性能，而在面积或功率消耗上没有额外的代价。
代表性过程
图6图示出根据一个实施方式的用于校准扩频时钟发生器(例如，诸如PLL装置100)的代表性过程600。示例过程600包括包含两个校准环路的双校准布置。参照图1至图5来描述过程600。
描述过程的顺序不旨在被解释为限制，并且任何数量的所描述的过程框可以以任何顺序组合以实施该过程，或替代过程。另外，可以在不脱离本文所描述的主题的精神和范围的情况下，将各个框从该过程中删除。此外，在不脱离本文所描述的主题的范围的情况下，该过程可以以任何合适的硬件、软件、固件或其组合来实施。
在一个实施方式中，PLL装置(例如，诸如PLL装置100)合成并调制定时信号的频率。例如，定时信号可以通过PLL装置的数字控制振荡器(例如，诸如DCO 106)生成或合成，通过相位误差信号对其进行调谐。在一个实施方式中，定时信号利用随机或伪随机值的序列进行调制，以形成扩频定时信号。在一个实施方式中，随机或伪随机序列在去往DCO的输入处被注入到频率合成器的信号路径中。在其他实施方式中，随机或伪随机序列可以在PLL装置内的其他点处被注入。
在框602处，过程包括应用第一校准环路，包括使被注入到PLL装置的信号路径中的随机或伪随机信号与PLL装置的相位误差信号之间互相关。例如，互相关可以包括检测随机或伪随机序列的方差，和使用方差来调整PLL装置的调制增益和/或调整DCO的增益。
在框604处，过程包括基于PLL装置的一个或多个部件的实际增益与预期增益的偏差来调谐PLL装置的带宽。例如，在各种实施方式中，PLL装置的一个或多个部件包括数字控制振荡器(DCO)和/或调制信号放大器(例如，g0)。
在一个实施方式中，过程包括调谐PLL装置的环路滤波器(例如，诸如DLF 112)的积分参数(例如，α)和/或比例参数(例如，β)。例如，过程包括检测PLL装置的一个或多个部件的实际增益与预期增益的偏差，并基于所检测到的偏差将校正因子应用于积分参数和/或比例参数。在一个实施方式中，过程包括基于所检测到的偏差将积分参数和/或比例参数与来自查找表(或类似物)的校正因子相乘。在各种实施方式中，查找表(或类似物)可以集成到PLL装置的控制部件的固件、软件等等内。
在一个实施方式中，过程包括在PLL装置的工艺、电压或温度上的改变期间维持积分参数与比例参数的恒定比率。例如，校正因子(例如，乘法器)可以在工艺、电压或温度上的变动期间应用于积分参数和/或比例参数以维持比率。
在一个实施方式中，过程包括在PLL装置的工艺、电压或温度上的改变期间维持PLL装置的恒定的相位裕度。在另一实施方式中，过程包括经由互相关和调谐在PLL装置的工艺、电压或温度上的改变期间维持PLL装置的随机或伪随机调制信号的恒定的有效幅度。在进一步的实施方式中，过程包括经由互相关和调谐在PLL装置的工艺、电压或温度上的改变期间维持PLL装置的数字控制振荡器(DCO)的增益。在各种实施方式中，校正因子可以如上面所描述地应用以维持相位裕度、有效幅度和DCO增益。在其他实施方式中，校正因子可以如所描述地应用以调整或维持PLL装置的其他参数。
在一个实施方式中，过程包括将幅度调制增益(例如，g0)的实际值与预期标称值进行比较以检测PLL装置的数字控制振荡器(DCO)的增益与标称的偏差，和PLL装置的带宽的偏差。
在一个实施方式中，过程包括基于互相关和调谐来减小PLL装置的抖动或抖动的扩展。在另一实施方式中，过程包括经由互相关和调谐在PLL装置的工艺、电压或温度上的改变期间改善PLL装置的电磁兼容性。
在进一步的实施方式中，过程包括利用随机或伪随机信号调制PLL装置的定时信号的频率，以形成扩频定时信号，并且以一个或多个预定间隔经由互相关和调谐来校准PLL装置，以减小或消除抖动并减小PLL装置的电磁干扰。
例如，在该实施方式中，双校准环路可以在其中期望非常低的抖动和无调制的应用中被应用于重新调谐PLL环路带宽。例如，随机或伪随机调制和双校准可以在PLL装置“离线”时应用于该PLL装置。调制和双校准可以针对运行时间停用，并且未调制的PLL装置可以归因于离线调制和校准而具有更加稳定的抖动性能。
该示例可以针对具有未限定的环路带宽的PLL装置100(例如诸如bang-bang PLL装置)是特别相关的。对于不需要恒定在线的PLL装置100来说，离线调谐不是问题。然而，在不能容忍任何离线PLL时间的应用的情况下，可以在线时使用经修改的低电平调制信号和双校准。
在替代实施方式中，其他技术可以以各种组合被包括在过程500中，并且保持在本公开的范围内。
结论
尽管已经以特定于结构特征和/或方法动作的语言描述了本公开的实施方式，但是需要理解的是，这些实施方式不必限于所描述的特定特征或动作。相反，这些特定特征和动作被公开为实施示例装置和技术的代表性形式。

Claims (27)

1.一种电路，包括：
用于锁相环(PLL)装置的第一校准环路，包括互相关器以使被注入到所述PLL装置的信号路径中的随机或伪随机信号的序列与所述PLL装置的相位误差信号相互关联；以及
用于所述PLL装置的第二校准环路，包括带宽调谐器以调谐所述PLL装置的带宽并减小所述PLL装置的抖动。
2.根据权利要求1所述的电路，其中所述第一校准环路被布置成将所述序列的所述随机或伪随机信号与所述相位误差信号相乘并对相乘的结果求平均数，并且其中所述平均数被用来估计所述PLL装置的数字控制振荡器(DCO)的增益。
3.根据权利要求2所述的电路，其中所述第一校准环路被布置成基于所述随机或伪随机信号的序列经由幅度调制信号的增益调整所述DCO的增益。
4.根据权利要求1所述的电路，其中所述第二校准环路被布置成检测所述PLL装置的一个或多个部件的增益的偏差并对所述偏差应用校正。
5.根据权利要求4所述的电路，其中所述PLL装置的所述一个或多个部件包括数字控制振荡器(DCO)或调制信号放大器。
6.一种设备，包括：
数字控制振荡器(DCO)，用以生成定时信号；
值发生器，被布置成生成随机或伪随机值的序列，以调制所述定时信号的频率以形成扩频定时信号；
第一校准环路，包括互相关器以使所述随机或伪随机值的序列与用于调谐所述DCO的相位误差相互关联；以及
第二校准环路，用以检测以及校正所述DCO的增益的偏差。
7.根据权利要求6所述的设备，进一步包括数字环路滤波器，其中数字环路滤波器包括去往所述DCO的输入信号路径的一部分，并且其中所述随机或伪随机值的序列被注入到包括所述数字环路滤波器的输出的信号路径中。
8.根据权利要求7所述的设备，其中所述第二校准环路被布置成调谐所述数字环路滤波器的积分参数和/或比例参数，以维持所述积分参数与所述比例参数的恒定比率。
9.根据权利要求8所述的设备，进一步包括具有用于调谐所述积分参数和所述比例参数的校正因子的查找表，所述校正因子是基于幅度调制信号的实际增益与预期增益的偏差的。
10.根据权利要求6所述的设备，其中所述第二校准环路被布置成检测并校正幅度调制信号的实际增益与预期增益的偏差。
11.根据权利要求6所述的设备，其中所述值发生器包括伪随机二进制序列(PRBS)发生器。
12.根据权利要求6所述的设备，其中所述设备包括数字、模拟或混合信号锁相环(PLL)装置中的一个。
13.根据权利要求12所述的设备，其中所述第二校准环路被布置成经由对所述DCO的所述增益的所述偏差的检测和校正来检测和校正所述PLL装置的带宽的偏差。
14.一种校准锁相环(PLL)装置的方法，包括：
使被注入到PLL装置的信号路径中的随机或伪随机信号与所述PLL装置的相位误差信号之间互相关；以及
基于所述PLL装置的一个或多个部件的实际增益与预期增益的偏差来调谐所述PLL装置的带宽。
15.根据权利要求14所述的方法，进一步包括调谐所述PLL装置的环路滤波器的积分参数和/或比例参数。
16.根据权利要求15所述的方法，进一步包括在所述PLL装置的工艺、电压或温度上的改变期间，维持所述积分参数与所述比例参数的恒定比率。
17.根据权利要求15所述的方法，进一步包括在所述PLL装置的工艺、电压或温度上的改变期间，维持所述PLL装置的恒定的相位裕度。
18.根据权利要求15所述的方法，进一步包括检测所述PLL装置的所述一个或多个部件的所述实际增益与预期增益的所述偏差，并且基于所述检测将校正因子应用于所述积分参数和/或所述比例参数。
19.根据权利要求15所述的方法，进一步包括基于检测到的所述偏差将所述积分参数和/或所述比例参数与来自查找表的校正因子相乘。
20.根据权利要求14所述的方法，进一步包括将幅度调制增益的实际值与预期标称值进行比较以检测所述PLL装置的数字控制振荡器(DCO)的增益与标称的偏差，和所述PLL装置的所述带宽的偏差。
21.根据权利要求14所述的方法，进一步包括经由所述互相关和所述调谐在所述PLL装置的工艺、电压或温度上的改变期间维持所述PLL装置的随机或伪随机调制信号的恒定的有效幅度。
22.根据权利要求14所述的方法，进一步包括经由所述互相关和所述调谐在所述PLL装置的工艺、电压或温度上的改变期间维持所述PLL装置的数字控制振荡器(DCO)的增益。
23.根据权利要求14所述的方法，进一步包括基于所述互相关和所述调谐减小所述PLL装置的抖动或所述抖动的扩展。
24.根据权利要求14所述的方法，进一步包括经由所述互相关和所述调谐在所述PLL装置的工艺、电压或温度上的改变期间改善所述PLL装置的电磁兼容性。
25.根据权利要求14所述的方法，进一步包括利用随机或伪随机信号调制所述PLL装置的定时信号的频率以形成扩频定时信号，以及以一个或多个预定间隔经由所述互相关和所述调谐校准所述PLL装置，以减小或消除抖动以及减小所述PLL装置的电磁干扰。
26.根据权利要求14所述的方法，其中所述PLL装置的所述一个或多个部件包括数字控制振荡器(DCO)或调制信号放大器。
27.一种电路，包括：
第一锁相环(PLL)装置，包括：
第一数字控制振荡器(DCO)，用以生成第一定时信号；
值发生器，被布置成生成随机或伪随机值的序列，以调制所述第一定时信号的频率以形成扩频定时信号；
第一数字环路滤波器，被布置在所述第一DCO的输入信号路径中以控制所述第一DCO；以及
校准环路，被布置成检测实际调制增益与预期调制增益的偏差，并基于所述检测将第一校正因子应用于所述第一数字环路滤波器的第一积分参数和/或将第二校正因子应用于所述第一数字环路滤波器的第一比例参数；以及
第二PLL装置，包括：
第二DCO，用以生成第二定时信号；
第二数字环路滤波器，被布置在所述第二DCO的输入信号路径中以控制所述第二DCO，所述第二PLL装置通过将所述第一校正因子应用于所述第二数字环路滤波器的第二积分参数和/或将所述第二校正因子应用于所述第二数字环路滤波器的第二比例参数来校准。
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