TW201524127A - 具有迴路頻寬校正功能的鎖相迴路裝置及其方法 - Google Patents

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Abstract

一種具有迴路頻寬校正功能的鎖相迴路裝置及其方法,其中校正方法包括利用鎖相迴路電路根據一參考信號及一回授信號產生一輸出信號、調變回授係數使回授信號與參考信號解除鎖定、偵測參考信號及回授信號之間的相位差的二有效交越點、根據二有效交越點計算振盪頻率,以及根據振盪頻率設定鎖相迴路電路的控制參數。於此,回授信號與輸出信號相關且回授信號與輸出信號之間具有此回授係數。

Description

具有迴路頻寬校正功能的鎖相迴路裝置及其方法
本發明是關於一種迴路頻寬的校正技術,特別是關於一種具有迴路頻寬校正功能的鎖相迴路裝置及其方法。
鎖相迴路(PhaseLock Loop;PLL)是用來合成頻率訊號的典型技術。凡無線電波的頻率調諧或是數位產品的時脈控制,皆可使用鎖相迴路來設計頻率控制迴路。
一般而言,在鎖相迴路中,輸入與輸出的週期性訊號之間具有特定相位關係。鎖相迴路的電路結構主要包含相頻偵測器(phase frequency detector;PFD)、電荷泵(charge pump)、迴路濾波器(loop filter)、壓控振盪器(voltagecontrolled oscillator;VCO)及回授單元。
鎖相迴路的一般運作如下。一開始為頻率獲取階段,在頻率獲取階段,內部頻率會追至目標頻率的百分之九十。當內部頻率與目標頻率相差在百分之十內之後,即進入頻率鎖定階段。在頻率鎖定階段,進行相位獲取,最終則達成相位與頻率鎖定。因為不同的鎖定頻率有不同的控制電壓,對於鎖相迴路將反映出不同的迴路控制參數,進而影響穩定度。
鎖相迴路之迴路頻寬(loop bandwidth)可影響暫態回應、整體相位雜訊(integrated phase noise;IPN)、殘餘相位雜訊(relativephase noise;RPN)、載波間干擾(inter-carrier interference;ICI)及鎖相迴路的其他效能參數等。為了達到鎖相迴路的最佳效能,良好地控制鎖相迴路的迴路頻寬是相當重要的。然而,設定好的迴路頻寬通常會受到半導體製程變化、外部組件變化、電源變化及環境條件等因素的影響而產生變化,而導致迴路頻寬飄移。
現今已發展出許多迴路頻寬的校正技術,但其仍存在有校正方式無法響應每次迴路運行結果、限制所應用的鎖相迴路的架構等問題。
在一實施例中,一種具有迴路頻寬校正功能的鎖相迴路裝置,包括:一鎖相迴路電路以及一校正電路。
鎖相迴路電路根據一參考信號及一回授信號產生一控制電壓,並依據控制電壓產生一輸出信號。其中,回授信號與輸出信號相關且回授信號與輸出信號之間具有一回授係數。
校正電路透過調變回授係數以使回授信號與參考信號解除鎖定、根據參考信號及回授信號之間的相位差的二有效交越點計算振盪頻率以及根據振盪頻率調整鎖相迴路電路的控制參數。
在一實施例中,一種迴路頻寬的校正方法應用於一鎖相迴路電路。此校正方法包括:利用鎖相迴路電路根據一參考信號及一回授信號產生一輸出信號、調變回授係數使回授信號與參考信號解除鎖定、偵測參考信號及回授信號之間的相位差的二有效交越點、根據二有效交越點計算振盪頻率,以及根據振盪頻率設定鎖相迴路電路的控制參數。
其中,回授信號與輸出信號相關且回授信號與輸出信號之間具有此回授係數。
綜上,根據本發明之具有迴路頻寬校正功能的鎖相迴路裝置及其方法適用於各種鎖相迴路裝置,以提供精準且數位的迴路頻寬校正,並且易於整合在單一晶片中。根據本發明之具有迴路頻寬校正功能的鎖相迴路裝置及其方法提供響應校正結果的校正技術,以避免諸如環境條件等相關因素所造成的效能變化。
參照第1圖,鎖相迴路裝置10,包含:一鎖相迴路電路110以及一校正電路130。校正電路130適用以校正鎖相迴路電路110的迴路頻寬。須注意,本實施例之鎖相迴路電路110可為目前現有之習知鎖相迴路或未來發展出具相近功能之電路,熟悉本領域技術者應能了解該些裝置之架構與運作方式。
以單迴路為例,鎖相迴路電路110包括相頻偵測器111、電荷泵113、迴路濾波器115、壓控振盪器117以及除頻器119。
相頻偵測器111、電荷泵113、迴路濾波器115、壓控振盪器117以及除頻器119依序電性連接成一迴路。迴路濾波器115包括一電阻R1以及二電容C1、C2。電荷泵113的輸出電性連接至電阻R1的第一端以及電容C2的第一端。電容C1電性連接在電阻R1的第二端與接地之間。電容C2的第二端電性連接至接地。
第2圖為根據本發明第一實施例之迴路頻寬的校正方法的流程圖。參照第2圖,於初始時可以中間值設定一控制參數(步驟S201)。相頻偵測器111接收一參考信號Sr與一回授信號Sf。相頻偵測器111比較參考信號Sr與回授信號Sf,並根據比較結果產生控制信號Sc(步驟S210)。
電荷泵113根據控制信號Sc產生控制電流Ic(步驟S220)。迴路濾波器115根據控制電流Ic產生控制電壓Vc(步驟S230)。於此,控制電流Ic會對迴路濾波器115的電容C1和C2充放電,因而在電阻R1的第一端產生控制電壓Vc。
壓控振盪器117根據控制電壓Vc產生輸出信號So(步驟S240)。除頻器119以一回授係數(即,除數)對輸出信號So進行除頻以得到回授信號Sf,並將回授信號Sf回饋至相頻偵測器111的輸入端(步驟S250)。
在進行迴路頻寬校正時,校正電路130調變回授係數以使回授信號Sf與參考信號Sr解除鎖定(步驟S260)。
在一些實施例中。校正電路130包括一控制單元131、一開關SW及一設定單元133。開關SW跨接在電阻R1上。控制單元131電性連接至除頻器119的輸出、開關SW的控制端及設定單元133的控制端。設定單元133電性連接至除頻器119的設定端。在校正過程中,控制單元131產生選擇信號Ns控制設定單元133的運作,以及產生切換信號EN控制開關SW的運作。
搭配參照第3圖,假設在校正執行前,除頻器119的除數為N1。開始進行校正(時間點t0)後,設定單元133依據選擇信號Ns將除頻器119的除數由N1改設定成N2,直到時間點t1再將除數由N2切換回N1。其中,N1不等於N2。其中,時間點t0不同於時間點t1。
於時間點t2,開關SW根據切換信號EN而導通(ON)使電阻R1短路,以致使控制電壓Vc產生振盪效應。於此,時間點t1不同於時間點t2。但在一些實施例中,時間點t1與時間點t2亦可相同,即除數切換回N1同時開啟開關SW。
接著,搭配參照第4圖,控制單元131接收參考信號Sr與回授信號Sf,並開始偵測參考信號Sr與回授信號Sf的相位差Pe,以找出相位差Pe中的二有效交越點P1、P2(或P1、P3)(步驟S270)。
於此,第1個有效交越點P1與第2個有效交越點P2之間的時間距離即為半個週期T/2,而第1個有效交越點P1與第3個有效交越點P3之間的時間距離即為一個週期T,亦即兩交越點之間的時間距離可為半個週期T/2之正整數倍。控制單元131基於此以第1個有效交越點P1與第2個有效交越點P2或以第1個有效交越點P1與第3個有效交越點P3來計算相位差Pe的振盪頻率(步驟S280)。
然後,控制單元131根據振盪頻率設定鎖相迴路電路110的控制參數,例如:電荷泵113的充放電電流(如第1圖所示)、迴路濾波器115中電容C1的濾波電容值(如第5圖所示)或壓控振盪器117的增益(如第6圖所示)(步驟S290)。
在一些實施例中,於校正前,控制單元131先以一中間值作為設定信號Sb重設一控制參數(步驟S201)。
於步驟S290中,參照第7圖,控制單元131比較振盪頻率與一既定頻率,以判定振盪頻率是否小於既定頻率(步驟S291)。
當振盪頻率小於既定頻率時,表示當前迴路頻寬的暫態響應太慢,此時控制單元131對應調整設定值並輸出對應設定值之設定信號Sb,以重設一控制參數(步驟S293)。重設後,再重新執行(回到步驟S210接續執行)以再次確認校正結果。因此,透過多次反覆執行步驟S210至步驟S290,以致使振盪頻率接近或相等於既定頻率來得到所預期的迴路頻寬。在一些實施例中,反覆執行次數較佳為5次。
當振盪頻率不小於既定頻率時,表示當前迴路頻寬的暫態響應符合預期,此時控制單元131即完成校正程序。在一些實施例中,當暫態響應符合預期時,亦可反覆執行多次,以確定此符合預期的暫態響應為穩定現象。
雖然前述實施例之既定頻率以單一數值呈現,但本發明不限於此。在一些實施例中,既定頻率可為由第一數值與第二數值構成的一既定範圍(其中第一數值大於第二數值)。在步驟S291中,則將振盪頻率與既定範圍比較。當振盪頻率大於第一數值,表示當前迴路頻寬的暫態響應太快。當當振盪頻率小於第二數值,表示當前迴路頻寬的暫態響應太慢。當振盪頻率落入第一數值與第二數值之間,表示當前迴路頻寬的暫態響應符合預期。當暫態響應太快或太慢時,控制單元131都會對應調整設定值以重設控制參數。
以設定電荷泵113的充放電電流為例,控制單元131以5位元之二進位設定信號Sb設定電荷泵113。
控制單元131先輸出“10000”之設定信號Sb,以將電荷泵113的電流設定為中間值(步驟S201)。當控制單元131計算得的振盪頻率小於既定頻率(步驟S291)時,控制單元131輸出對應“11000”之設定信號Sb,以重設電荷泵113的電流(步驟S293)。
在一些實施例中,除頻器119可執行整數除頻,即除數N1、N2為整數。參照第8圖,設定單元133包括多工器1331。多工器1331的二輸入分別接收對應除數N1的設定信號S1以及對應除數N2的設定信號S2。多工器1331的控制端電性連接控制單元131,並且多工器1331的輸出端電性連接除頻器119。多工器1331依據選擇信號Ns選擇將設定信號S1、S2中之一輸出至除頻器119的控制端,以決定除頻器119的除數為N1或N2。
在一些實施例中,除頻器119可執行分數除頻,即除數N1、N2為分數。參照第9圖,設定單元133包括多工器1331與三角積分調變器(sigma delta modulation;SDM)1333。多工器1331的二輸入端電性連接三角積分調變器1333。多工器1331的控制端電性連接控制單元131,並且多工器1331的輸出端電性連接除頻器119。
三角積分調變器1333提供對應除數N1的設定信號S1以及對應除數N2的設定信號S2至多工器1331的二輸入端。多工器1331依據選擇信號Ns選擇將設定信號S1、S2中之一輸出至除頻器119的控制端,以決定除頻器119的除數為N1或N2。
於分數除頻的迴授下,由於回授信號Sf的邊緣會發生抖動,如第10圖所示。於此,在步驟S270中,控制單元131則以過取樣方式偵測交越點以得到各有效交越點。換言之,控制單元131偵測到相位差Pe中的交越點時,會開始計算接連發生的交越點(即,相鄰二交越點小於一既定時間)的數量。當偵測到既定數量的接連發生的交越點時,控制單元131則判定一有效交越點存在。於此,既定數量較佳為10。
換言之,當應用在整數型鎖相迴路裝置10時,控制單元131偵測到相位差Pe中的任一交越點即為一有效交越點。當當應用在分數型鎖相迴路裝置10時,控制單元131偵測到相位差Pe中的接連發生的交越點的數量達既定數量時,判定一有效交越點存在。
雖然前述實施例是以單迴路鎖相迴路裝置進行說明,但本發明不限於此。在一些實施例中,本發明可應用於多迴路鎖相迴路裝置。於此,假設多迴路鎖相迴路裝置包括第一路與第二路,一電源開關則耦接在第二路與供應電源之間,並且無需設置使電阻R1短路之開關SW。於進行校正時,電源開關根據切換信號而切斷(Off),以關閉第二路的運作。此時,第一路的運作如同單迴路鎖相迴路裝置,然後接續進行校正程序。
綜上,根據本發明之具有迴路頻寬校正功能的鎖相迴路裝置及其方法適用於各種鎖相迴路裝置,以提供精準且數位的迴路頻寬校正,並且易於整合在單一晶片中。根據本發明之具有迴路頻寬校正功能的鎖相迴路裝置及其方法提供響應校正結果的校正技術,以避免諸如環境條件等相關因素所造成的效能變化。
雖然本發明以前述之實施例揭露如上,然其並非用以限定本發明,任何熟習相像技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
10‧‧‧鎖相迴路裝置
110‧‧‧鎖相迴路電路
111‧‧‧相頻偵測器
113‧‧‧電荷泵
115‧‧‧迴路濾波器
117‧‧‧壓控振盪器
119‧‧‧除頻器
130‧‧‧校正電路
131‧‧‧控制單元
133‧‧‧設定單元
1331‧‧‧多工器
1333‧‧‧三角積分調變器
R1‧‧‧電阻
C1‧‧‧電容
C2‧‧‧電容
Sr‧‧‧參考信號
Sf‧‧‧回授信號
Sc‧‧‧控制信號
Ic‧‧‧控制電流
Vc‧‧‧控制電壓
So‧‧‧輸出信號
SW‧‧‧開關
Ns‧‧‧選擇信號
EN‧‧‧切換信號
t0‧‧‧時間點
t1‧‧‧時間點
t2‧‧‧時間點
Pe‧‧‧相位差
P1‧‧‧有效交越點
P2‧‧‧有效交越點
P3‧‧‧有效交越點
T‧‧‧一個週期
T/2‧‧‧半個週期
Sb‧‧‧設定信號
S1‧‧‧設定信號
S2‧‧‧設定信號
S201‧‧‧以中間值設定一控制參數
S210‧‧‧比較參考信號與回授信號並根據比較結果產生控制信號
S220‧‧‧根據控制信號產生控制電流
S230‧‧‧根據控制電流產生控制電壓
S240‧‧‧根據控制電壓產生輸出信號
S250‧‧‧以一回授係數處理輸出信號以得到回授信號
S260‧‧‧調變回授係數
S270‧‧‧偵測參考信號及回授信號之間的相位差的二有效交越點
S280‧‧‧根據二有效交越點計算振盪頻率
S290‧‧‧根據振盪頻率設定鎖相迴路電路的控制參數
S291‧‧‧振盪頻率是否小於既定頻率?
S293‧‧‧調整設定值據以重設控制參數
[第1圖]為根據本發明第一實施例之鎖相迴路裝置的示意圖。[第2圖]為根據本發明第一實施例之迴路頻寬的校正方法的流程圖。[第3圖]為一實施例之參考信號、回授信號、選擇信號及切換信號的時序圖。[第4圖]為一實施例之切換信號及相位差的時序圖。[第5圖]為根據本發明第二實施例之鎖相迴路裝置的示意圖。[第6圖]為根據本發明第三實施例之鎖相迴路裝置的示意圖。[第7圖]為一實施例之步驟S290的細部流程圖。[第8圖]為一實施例之設定單元的示意圖。[第9圖]為另一實施例之設定單元的示意圖。[第10圖]為另一實施例之參考信號及回授信號的時序圖。
S201‧‧‧以中間值設定一控制參數
S210‧‧‧比較參考信號與回授信號並根據比較結果產生控制信號
S220‧‧‧根據控制信號產生控制電流
S230‧‧‧根據控制電流產生控制電壓
S240‧‧‧根據控制電壓產生輸出信號
S250‧‧‧以一回授係數處理輸出信號以得到回授信號
S260‧‧‧調變回授係數
S270‧‧‧偵測參考信號及回授信號之間的相位差的二有效交越點
S280‧‧‧根據二有效交越點計算振盪頻率
S290‧‧‧根據振盪頻率設定鎖相迴路電路的控制參數

Claims (12)

  1. 一種具有迴路頻寬校正功能的鎖相迴路裝置,包括:一鎖相迴路電路,用以根據一參考信號及一回授信號產生一控制電壓,並依據該控制電壓產生一輸出信號,其中該回授信號與該輸出信號相關且該回授信號與該輸出信號之間具有一回授係數;以及一校正電路,用以透過調變該回授係數以使該回授信號與該參考信號解除鎖定、根據該參考信號及該回授信號之間的相位差的二有效交越點計算一振盪頻率以及根據該振盪頻率調整該鎖相迴路電路的控制參數。
  2. 如請求項1所述之具有迴路頻寬校正功能的鎖相迴路裝置,其中該二有效交越點之間相距半個週期之正整數倍時間距離。
  3. 如請求項1所述之具有迴路頻寬校正功能的鎖相迴路裝置,其中該鎖相迴路電路包括:一迴路濾波器,包括:一電阻,用以提供該控制電壓;以及一電容,電性連接在該電阻與接地之間;以及其中該校正電路包括:一控制單元,用以根據該參考信號及該回授信號之間的相位差的二有效交越點計算振盪頻率以及根據該振盪頻率調整該控制參數;一開關,跨接在該電阻上;以及一設定單元,用以設定該回授係數;其中,該控制單元用以控制該設定單元調變該回授係數,然後控制該開關使該電阻短路,以致使該控制電壓產生振盪效應。
  4. 如請求項3所述之具有迴路頻寬校正功能的鎖相迴路裝置,其中該回授係數為整數,以及該設定單元包括:一多工器,電性連接該控制單元以及該鎖相迴路電路。
  5. 如請求項3所述之具有迴路頻寬校正功能的鎖相迴路裝置,其中該回授係數為分數,以及該設定單元包括:一多工器,電性連接該控制單元以及該鎖相迴路電路;以及一三角積分調節器,電性連接該多工器。
  6. 如請求項1所述之具有迴路頻寬校正功能的鎖相迴路裝置,其中該控制參數為充放電電流、濾波電容值以及壓控振盪器的增益中之至少一者。
  7. 一種迴路頻寬的校正方法,應用於一鎖相迴路電路,包括:利用該鎖相迴路電路根據一參考信號及一回授信號產生一輸出信號,其中該回授信號與該輸出信號相關且該回授信號與該輸出信號之間具有一回授係數;調變該回授係數使該回授信號與該參考信號解除鎖定;偵測該參考信號及該回授信號之間的相位差的二有效交越點;根據該二有效交越點計算一振盪頻率;以及根據該振盪頻率設定該鎖相迴路電路的控制參數。
  8. 如請求項7所述之迴路頻寬的校正方法,其中該二有效交越點之間相距半個週期之正整數倍時間距離。
  9. 如請求項7所述之迴路頻寬的校正方法,更包括:短路該鎖相迴路電路的一濾波電阻。
  10. 如請求項7所述之迴路頻寬的校正方法,其中各該有效交越點的偵測步驟包括:以過取樣方式偵測該參考信號及該回授信號之間的該相位差的複數個交越點以得到該有效交越點。
  11. 如請求項7所述之迴路頻寬的校正方法,其中該回授係數為該鎖相迴路電路中的一除頻器的除數。
  12. 如請求項7所述之迴路頻寬的校正方法,其中該控制參數的設定步驟包括:根據該振盪頻率調整該鎖相迴路電路的充放電電流、濾波電容值以及壓控振盪器的增益中之至少一者。
TW102144378A 2013-12-04 2013-12-04 具有迴路頻寬校正功能的鎖相迴路裝置及其方法 TWI533614B (zh)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI533614B (zh) * 2013-12-04 2016-05-11 瑞昱半導體股份有限公司 具有迴路頻寬校正功能的鎖相迴路裝置及其方法
US9722617B2 (en) * 2014-11-14 2017-08-01 Mediatek Singapore Pte. Ltd. Phase locked loop and associated method for loop gain calibration
US10116313B2 (en) 2015-08-25 2018-10-30 Intel Corporation Apparatus and method to mitigate phase and frequency modulation due to inductive coupling
US9793906B1 (en) * 2016-08-30 2017-10-17 Stmicroelectronics International N.V. Range and process compensation for a digital phase locked loop (PLL) or frequency locked loop (FLL) circuit
US9705512B1 (en) * 2016-09-20 2017-07-11 Realtek Semiconductor Corporation Self-calibrating fractional-N phase lock loop and method thereof
JP7472561B2 (ja) 2020-03-13 2024-04-23 株式会社Jvcケンウッド 発振回路
TWI739595B (zh) * 2020-09-15 2021-09-11 瑞昱半導體股份有限公司 收發電路以及自校正方法
US11095293B1 (en) * 2020-12-31 2021-08-17 Texas Instruments Incorporated Low-power fractional analog PLL without feedback divider
CN117544164B (zh) * 2024-01-08 2024-04-09 芯耀辉科技有限公司 基于开环控制的闭环稳定性的校正方法、设备及介质

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE365985T1 (de) * 2001-02-13 2007-07-15 Koninkl Philips Electronics Nv Streifenleitungsantenne mit schaltbaren reaktiven komponenten für mehrfrequenzverwendung in mobiltelefonkommunikationen
US6834183B2 (en) 2002-11-04 2004-12-21 Motorola, Inc. VCO gain tracking for modulation gain setting calibration
US7352249B2 (en) 2003-10-03 2008-04-01 Analog Devices, Inc. Phase-locked loop bandwidth calibration circuit and method thereof
US7522690B2 (en) 2004-09-15 2009-04-21 Silicon Laboratories Inc. Jitter self test
US7259633B2 (en) 2005-05-24 2007-08-21 Skyworks Solutions, Inc. Frequency synthesizer with loop filter calibration for bandwidth control
US7746956B2 (en) 2006-04-19 2010-06-29 Broadcom Corporation Method and system for bandwidth calibration for a phase locked loop (PLL)
US7579886B2 (en) * 2006-12-07 2009-08-25 Cadence Design Systems, Inc. Phase locked loop with adaptive phase error compensation
US8483985B2 (en) 2007-01-05 2013-07-09 Qualcomm, Incorporated PLL loop bandwidth calibration
US7583116B2 (en) * 2007-08-03 2009-09-01 International Business Machines Corporation High output resistance, wide swing charge pump
US7995630B2 (en) * 2008-04-01 2011-08-09 Rakuljic George A High performance tunable lasers utilizing optical phase-locked loops
US8031008B2 (en) 2009-04-21 2011-10-04 Mediatek Inc. PLL with loop bandwidth calibration circuit
US9401722B2 (en) * 2011-06-20 2016-07-26 Texas Instruments Incorporated Autoconfigurable phase-locked loop which automatically maintains a constant damping factor and adjusts the loop bandwidth to a constant ratio of the reference frequency
US8493113B2 (en) * 2011-09-12 2013-07-23 International Business Machines Corporation PLL bandwidth correction with offset compensation
TWI533614B (zh) * 2013-12-04 2016-05-11 瑞昱半導體股份有限公司 具有迴路頻寬校正功能的鎖相迴路裝置及其方法

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