KR100640598B1 - 듀티 보정회로 - Google Patents

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Abstract

적은 면적 및 적은 소자로서 50% 듀티 사이클을 가지는 신호를 생성시키는데 사용되는 듀티 보정회로를 개시한다. 상기 듀티 보정회로는, 스토리지 소자(Storage Element) 및 보정회로(Correction Circuit)를 구비한다. 상기 스토리지 소자는, 클럭 신호 및 소정의 피드백신호(Feedback Signal)에 응답하여 동작한다. 상기 보정회로는, 저항성 소자 및 용량성 소자를 구비하며, 상기 스토리지 소자의 출력 신호에 응답하는 상기 피드백신호를 출력한다. 상기 스토리지 소자의 출력신호는, 상기 피드백 신호 및 상기 클럭 신호에 따라 변한다.
듀티, 듀티 사이클, 듀티 보정회로,

Description

듀티 보정회로{Duty cycle correction circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 듀티 사이클 보정회로를 나타낸다.
도 2는 도 1에 도시된 제1기능블록(10)의 내부회로도이다.
도 3은 도 1에 도시된 제2기능블록(20)의 내부회로도이다.
도 4는 본 발명의 일 실시 예에 따른 듀티 보정회로를 나타낸다.
도 5는 도 4에 도시된 상기 듀티 보정회로의 신호 다이어그램이다.
도 6은, 10% 듀티 사이클을 가지는 10MHz의 입력신호를 본 발명의 일 실시 예에 따른 듀티 보정회로에 입력한 경우의 피드백 전압이다.
도 7은, 10% 듀티 사이클을 가지는 20MHz의 입력신호를 본 발명의 일 실시 예에 따른 듀티 보정회로에 입력한 경우의 피드백 전압이다.
도 8은 본 발명의 일 실시 예에 따른 듀티 보정회로가 사용되는 클럭 더블러(clock doubler) 및 이들의 타이밍 다이어그램을 나타낸다.
도 9는 본 발명에 따른 듀티 보정회로가 적용된 PLL회로를 나타낸다.
본 발명은 디지털 신호의 생성에 관한 것으로서, 특히, 50% 듀티 사이클을 가지는 신호를 생성하는 장치에 관한 것이다.
ADC(Analog to Digital Convertor)와 DDR(Double Data Rate) SDRAM과 같은 고속으로 동작하는 장치들(devices)에서 사용되는 클럭(clock)은, 라이징 에지(Rising Edge) 뿐만 아니라 폴링 에지(Falling Edge)도 동시에 사용되는 것이 일반적이다. 라이징 에지 및 폴링 에지가 모두 사용되는 클럭의 경우, 시스템의 설계 마진(margin)을 위하여, 50%의 듀티 사이클(Duty Cycle)을 유지하는 것이 중요하다. 50%의 듀티 사이클의 클럭신호를 생성하는 회로는 다양하며, 일반적으로 클럭 생성회로 및 클럭드라이버 회로를 구비한다. 상기 클럭 생성회로에서 50%의 듀티 사이클의 클럭신호를 생성하는 것은 어려운 일이 아니지만, 이 후에 연결된 클럭 드라이버(Driver) 회로를 구성하는 풀 업(Pull Up) 및 풀다운(Pull Down)회로의 불일치(Miss Match)로 인하여, 상기 클럭신호의 50% 듀티 사이클은 변화될 수 있다. 따라서 50%의 듀티 사이클을 가진 클럭을 생성하기 위하여 듀티 사이클 보정회로(Duty Cycle Correction Circuit)가 필요하다.
도 1은 종래의 듀티 사이클 보정회로를 나타낸다.
도 1을 참조하면, 상기 듀티 사이클 보정회로는 아날로그 방식으로 구현되었으며, 이를 위하여 2개의 기능블록이 사용됨을 알 수 있다. 제1기능블록(10)은 보정(Correction)기능을 수행하고 제2기능블록(20)은 제어전압을 발생시키는(Control Voltage Generator) 기능을 수행한다.
도 2는 도 1에 도시된 제1기능블록(10)의 내부회로도이다.
도 3은 도 1에 도시된 제2기능블록(20)의 내부회로도이다.
제어전압을 발생시키는 제2기능블록(20)은 차동 클럭(Differential Clock, Cc 및 Cc')에 대해 클럭 듀티 사이클의 차이를 차동 아날로그 오프셋 전압(Vc 및 Vc')으로 발생시킨다. 듀티 사이클의 보정을 수행하는 제1기능블록(10)은 커패시터(C1 및 C2)에 저장된 아날로그 오프셋 전압(Vc 및 Vc')을 제어전압으로 하여 입력된 클럭신호(Ci 및 Ci')의 듀티 사이클을 보정한다.
여기서 Z1 내지 Z4는 임피던스(Impedance) 성분을 나타낸다.
도 1 내지 도 3을 통하여 판단하면, 50%의 듀티 사이클을 가진 신호를 생성시키기 위해 사용하는 보정회로는, 많은 소자들을 포함하고 있기 때문에 소비전력이 증가하고, 반도체 상태에서 이를 구현하기 위해서 많은 면적이 소요되는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 적은 면적 및 적은 소자로서 50% 듀티 사이클을 가지는 신호를 생성시키는데 사용되는 듀티 보정회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 듀티 보정회로는, 스토리지 소자(Storage Element) 및 보정회로(Correction Circuit)를 구비한다.
상기 스토리지 소자는, 클럭 신호 및 소정의 피드백신호(Feedback Signal)에 응답하여 동작한다. 상기 보정회로는, 상기 스토리지 소자의 출력 신호에 응답하여 변하는 상기 피드백신호를 상기 스토리지 소자로 출력한다. 상기 스토리지 소자의 출력신호는, 상기 피드백 신호 및 상기 클럭 신호에 따라 변한다.
상기 보정회로는, 저항성 소자(Resistive Element) 및 용량성 소자(Capacitive Element)를 구비한다. 상기 저항성 소자는, 일단이 상기 스토리지 소자의 출력단자에 연결되고 다른 일단이 상기 피드백 신호에 연결된다. 상기 용량성 소자는, 일단이 상기 피드백 신호에 연결되고 다른 일단이 전원전압에 연결된다.
또한 상기 저항성 소자의 저항 값 및 상기 용량성 소자의 커패시턴스는, 상기 클럭신호의 주기에 의하여 결정된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시 예에 따른 듀티 보정회로를 나타낸다.
도 4를 참조하면, 상기 듀티 보정회로는, 하나의 스토리지 소자(410) 및 하나의 보정회로(430)를 구비한다.
스토리지 소자(410)는 입력신호(Clock Input) 및 피드백(Feedback)신호에 응답하여 동작한다. 스토리지 소자(410)를 플립플롭으로 구성한다고 가정하면, 플립 플롭의 클럭(C)단자에 상기 입력신호(Clock Input)가 인가되며, 입력단자(D)에 고정된 일정한 전압(VCC)이 인가되고, 리셋단자(Re)에 상기 피드백신호(Feedback)가 인가된다.
보정회로(430)는 서로 직렬로 연결된 저항성 소자(R) 및 용량성 소자(C)를 구비한다.
저항성 소자(R)의 일단은 용량성 소자(C)의 일단에 연결되고, 다른 일단은 플립플롭(410)의 출력단자(Q 또는 Clock Output)에 연결되며, 용량성 소자(C)의 다른 일단은 전원전압(GND)에 연결된다. 저항성 소자(R) 및 용량성 소자(C)의 공통 마디(Feedback)는 플립플롭(410)의 리셋 단자(Re)에 인가된다.
도 5는 도 4에 도시된 상기 듀티 보정회로의 신호 다이어그램이다.
도 4 및 도 5를 참조하면, 입력신호(Clock Input)의 라이징 에지(rising edge)에서 입력단자(D)에 인가되는 전압을 샘플링 한 전압 값이 출력신호(Clock Output)가 된다. 보정회로(430)는 출력신호(Clock Output)에 응답하여 생성된 피드백 신호(Feedback)를 플립플롭(410)의 리셋단자(Re)에 공급한다.
수신된 출력신호(Clock Output)는, 보정회로(430)를 구성하는 저항성 소자(R) 및 용량성 소자(C)의 저항 값 및 커패시턴스에 의하여 피드백(Feedback) 신호의 전압 값을 변하게 한다. 즉, 용량성 소자(C)에 상기 출력신호(Clock Output)의 전압이 충전되는데, 저항성 소자(R) 및 용량성 소자(C)의 값에 따라 증가하게 될 것이다. 용량성 소자(C)에 충전되는 전압 값이 피드백(Feedback) 신호의 전압 준위가 된다.
피드백(Feedback) 신호의 전압 값이 증가하여 플립플롭(410)의 리셋단자(Re)의 논리 문턱전압(Logic Threshold)에 이르게 되면, 스토리지 소자(410)의 출력신호(Clock Output)가 로우 상태로 천이(transition)하게 된다. 출력신호(Clock Output)가 로우 상태로 되면, 용량성 소자(C)에 충전된 전하들이 방전하게 되어, 피드백(Feedback) 신호의 전압 값이 감소하게 된다.
상기의 과정이 반복되면서 피드백 신호의 값이 동일한 크기의 톱니파(Saw-tooth Wave)가 됨과 동시에, 출력신호(Clock Output)는 50%의 듀티 사이클을 가지는 신호가 된다.
여기서, 저항성 소자(R) 및 용량성 소자(C)의 값은, 상기 입력신호(Clock Input)의 주기에 따라 결정된다.
도 6은, 10% 듀티 사이클을 가지는 10MHz의 입력신호를 본 발명의 일 실시 예에 따른 듀티 보정회로에 입력한 경우의 피드백 전압이다.
도 7은, 10% 듀티 사이클을 가지는 20MHz의 입력신호를 본 발명의 일 실시 예에 따른 듀티 보정회로에 입력한 경우의 피드백 전압이다.
도 6 및 도 7을 참조하면, 붉은 색의 신호는 출력신호(Clock Output)의 전압이고, 녹색의 신호는 피드백 신호(Feedback)의 전압을 나타낸다.
도 6 및 도 7은, 저항성 소자의 값 및 용량성 소자의 값을 동일하게 하고 실험하였다. 실험은 회로의 시뮬레이터(simulator)인 스파이스(SPICE)를 이용하였다. 도 6 및 도 7을 참조하면, 입력되는 신호의 주파수가 증가하면 증가할수록 포화(saturation)되는 시간은 단축된다는 것을 알 수 있다.
도 8은 본 발명의 일 실시 예에 따른 듀티 보정회로가 사용되는 클럭 더블러(clock doubler) 및 이들의 타이밍 다이어그램을 나타낸다.
도 8을 참조하면, 상기 클럭 더블러(800)는, 에지 검출기(810, edge detector) 및 듀티 사이클 조절기(820, duty cycle corrector)를 구비한다. 상기 클럭 더블러(800)는, 입력주파수 신호(fin)의 라이징 에지(rising edge) 및 폴링 에지(falling edge)를 모두 검출하고 , 듀티를 보정하면 주파수가 2배가되는 신호(fout)를 생성시킬 수 있다. 상기 클럭 더블러(800)의 장점은 PLL(Phase Locked Loop)을 사용하지 않고도 입력신호보다 주파수가 2배가 높은 신호를 생성시킬 수 있는 장점이 있다.
도 9는 본 발명에 따른 듀티 보정회로가 적용된 PLL회로를 나타낸다.
도 9를 참조하면, 상기 PLL(900)은, 위상 및 주파수 검출장치(910), 전하 펌프 및 루프 필터(920), VCO(930, Voltage Controled Oscillator), 디바이더(940, Devider) 및 듀티 보정회로(950, Duty Cycle Corrector)를 구비한다. 상술한 바와 같이, 본 발명에 따른 듀티 보정회로는, PLL에서 생성되는 최종 신호의 듀티를 보정하는데 사용될 수 있다.
또한 본 발명에 따른 듀티 보정회로가 넓은 범위의 입력주파수 신호에 대응하기 위해서는 R 및 C의 값을 임의로 변경시킬 수 있게 하는 것이 바람직하다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 듀티 보정회로는, 플립플롭, 저항 및 커패시터만을 이용하여 구현됨으로써, 이를 반도체로 구현할 경우 작은 면적으로 듀티 보정기능을 수행하게 할 수 있으며, 소비 전력도 종래의 아날로그 방식을 통한 보정회로에 비하여 상당히 줄어들게 하는 장점이 있다.

Claims (6)

  1. 클럭 신호 및 소정의 피드백신호(Feedback Signal)에 응답하여 동작하는 스토리지 소자(Storage Element); 및
    상기 스토리지 소자의 출력 신호에 응답하여 변하는 상기 피드백신호를 상기 스토리지 소자로 출력하는 보정회로(Correction Circuit)를 구비하며,
    상기 스토리지 소자의 출력신호는 상기 피드백 신호 및 상기 클럭 신호에 따라 변하는 것을 특징으로 하는 듀티 보정회로.
  2. 제1항에 있어서, 상기 스토리지 소자는,
    상기 클럭신호에 따라 동작하며, 상기 피드백신호에 의하여 출력이 리셋 (reset)되는 플립플롭인 것을 특징으로 하는 듀티 보정회로.
  3. 제1항에 있어서, 상기 스토리지 소자는,
    소정의 DC 전압이 입력단자에 인가되고, 상기 클럭신호가 클럭단자에 인가되며, 상기 피드백 신호가 리셋 단자에 인가되는 것을 특징으로 하는 듀티 보정회로.
  4. 제1항에 있어서, 상기 보정회로는,
    일단이 상기 스토리지 소자의 출력단자에 연결되고 다른 일단이 상기 피드백 신호에 연결된 저항성 소자(Resistive Element); 및
    일단이 상기 피드백 신호에 연결되고 다른 일단이 전원전압에 연결된 용량성 소자(Capacitive Element)를 구비하는 것을 특징으로 하는 듀티 보정회로.
  5. 제4항에 있어서, 상기 저항성 소자의 저항 값 및 상기 용량성 소자의 커패시턴스는,
    상기 클럭신호의 주기에 의하여 결정되는 것을 특징으로 하는 듀티 보정회로.
  6. 제5항에 있어서, 상기 저항성 소자의 저항 값 및 상기 용량성 소자의 커패시턴스는,
    가변 될 수 있는 것을 특징으로 하는 듀티 보정회로.
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