CN1780144A - 占空因数校正电路 - Google Patents
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Abstract
提供了一种包括用于产生具有50％占空因数的信号的最小构件的紧凑型占空因数校正电路。该占空因数校正电路包括存储元件和校正电路。存储元件响应时钟信号和反馈信号而产生输出信号。校正电路包括电阻器和电容器，并响应存储元件的输出信号而输出反馈信号。
Description
技术领域
本发明涉及一种用于产生数字信号的电路，具体地说，本发明涉及一种用于产生具有50％占空因数的信号的装置。
背景技术
通常，诸如模数转换器(ADC)或双数据速率(DDR)SDRAM的高速设备使用时钟信号的上升沿和下降沿两者。当使用时钟信号的上升沿和下降沿两者时，应当保持时钟信号50％的占空因数，以保证系统足够的设计余量。已经开发了多种用于产生具有50％占空因数的时钟信号的电路，每一种都包括时钟产生电路和时钟驱动电路。但是，由于连接到时钟产生电路的时钟驱动电路的上拉电路和下拉电路的失配，由时钟产生电路产生的时钟信号的50％占空因数可能改变。为此，为了稳定地产生具有50％占空因数的时钟，在这些传统的系统中需要一种占空因数校正电路。
图1是传统占空因数校正电路的电路图。
参看图1，该占空因数校正电路可以是包括两个功能块的模拟电路。第一功能块10执行校正功能，第二功能块20充当控制电压发生器。
图2是图1所示的第一功能块10的电路图。
图3是图1所示的第二功能块20的电路图。
第二功能块20产生作为控制电压的差动模拟偏移电压Vc和Vc’，其是差动时钟信号Cc和Cc’的时钟占空因数之间的差。第一功能块10使用作为控制电压并存储在电容器C1和C2中的差动模拟偏移电压Vc和Vc’来校正输入时钟信号Ci和Ci’的占空因数。
在图2和3中，Z1到Z4表示阻抗。
如在图1到图3中所看到的，由于用于产生具有50％占空因数的时钟信号的传统占空因数校正电路包括很多器件，所以功耗很高并且需要很大面积。
发明内容
本发明提供一种包括用于产生具有50％占空因数的信号的最小构件的紧凑型占空因数校正电路。
根据本发明的一个方面，提供了一种包括存储元件和校正电路的占空因数校正电路。存储元件响应时钟信号和反馈信号而产生输出信号。校正电路响应存储元件的输出信号而输出所述反馈信号。
在一个实施例中，存储元件是响应时钟信号的上升沿而激活所述输出信号并响应所述反馈信号而复位该输出信号的触发器。
在一个实施例中，所述存储元件具有被施加有DC电压的输入端、被施加有时钟信号的时钟端和被施加有所述反馈信号的复位端。
在一个实施例中，所述校正电路包括电阻器和电容器。该电阻器被连接在存储元件的输出端与用以输出所述反馈信号的节点之间。电容器被连接在用以输出所述反馈信号的所述节点与电源之间。
在一个实施例中，根据时钟信号的频率设置电阻器的电阻和电容器的电容。该电阻器的电阻和电容器的电容可以是可变的。
附图说明
通过下面结合附图对本发明最佳方面的更加详细的描述，本发明的前述和其它目的、特性和优点将会变得更加明显，如在不同的附图中所示，相同的附图标记指向相同的部件。所述附图并不需要按照比例、重点绘制，而是根据本发明的原理绘制的。
图1是传统占空因数校正电路的电路图。
图2是图1所示的第一功能块的电路图。
图3是图1所示的第二功能块的电路图。
图4是根据本发明实施例的占空因数校正电路的电路图。
图5是图4所示的占空因数校正电路的信号图。
图6是当具有10％占空因数的10MHz输入信号是输入到图4所示的占空因数校正电路时反馈电压对时间的信号。
图7是当具有10％占空因数的20MHz输入信号是输入到图4所示的占空因数校正电路时反馈电压对时间的信号。
具体实施方式
图4是根据本发明实施例的占空因数校正电路的电路图。
参看图4，该占空因数校正电路包括存储元件410和校正电路430。
存储元件410响应时钟信号和反馈信号而操作。如果存储元件410是触发器，则时钟信号被输入给触发器410的时钟端C，恒压VCC被施加到触发器410的输入端D，和反馈信号被输入给触发器410的复位端Re。
校正电路430包括串联连接的电阻器R和电容器C。
电阻器R被连接在电容器C与触发器410的输出端Q之间。电阻器R和电容器C的公共节点被连接到触发器410的复位端Re。
图5是图4中所示的占空因数校正电路的信号图。
参看图4和5，通过在时钟输入信号的上升沿处取样施加到输入端D的电压而获得的电压被作为时钟输出信号输出。校正电路430根据该时钟输出信号产生反馈信号，并将该反馈信号提供给触发器410的复位端Re。
由于校正电路430的电阻器R和电容器C响应所述时钟输出信号，所以，反馈信号的电压是变化的。即，时钟输出信号的电压以与电阻器R的电阻和电容器C的电容成比例的速率向电容器C充电。存储在电容器C中的电压是所述反馈信号的电压。
如果反馈信号的电压达到触发器410的复位端Re的逻辑阈值电压，则存储元件410的时钟输出信号变换为低状态。然后，存储在电容元件C中的电荷被放电，借此，减小所述反馈信号的电压。
重复上述处理，从而所述反馈信号变成稳定的锯齿波，并且时钟输出信号变成具有50％占空因数的信号。
这里，电阻器R和电容器C的电阻和电容是根据所述时钟输入信号的频率设置的。
图6是当具有10％占空因数的10MHz输入信号被输入到图4所示的占空因数校正电路并施加到触发器410的时钟端C的时钟时反馈电压对时间的曲线。
图7是当具有10％占空因数的20MHz输入信号被输入到图4所示的占空因数校正电路并施加到触发器410的时钟端C的时钟时反馈电压对时间的曲线。
参看图6和7，虚线的矩形信号表示时钟输出信号的电压，和实线的锯齿信号表示反馈信号的电压。
图6和7示出了当SPICE被用做电路仿真器并且电阻器R的电阻以及电容器C的电容固定时为实现50％占空因数的信号的饱和时间。如在图6和7中所看到的，当时钟输入信号的频率增加时，该饱和时间减少。
在根据本发明的占空因数校正电路中，可以改变电阻器R的电阻和电容器C的电容，以实现宽范围的输入频率。
如上所述，与使用模拟方法的传统占空因数校正电路相比，根据本发明的占空因数校正电路占据半导体器件内的较小面积并明显降低了功耗。
尽管已经参照范例性实施例特别示出和描述了本发明，但本领域普通技术人员应当理解，在不脱离所附权利要求定义的本发明的精神和范围的情况下，可以在形式和细节上做出各种修改。
Claims (6)
1.一种占空因数校正电路，包括：
存储元件，用于响应时钟信号和反馈信号而产生输出信号；和
校正电路，用于响应存储元件的输出信号而输出所述反馈信号。
2.如权利要求1所述的电路，其中，所述存储元件是触发器，该触发器响应时钟信号的上升沿而激活输出信号，并响应反馈信号而复位该输出信号。
3.如权利要求1所述的电路，其中，所述存储元件具有被施加有直流电压的输入端、被施加有时钟信号的时钟端、和被施加有反馈信号的复位端。
4.如权利要求1所述的电路，其中，所述校正电路包括：
在存储元件的输出端与输出反馈信号的节点之间连接的电阻器；和
在输出反馈信号的节点与电源之间连接的电容器。
5.如权利要求4所述的电路，其中，所述电阻器的电阻和所述电容器的电容是根据所述时钟信号的频率设置的。
6.如权利要求5所述的电路，其中，所述电阻器的电阻和所述电容器的电容是可变的。
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