JP2006157909A - デューティー補正回路 - Google Patents

Abstract

【課題】狭い面積及び小さな素子をもって、５０％のデューティーサイクルを有する信号の生成に使われるデューティー補正回路を提供する。
【解決手段】ストレージ素子及び補正回路を備えるデューティー補正回路である。ストレージ素子は、クロック信号及び所定のフィードバック信号に応答して動作する。補正回路は、抵抗性素子及び容量性素子を備え、ストレージ素子の出力信号に応答するフィードバック信号を出力する。ストレージ素子の出力信号は、フィードバック信号及びクロック信号によって変化する。
【選択図】図４

Description

本発明は、デジタル信号の生成に係り、特に、５０％のデューティーサイクルを有する信号を生成する装置に関する。

ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏｒ）とＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭのような高速動作する装置で使われるクロックは、立上りエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）だけでなく、立下りエッジ（Ｆａｌｌｉｎｇ Ｅｄｇｅ）も共に使われることが一般的である。立上りエッジ及び立下りエッジが何れも使われるクロックの場合、システムの設計マージンのために、５０％のデューティーサイクルを保持することが重要である。５０％のデューティーサイクルのクロック信号を生成する回路は多様であり、一般的にクロック生成回路及びクロックドライバ回路を備える。前記クロック生成回路で５０％のデューティーサイクルのクロック信号を生成することは、あまり難しくないが、後続して連結されたクロックドライバ回路を構成するプルアップ及びプルダウン回路の不一致によって、クロック信号の５０％のデューティーサイクルは変化されうる。したがって、５０％のデューティーサイクルを有するクロックを生成するために、デューティーサイクルの補正回路が必要である。

図１は、従来のデューティーサイクルの補正回路を示す図である。
図１を参照すれば、前記デューティーサイクル補正回路は、アナログ方式で実現され、このために２つの機能ブロックが使われるということが分かる。第１機能ブロック１０は、補正機能を行い、第２機能ブロック２０は、制御電圧を発生させる機能を行う。
図２は、図１に示された第１機能ブロック１０の内部回路図である。
図３は、図１に示された第２機能ブロック２０の内部回路図である。
制御電圧を発生させる第２機能ブロック２０は差動クロックＣｃ、Ｃｃ’でもってクロックデューティーサイクルの差を差動アナログオフセット電圧Ｖｃ、Ｖｃ’として発生させる。デューティーサイクルの補正を行う第１機能ブロック１０は、キャパシタＣ１、Ｃ２に保存されたアナログオフセット電圧Ｖｃ、Ｖｃ’を制御電圧として入力されたクロック信号Ｃｉ、Ｃｉ’のデューティーサイクルを補正する。
ここで、Ｚ１ないしＺ４は、インピーダンス成分を示す。
図１ないし図３を通じて判断すれば、５０％のデューティーサイクルを有する信号を生成させるために使用する補正回路は、多くの素子を含んでいるために消費電力が増加し、半導体装置でそれを実現するために多くの面積を占有するという短所がある。

本発明が解決しようとする技術的課題は、小面積及び小さい素子をもって５０％のデューティーサイクルを有する信号を生成させるのに使われるデューティー補正回路を提供することである。

前記技術的課題を達成するための本発明によるデューティー補正回路は、ストレージ素子及び補正回路を備える。
前記ストレージ素子は、クロック信号及び所定のフィードバック信号に応答して動作する。前記補正回路は、前記ストレージ素子の出力信号に応答して変わる前記フィードバック信号を出力する。前記ストレージ素子の出力信号は、前記フィードバック信号及び前記クロック信号によって変化する。

前記補正回路は、抵抗性素子及び容量性素子を備える。前記抵抗性素子は、一端が前記ストレージ素子の出力端子に連結され、他端が前記フィードバック信号に連結される。前記容量性素子は、一端が前記フィードバック信号に連結され、他端が電源電圧に連結される。
また、前記抵抗性素子の抵抗値及び前記容量性素子のキャパシタンスは、前記クロック信号の周期によって決定される。

本発明によるデューティー補正回路は、フリップフロップ、抵抗及びキャパシタのみを用いて実現することによって、これを半導体として実現する場合、狭い面積でデューティー補正機能を行え、消費電力も従来のアナログ方式による補正回路に比べてはるかに低減しうる。

以下、本発明の実施形態を添付した図面を参照して説明すれば、次の通りである。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を表わす。

図４は、本発明の一実施形態によるデューティー補正回路を表す。
図４を参照すれば、デューティー補正回路は、１つのストレージ素子４１０及び１つの補正回路４３０を備える。
ストレージ素子４１０は、入力信号Ｃｌｏｃｋ Ｉｎｐｕｔ及びフィードバック信号Ｆｅｅｄｂａｃｋに応答して動作する。ストレージ素子４１０をフリップフロップで構成すると仮定すれば、フリップフロップのクロックＣ端子に入力信号Ｃｌｏｃｋ Ｉｎｐｕｔが印加され、入力端子Ｄに固定された一定の電圧ＶＣＣが印加され、リセット端子Ｒｅにフィードバック信号Ｆｅｅｄｂａｃｋが印加される。
補正回路４３０は、相互直列に連結された抵抗性素子Ｒ及び容量性素子Ｃを備える。
抵抗性素子Ｒの一端は、容量性素子Ｃの一端に連結され、他端はフリップフロップ４１０の出力端子Ｑに連結され、容量性素子Ｃの他端は電源電圧ＧＮＤに連結される。抵抗性素子Ｒ及び容量性素子Ｃの共通ノードはフリップフロップ４１０のリセット端子Ｒｅに印加される。

図５は、図４に示すデューティー補正回路の信号ダイヤグラムである。
図４及び図５を参照すれば、入力信号Ｃｌｏｃｋ Ｉｎｐｕｔの立上りエッジから入力端子Ｄに印加される電圧をサンプリングした電圧値が出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔとなる。補正回路４３０は、出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔに応答して生成されたフィードバック信号Ｆｅｅｄｂａｃｋをフリップフロップ４１０のリセット端子Ｒｅに供給する。

受信された出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔは、補正回路４３０を構成する抵抗性素子Ｒ及び容量性素子Ｃの抵抗値及びキャパシタンスによってフィードバック信号Ｆｅｅｄｂａｃｋの電圧値を変える。すなわち、容量性素子Ｃに出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔの電圧が充電されるが、抵抗性素子Ｒ及び容量性素子Ｃの値によって増加する。容量性素子Ｃに充電される電圧値がフィードバック信号Ｆｅｅｄｂａｃｋの電圧準位となる。

フィードバック信号Ｆｅｅｄｂａｃｋの電圧値が増加して、フリップフロップ４１０のリセット端子Ｒｅの論理スレショルド電圧に至れば、ストレージ素子４１０の出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔがロー状態に遷移される。出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔがロー状態になれば、容量性素子Ｃに充電された電荷が放電され、フィードバック信号Ｆｅｅｄｂａｃｋの電圧値が減少する。
上記の過程が反復されつつ、フィードバック信号が同値の鋸歯波（Ｓａｗ−ｔｏｏｔｈ Ｗａｖｅ）になると同時に、出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔは５０％のデューティーサイクルを有する信号となる。
ここで、抵抗性素子Ｒ及び容量性素子Ｃの値は、入力信号Ｃｌｏｃｋ Ｉｎｐｕｔの周期によって決定される。

図６は、１０％のデューティーサイクルを有する１０ＭＨｚの入力信号を本発明の一実施形態によるデューティー補正回路に入力した場合のフィードバック電圧である。
図７は、１０％のデューティーサイクルを有する２０ＭＨｚの入力信号を本発明の一実施形態によるデューティー補正回路に入力した場合のフィードバック電圧である。
図６及び図７を参照すれば、点線の信号は出力信号Ｃｌｏｃｋ Ｏｕｔｐｕｔの電圧であり、実線の信号はフィードバック信号Ｆｅｅｄｂａｃｋの電圧を表わす。
図６及び図７は、抵抗性素子の値及び容量性素子の値を同一にして実験した。実験は回路のシミュレータのスパイス（ＳＰＩＣＥ）を用いた。図６及び図７を参照すれば、入力される信号の周波数が増加するほど、飽和（ｓａｔｕｒａｔｉｏｎ）する時間は短縮されるということが分かる。

また、本発明によるデューティー補正回路が広い範囲の入力周波数信号に対応するためにはＲ及びＣの値を任意に変更させることが望ましい。
前述したように図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的として使われただけで、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。

本発明は、デューティー補正回路関連の技術分野に好適に適用されうる。

従来のデューティーサイクル補正回路を示す図である。 図１に示された第１機能ブロック１０の内部回路図である。 図１に示された第２機能ブロック２０の内部回路図である。 本発明の一実施形態によるデューティー補正回路を示す図である。 図４に示された前記デューティー補正回路の信号ダイヤグラムである。 １０％のデューティーサイクルを有する１０ＭＨｚの入力信号を本発明の一実施形態によるデューティー補正回路に入力した場合のフィードバック電圧である。 １０％のデューティーサイクルを有する２０ＭＨｚの入力信号を本発明の一実施形態によるデューティー補正回路に入力した場合のフィードバック電圧である。

符号の説明

４１０ ストレージ素子
４３０ 補正回路
Ｃｌｏｃｋ Ｉｎｐｕｔ 入力信号
Ｃｌｏｃｋ Ｏｕｔｐｕｔ 出力信号
Ｆｅｅｄｂａｃｋ フィードバック信号

Claims (6)

1. クロック信号及び所定のフィードバック信号に応答して動作するストレージ素子と、
   前記ストレージ素子の出力信号に応答して変化する前記フィードバック信号を出力する補正回路と、を備え、
   前記ストレージ素子の出力信号は、前記フィードバック信号及び前記クロック信号によって変化することを特徴とするデューティー補正回路。
2. 前記ストレージ素子は、
   前記クロック信号によって動作し、前記フィードバック信号によって出力がリセットされるフリップフロップであることを特徴とする請求項１に記載のデューティー補正回路。
3. 前記ストレージ素子は、
   所定のＤＣ電圧が入力端子に印加され、前記クロック信号がクロック端子に印加され、前記フィードバック信号がリセット端子に印加されることを特徴とする請求項１に記載のデューティー補正回路。
4. 前記補正回路は、
   一端が前記ストレージ素子の出力端子に連結され、他端が前記フィードバック信号に連結された抵抗性素子と、
   一端が前記フィードバック信号に連結され、他端が電源電圧に連結された容量性素子と、を備えることを特徴とする請求項１に記載のデューティー補正回路。
5. 前記抵抗性素子の抵抗値及び前記容量性素子のキャパシタンスは、
   前記クロック信号の周期によって決定されることを特徴とする請求項４に記載のデューティー補正回路。
6. 前記抵抗性素子の抵抗値及び前記容量性素子のキャパシタンスは、可変されることを特徴とする請求項５に記載のデューティー補正回路。

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