CN110739964A - 使用伪随机噪声对锁相环进行自测试 - Google Patents

使用伪随机噪声对锁相环进行自测试 Download PDF

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En Zhi Pu Co Ltd
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Abstract

一种设备包括信号控制电路系统、锁相环(PLL)和相关性电路。所述信号控制电路系统提供承载伪随机相位噪声且如从应用时钟信号和伪随机噪声导出的参考时钟信号。所述PLL响应于承载所述伪随机相位噪声的所述参考时钟信号而提供与所述参考时钟信号的相位相关的输出信号。所述相关性电路通过将对应于来自所述相位检测器的所述输出信号的信号与所述伪随机噪声交叉相关并且作为响应通过评估相对于指示所述PLL的性能水平的已知阈值的所述交叉相关的结果而对所述PLL进行自测试。

Description

使用伪随机噪声对锁相环进行自测试
技术领域
各个实施例的方面涉及设备以及其与使用伪随机噪声对设备的锁相环(PLL)进行自测试相关的方法。
背景技术
PLL通过生成与一个或多个输入信号的相位相关的输出信号来向各种应用提供控制。PLL参数可能影响集成电路(IC)的整体性能并且用于各种应用。一些应用可以涉及遵循要求PLL参数在各种限制内并且在许多情况下要求PLL参数在电路的寿命范围内保持在各种限制内的标准。
这些和其它问题对于各种应用的PLL实施方案的自测试带来了挑战。
发明内容
各个示例实施例涉及如上文提到的那些问题和/或从以下公开中可以变得显而易见的其它问题等问题，以下公开涉及通过将伪随机噪声添加到PLL的相位检测器的输入信号来对PLL的一个或多个锁相环(PLL)参数进行自测试。
在某些示例实施例中，本公开的方面涉及在生产测试之后和/或当设备在实地时对设备的PLL进行自测试。所述自测试可以在设备每次上电时、以周期性间隔和/或连续地(例如，与设备的应用模式同时)发生。
在更具体的示例实施例中，一种设备包括信号控制电路系统、PLL和相关性电路。所述信号控制电路系统提供承载伪随机相位噪声的参考时钟信号。例如，可以对输入应用时钟信号进行相位调制以生成作为所述PLL的输入的承载所述伪随机相位噪声的所述参考时钟信号。如本文另外描述的，所述伪随机噪声可以被生成或者可以是存在于所述系统中的噪声，并且可以用于对所述应用时钟信号进行调制以生成具有或包括所述伪随机相位噪声的所述参考时钟信号。所述PLL包括相位检测器，所述相位检测器通过提供与从所述应用时钟信号导出的所述至少两个输出信号中的所传送的一个输出信号的相位相关的输出信号而响应于承载所述伪随机相位噪声的所述参考时钟信号(例如，生成与所述输入信号与所述PLL的所述反馈信号之间的相位差相关的输出信号)。所述相关性电路通过将对应于来自所述相位检测器的所述输出信号的信号与所述伪随机噪声交叉相关并且通过评估相对于指示所述PLL的性能水平的已知阈值的所述交叉相关的结果而对所述PLL进行自测试。
在一些具体实施例中，所述信号控制电路系统包括信号延迟控制电路，所述信号延迟控制电路通过将至少两个输出信号中的一个输出信号作为所述参考时钟信号传送而响应于承载所述伪随机噪声的控制信号和应用时钟信号，所述至少两个输出信号从所述应用时钟信号导出并且包括相对于所述至少两个输出信号中的另一个输出信号延迟的至少一个输出信号。所述所传送信号是输入到所述PLL的所述参考时钟信号并且包括或承载所述伪随机相位噪声(例如，所述相位由所述伪随机噪声调制从而导致包括所述伪随机相位噪声的参考时钟信号)。经延迟信号可以由所述信号延迟电路提供。所述PLL包括相位检测器，所述相位检测器通过提供与从所述应用时钟信号导出的所述至少两个输出信号中的所述所传送的一个的所述相位相关的输出信号而响应于所述参考时钟信号(例如，来自所述信号延迟控制电路的至少两个输出信号中的一个输出信号)(例如，生成与所述输入信号与所述PLL的所述反馈信号之间的相位差相关的输出信号)。
在各个实施例中，所述信号延迟电路与所述信号延迟控制电路系统集成。例如，所述设备可以包括集成所述信号延迟电路和所述信号延迟控制电路的可变延迟线电路。在其它实施例中，所述信号延迟电路和所述信号延迟控制电路是分离的，但如下所描述的还是协作的。所述信号延迟电路可以向所述信号延迟控制电路提供相对于所述应用时钟信号的经延迟时钟信号，并且所述信号延迟控制电路(例如，多路复用器)将从所述应用时钟信号和所述经延迟时钟信号中的一个导出的所述输出信号中的一个输出信号作为通过所述伪随机噪声进行相位调制的所述参考时钟信号传送并且输入到所述PLL(所述参考时钟信号承载或包括所述伪随机相位噪声)。
所述PLL可以包括所述相位检测器、环路滤波器、振荡器和反馈环路。所述环路滤波器对如由所述相位检测器输出的相位误差信号进行滤波。所述相位误差信号与所述参考时钟信号(例如，来自所述信号延迟控制电路的所述至少两个输出信号)中的所述一个与来自所述PLL的反馈信号之间的相位差成比例。所述振荡器响应于经滤波相位误差信号提供输出，并且包括反馈分频器电路的所述反馈环路响应于所述振荡器的所述输出向所述相位检测器提供所述反馈信号。
所述相关性电路可以从所述交叉相关导出PLL脉冲响应，所述交叉相关用于导出一个或多个PLL参数。所述PLL脉冲响应可以包括所述相位误差的脉冲响应或者可以直接从所述交叉相关导出。在具体实施例中，所述相关性电路包括至少一个加法电路和滤波器电路，所述滤波器电路用于从使用所述PLL的所述相位误差(例如，所述相位检测器的输出)与所述伪随机噪声的折叠乘积获得的所述交叉相关导出所述PLL脉冲响应。在其它实施例中，所述相关性电路包括至少一个加法电路和滤波器电路，所述滤波器电路用于从所述PLL的所述相位误差与所述伪随机噪声的所述交叉相关与所述伪随机噪声的所述自相关的差值导出脉冲响应。例如，所述相关性电路可以从输入相位与输出相位之间的差值与所述伪随机噪声的所述交叉相关导出所述相位误差的脉冲响应并且根据所述伪随机噪声的自相关与所述相位误差的所述脉冲响应之间的差值从所述交叉相关导出所述PLL脉冲响应。可以通过使所述相位误差的所述脉冲响应与所述伪随机噪声的所述自相关之间的差值反相来评估所述PLL脉冲响应，尽管实施例并不限于此。
根据多个实施例，PLL的自测试在生产测试之后(如当设备在实地时)进行。所述PLL的所述自测试可以与所述应用信号的处理同时、在所述设备每次上电时、周期性地(与处理所述应用信号同时或不同时)和/或连续地发生。在一些实施例中，如当所述应用信号的处理与所述PLL的所述自测试同时进行时，使用先前生成的伪随机相位噪声从作为来自所述PLL的输出提供的所述输出信号中移除所述伪随机相位噪声的至少一部分。所述先前生成的伪随机相位噪声的量可以被确定(例如，使用所述伪随机噪声)并且用于移除(下一个)伪随机相位噪声的至少一部分。在这种示例实施例中，所述设备可以包括减噪电路系统，所述减噪电路系统用于使用对应于来自所述相位检测器的另一个输出信号的先前信号和承载伪随机噪声的另一个控制信号的交叉相关从所述PLL的所述输出中移除所述伪随机相位噪声的至少一部分。
在多个具体实施例中，可以基于所述自测试来执行一个或多个动作。例如，对所述交叉相关的所述评估可以指示电路失效。响应于电路失效的指示，所述设备基于所述失效执行动作，如重新运行所述自测试、提供误差消息、重启所述设备、使所述设备掉电以及其各种组合。
另外，各个具体实施例可以包括相对于上文所描述的多种变化。例如，如本文另外描述的，所述伪随机相位噪声可以具有(旨在)使所述输入时钟抖动的频谱和幅度和/或所述PLL包括具有数字环路滤波器的全数字PLL(ADPLL)并且所述相位检测器提供数字信号。在一些具体实施例中，在对所述PLL进行评估之前确定所述PLL是否被锁定。例如，使用来自所述PLL的所述输出信号和输入信号确定所述PLL是否被锁定，并且响应于确定所述PLL被锁定而对所述PLL进行自测试。
在其它实施例中，本公开涉及使用本文公开的基于电路的具体实施例的方法并且包括提供承载伪随机相位噪声的参考时钟信号。例如，所述参考时钟信号和所述噪声可以通过提供承载所述伪随机噪声的控制信号并且使用所述控制信号来将从应用时钟信号导出的至少两个输出信号中的一个输出信号作为承载所述伪随机相位噪声的所述参考时钟信号传送而被组合(例如，用所述噪声调制所述应用时钟信号从而导致所述参考时钟信号包括或以其它方式承载所述伪随机相位噪声)。所述方法可以另外包括通过将对应于来自所述相位检测器的所述输出信号的信号与所述伪随机噪声交叉相关并且作为响应评估相对于指示所述PLL的性能水平的已知阈值的所述交叉相关的结果而对所述PLL进行自测试。
所述交叉相关可以用于确定一个或多个PLL参数。例如，所述方法可以包括通过使用所述交叉相关计算相位裕度来对所述PLL进行自测试。例如，使用如从所述交叉相关导出的所述脉冲响应来计算相位裕度并将所述相位裕度与所述已知阈值进行比较，所述已知阈值指示相位裕度极限和先前计算的相位裕度中的至少一个。响应于指示电路失效的所述比较或评估，所述方法可以包括基于所述失效执行动作，所述动作选自由以下组成的组：提供误差消息、重启所述设备、使所述设备掉电及其组合。在各个具体实施例中，所述方法包括在所述PLL同时提供所述输出信号时处理应用信号，所述输出信号具有与从所述应用时钟信号导出的所述至少两个输出信号中的所述所传送的一个的所述相位相关的相位。
作为另一个具体实施例，可以根据所述交叉相关确定所述相位传递函数并且响应于所确定的相位传递函数而对所述PLL的至少一个部件进行微调。可以从所述相位传递函数导出一个或多个PLL参数或相位误差传递函数。
以上讨论/发明内容不旨在描述本公开的每个实施例或每个实施方案。以下附图和具体实施方式也例证了各个实施例。
附图说明
在结合附图考虑以下具体实施方式时，可以更彻底地理解各个示例实施例，在附图中：
图1示出了根据本公开的示例设备；
图2A-2B示出了根据本公开的示例设备；
图3示出了根据本公开的示例PLL；
图4示出了根据本公开的用于对设备的PLL进行自测试的过程的例子；
图5示出了根据本公开的示例设备；
图6示出了根据本公开的示出使用噪声相关性评估相位传递函数的曲线图；
图7示出了根据本公开的曲线图，其示出在减去伪随机噪声的自相关、滑动平均值和根据PLL闭环参数计算的脉冲响应之后模拟的PLL脉冲响应；
图8示出了根据本公开的示出导出的PLL参数的曲线图；
图9示出了根据本公开的将相位误差处理为PLL脉冲响应的示例相关性电路；
图10A-10B示出了根据本公开的使用相位误差导出PLL脉冲响应的示例相关性电路；并且
图11示出了根据各个实施例的低通滤波器的例子。
虽然本文所讨论的各个实施例适于修改和替代形式，但是在附图中已经通过举例示出了实施例的各方面并且将对其进行详细描述。然而，应理解的是，所述意图并不将本公开限制于所描述的特定实施例。相反，所述意图是要涵盖落入本公开的范围内的包括权利要求书中限定的方面的所有修改、等效物和替代方案。另外，如贯穿本申请所使用的，术语“例子”仅是说明性的而非限制性的。
具体实施方式
本公开的各方面被认为适用于涉及通过组合伪随机噪声与PLL的输入信号来对锁相环(PLL)进行自测试的各种不同类型的设备、系统和方法。在某些实施方案中，当在将伪随机噪声添加到用于在应用时钟信号与一个或多个经延迟时钟信号之间切换PLL输入的控制信号的上下文中使用时，已示出本公开的各方面是有益的。虽然不一定如此限制，但是可以通过以下对使用示例性上下文的非限制例子的讨论来理解各个方面。
因此，在以下描述中，阐述了各种具体细节以描述本文中呈现的具体例子。然而，对于本领域技术人员而言应当显而易见的是，可以在没有下文给出的所有具体细节的情况下实践一个或多个其它例子和/或这些例子的变型。在其它实例中，为了不模糊本文中例子的描述，未详细描述公知的特征。为了便于说明，可以在不同的附图中使用相同的附图标记来指代相同元件或相同元件的另外的实例。并且，尽管在某些情况下可以在单个附图中描述方面和特征，但是应理解的是，来自一个附图或实施例的特征可以与另一个附图或实施例的特征组合，即使所述组合并未明确地示出或明确地描述为组合。
PLL是生成具有与输入信号例如参考时钟信号的相位相关的相位的输出信号的电路。PLL可以用于维持明确限定的相位以及因此频率、两个输入源之间的关系。PLL可以具有不断调整以匹配输入参考时钟信号的频率的振荡器。示例PLL可以用于生成、稳定、调制、解调、滤波和/或恢复来自数据可能已遭损坏的噪声通信信道的信号。PLL参数可能影响集成电路的整体性能。例如，参考时钟信号的毛刺或欠压可能导致PLL或系统锁定失效，所述失效可能益于检测。对于安全敏感性集成电路和其它应用，如在汽车中，因为性能参数可能由于电路系统缺陷和/或老化而随时间改变，所以在设备的使用寿命期间测量一个或多个PLL参数可能是有益的。
根据本公开的实施例涉及用于使用内置自测试(BIST)对PLL进行自测试的设备和方法。如本文另外描述的，BIST可以用于通过将伪随机噪声添加到PLL的输入信号如通过伪随机噪声进行相位调制的参考时钟信号(例如，参考相位输入或参考频率输入)来测量一个或多个PLL参数。通过将伪随机噪声与PLL的相位检测器的输出信号交叉相关来对PLL进行自测试。相关性的结果允许计算相位误差的脉冲响应，所述脉冲响应可以互换地被称为在相对于输入相位的相位检测器输出处的脉冲响应并且可以用于计算相位裕度和其它PLL参数。相位误差的脉冲响应可以与PLL的输出响应(例如，系统的脉冲响应或PLL脉冲响应)相关。例如，相位误差的脉冲响应是系统的负脉冲响应与狄拉克(Dirac)脉冲之和，并且因此相位误差的脉冲响应和PLL脉冲响应的频谱相似并且可以用于表征系统。可以在设备每次上电时、周期性地/或连续地(例如，与应用模式同时)对PLL进行自测试。与应用模式同时进行的自测试可以允许检测虚假故障，所述虚假故障有时被称为单粒子翻转(SEU)。一些标准可以强制要求检测SEU和/或强制证明SEU的足够的诊断覆盖。如本文另外描述的，PLL的自测试可以规定提供诊断覆盖的直接方式。
根据各个实施例的设备包括信号控制电路系统、PLL和相关性电路。信号控制电路用于提供承载伪随机相位噪声的参考时钟信号，如通过用伪随机噪声调制时钟信号。例如，伪随机噪声用于调制时钟信号，这产生包括伪随机相位噪声的参考时钟信号。包括相位检测器的PLL通过提供与参考时钟信号(和提供给PLL的反馈信号)的相位相关的输出信号(例如，相位误差信号)来响应于承载伪随机相位噪声的参考时钟信号。如本文另外描述的，相关性电路通过将对应于来自相位检测器的输出信号(例如，相位误差信号或相位差信号)的信号与伪随机噪声交叉相关并且作为响应通过评估相对于指示PLL的性能水平的已知阈值的交叉相关的结果而对PLL进行自测试。
在具体实施例中，信号控制电路系统可以包括信号延迟电路和信号延迟控制电路。在各个实施例中，信号延迟电路可以与信号延迟控制电路集成或者包括不同电路。信号延迟电路向信号延迟控制电路提供相对于应用时钟信号的经延迟信号。如本文另外示出的，信号延迟控制电路可以包括多路复用器和/或可变延迟线(所述可变延迟线集成了信号延迟电路)。信号延迟控制电路将从应用时钟信号导出的至少两个输出信号中一个作为参考时钟信号传送，所述参考时钟信号是PLL的输入。所传送的参考时钟信号包括应用时钟信号或相对于PLL的至少两个输出信号中的另一个输出信号基于承载伪随机噪声的控制信号延迟的至少一个输出信号。在一些实施例中，多路复用器用于传送应用时钟信号或相对于应用时钟信号基于承载伪随机噪声的控制信号延迟的输出信号。在其它实施例中，可变延迟线用于输出应用时钟信号或基于承载伪随机噪声的控制信号延迟的多个信号中的一个(并且所述可变延迟线用于选择延迟路径)。伪随机噪声由此用于通过信号控制电路系统调制应用时钟信号，所述信号控制电路系统输出承载伪随机相位噪声的参考时钟信号。更具体地说，信号控制电路系统用伪随机噪声调制应用时钟信号，这导致调制应用时钟信号的相位(例如，调制信号的零交叉)以生成承载或包括伪随机相位噪声的参考时钟信号。控制信号从应用时钟信号或经延迟信号中的一个选择参考时钟信号，并且所得参考时钟信号承载伪随机相位噪声。
在具体实施例中，PLL可以包括相位检测器、环路滤波器、振荡器和反馈环路。相位检测器生成与其输入之间的相位差成比例(或以其它方式指示所述相位差)的输出信号(例如，如本文另外描述的如数字字等输出电压、输出电流或输出数字信号)，所述输出信号可以被称为相位误差信号或相位差信号。第一输入是参考时钟信号，所述参考时钟信号依赖于控制信号(例如，所述控制信号用于在应用时钟信号与一个或多个经延迟时钟信号之间切换)。如上所描述的，参考时钟信号承载伪随机相位噪声。第二输入与振荡器的输出相关。环路滤波器对如由相位检测器输出的相位误差信号进行滤波。如上所描述的，相位误差信号可以与参考时钟信号与来自PLL的反馈信号之间的相位差成比例。振荡器例如通过生成的振荡电子信号响应于经滤波相位误差信号提供输出信号。反馈环路响应于振荡器的输出信号而向相位检测器提供反馈信号。反馈环路可以包括对振荡器的输出信号进行分频的反馈分频器电路。
如上所描述的，在具体实施例中，PLL的自测试可以包括使用伪随机噪声对应用时钟信号进行相位调制以生成包括或承载伪随机相位噪声的参考时钟信号。例如，可以通过提供将伪随机噪声与设备的控制信号组合的控制信号来生成参考时钟信号。伪随机噪声可以通过设备的噪声生成电路生成并且通过在应用时钟信号与应用时钟信号的经延迟相移版本之间切换(取决于噪声信号)来与PLL的输入信号混合(例如，用于相位调制)。控制信号用于将至少两个输出信号中的一个输出信号作为包括伪随机相位噪声的参考时钟信号传送，所述至少两个输出信号从应用时钟信号导出并且包括相对于至少两个输出信号中的另一个输出信号延迟的至少一个输出信号。例如，控制信号被提供给信号延迟控制电路并且用于选择性地将至少两个输出信号中的一个输出信号例如作为PLL的承载伪随机相位噪声的参考时钟信号传送到通过伪随机噪声进行相位调制的PLL。PLL通过提供与从应用时钟信号导出的参考时钟信号的相位相关的输出信号而响应于来自信号延迟控制电路的经传送输出信号(例如，参考时钟信号)。PLL可以提供指示来自PLL的反馈信号与至少两个输出信号中的经传送的一个的相位差的输出信号。所述方法另外包括将对应于来自相位检测器的输出信号的信号与伪随机噪声交叉相关以及作为响应通过评估相对于指示PLL的性能水平的已知阈值的交叉相关的结果。
在具体实施例中，交叉相关电路可以从交叉相关导出PLL脉冲响应。PLL脉冲响应可以与相位误差的脉冲响应(例如，相位检测器输出处的脉冲响应)相关。例如，相位误差的脉冲响应可以直接用作PLL脉冲响应(例如，系统的脉冲响应)或者可以用于导出PLL脉冲响应。在一些实施例中，相关性电路可以包括至少一个加法电路和滤波器电路，所述滤波器电路从使用所述PLL的相位误差(例如，来自相位检测器的输出)与所述伪随机噪声的折叠乘积获得的交叉相关导出所述PLL脉冲响应。在其它实施例中，相关性电路包括至少一个加法电路和滤波器电路，并且从PLL的相位误差与伪随机噪声的交叉相关与所述伪随机噪声的自相关之间的差值导出PLL脉冲响应。在各个实施例中，可以任选地使交叉相关结果反相(例如，从交叉相关结果中减去自相关并且进行反相)，然而，实施例并不限于此。
根据多个实施例，PLL的自测试在生产测试之后(如当设备在实地时)进行。PLL的自测试可以与应用信号的处理同时发生。自测试可以在设备每次上电时、周期性地和/或连续地发生。在一些实施例中，如当应用信号的处理与PLL的自测试同时进行时，可以使用先前生成的伪随机相位噪声从PLL的如提供为来自设备的输出的输出信号(例如，输出应用时钟信号)中移除伪随机相位噪声的至少一部分。先前生成的伪随机相位噪声的量可以被确定并且用于移除输出处的伪随机相位噪声的至少一部分。
在各个实施例中，交叉相关可以用于确定一个或多个PLL参数。示例PLL参数包括相位传递函数、相位误差传递函数、PLL的相位裕度、识别PLL是否被锁定、阻尼、固有频率等其它参数。例如，交叉相关用于确定PLL脉冲。使用脉冲响应，可以确定相位裕度。如本文另外描述的，如对于具有高通特性的PLL，相位误差可以直接被处理为PLL脉冲响应(例如，系统脉冲响应)，或者如对于具有低通特性的PLL，PLL脉冲响应可以从相位误差的脉冲响应导出。作为具体例子，交叉相关用于导出PLL脉冲响应(直接来自相位误差的脉冲响应或从其导出)，并且PLL脉冲响应然后用于计算PLL的相位裕度。将相位裕度与指示相位裕度极限和先前计算的相位裕度中的至少一个的已知阈值进行比较。如下面另外描述的，响应于指示电路失效的比较，所述设备可以执行一个或多个动作。
在多个具体实施例中，响应于指示电路失效的评估，可以基于PLL的自测试来执行一个或多个动作。响应于电路失效的指示，设备可以执行动作，如重新运行自测试、提供误差消息、重启设备、使设备掉电以及其各种组合。
现在转到附图，图1示出了根据本公开的示例设备。设备100可以使用伪随机噪声103对形成设备100的一部分的PLL 104进行自测试以确定用于评估PLL 104的性能水平的PLL脉冲响应和/或相位裕度。
如所示出的，设备100包括信号控制电路系统102、PLL 104和相关性电路106。信号控制电路系统102可以包括用于提供承载伪随机相位噪声的参考时钟信号(作为PLL 104的输入)的一个或多个电路。参考时钟信号可以通过使用延迟线、相位调制器和/或将噪声添加到数字参考时钟信号来承载和/或包括伪随机相位噪声。在上文描述的实施例中，应用时钟信号通过伪随机噪声103进行相位调制以生成承载伪随机相位噪声的参考时钟信号。噪声可以如通过伪随机噪声生成器电路生成，或者可以是存在于设备100中的真实噪声，如借助于放大器从电阻器和/或二极管获得的噪声。
在一些具体实施例中，信号控制电路系统102包括信号延迟电路系统，所述信号延迟电路系统将控制信号与伪随机噪声103组合并且将至少两个输出信号中的一个输出信号作为承载伪随机相位噪声的参考时钟信号传送，并且对承载伪随机噪声103的控制信号和应用时钟信号101作出响应。在这种背景下，控制信号用于在输出信号之间进行选择并且将所选择的信号作为参考时钟信号传送给PLL 104。如参考频率信号或参考相位信号等参考时钟信号承载伪随机相位噪声。伪随机噪声103用于通过信号控制电路系统102调制应用时钟信号101。更具体地说，信号控制电路系统102用伪随机噪声103调制应用时钟信号101，这导致调制应用时钟信号的相位(例如，调制信号的零交叉)并且生成承载或包括伪随机相位噪声的参考时钟信号。
在各个实施例中，信号控制电路系统102可以包括信号延迟电路和信号延迟控制电路(例如，多路复用器(MUX))。信号延迟控制电路可以响应于控制信号将两个输出信号中的一个输出信号作为PLL 104的输入的参考时钟信号传送。第一输出信号从应用时钟信号101导出或者包括所述应用时钟信号101，并且第二输出信号相对于应用时钟信号101延迟。在其它实施例中，信号延迟电路系统是集成了信号延迟电路和信号延迟控制电路两者的可变延迟线。可变延迟线可以响应于承载伪随机噪声103的控制信号而传送多个输出信号中的一个输出信号。第一输出信号从应用时钟信号101导出或者包括所述应用时钟信号101，并且其余的多个输出信号相对于应用时钟信号101具有不同延迟。为便于参考，相对于应用时钟信号101具有不同延迟的信号在本文中有时被称为经延迟时钟信号。伪随机噪声103可以用于对PLL 104的输入信号例如作为PLL 104的输入的参考时钟信号进行相位调制。如可以理解的是，响应于可以承载伪随机噪声的控制信号，来自信号延迟电路系统的输出被提供给包括PLL 104的线性系统。
PLL 104的相位检测器通过输出相位误差信号而响应于输入参考时钟信号的相位，例如，可以由伪随机噪声103调制所述输入参考时钟信号。将PLL的相位检测器的输出和伪随机噪声103两者输入到相关性电路106。在一些具体实施例中，承载伪随机噪声103的控制信号用于在应用时钟信号101与一个或多个经延迟时钟信号之间切换，所述一个或多个经延迟时钟信号作为参考时钟信号(有时被称为应用时钟输入并且包括经调制信号，例如，包括伪随机相位噪声)提供给PLL 104的相位检测器。如本文另外描述的，PLL 104的相位检测器的输出可以与伪随机噪声交叉相关以导出相对于PLL 104的输入的相位的PLL脉冲响应。PLL脉冲响应可以通过交叉相关直接导出，所述交叉相关包括或指示相位误差的脉冲响应或者可以用于导出PLL脉冲响应等其它PLL参数。
更具体地，PLL 104通过提供与参考时钟信号(例如，从应用时钟信号导出并且如由伪随机噪声103调制的经传送输出信号)的相位相关的输出信号而响应于来自信号控制电路系统102的参考时钟信号(例如，经传送输出信号)。如前所描述的，PLL 104可以包括相位检测器、环路滤波器、振荡器和反馈环路。相位检测器输出相位误差信号或相位差信号。相位误差信号包括或基于相位检测器的输入(例如，经传送输出信号/参考时钟信号和反馈信号)的相位差并且与PLL的相位误差(例如，来自信号延迟控制电路的至少两个输出信号中的一个输出信号与来自PLL的反馈信号的相位差)成比例。环路滤波器对如由相位检测器输出的相位误差信号进行滤波。振荡器提供响应于经滤波相位误差信号的输出。例如，振荡器产生作为应用时钟输出和反馈提供给相位检测器的输出相位。振荡器可以包括压控振荡器(VCO)、电流控制振荡器(CCO)、数控振荡器(DCO)等其它类型的振荡器。反馈环路响应于振荡器的输出向相位检测器提供反馈信号。反馈环路可以包括对振荡器的输出进行分频并且将反馈信号(例如，振荡器输出信号的经分频版本)作为负反馈提供给相位检测器的反馈分频器电路。
提供伪随机噪声103和来自相位检测器的输出作为相关性电路106的输入。相关性电路106将所提供的两个输入(例如，伪随机噪声103和相位误差信号或相位差信号)交叉相关。作为响应，相关性电路106评估相对于指示PLL 104的性能水平的已知阈值的交叉相关的结果。在具体实施例中，相关性电路106通过将对应于来自相位检测器的输出信号的信号与伪随机噪声103交叉相关并且作为响应评估相对于指示PLL 104的性能水平的已知阈值的交叉相关的结果而对PLL 104进行自测试。
交叉相关可以定义为：
Figure BDA0002135107620000141
x(t)和y(t)是有待相关的两个信号，并且τ是两个信号之间的延迟。对于时间离散信号，交叉相关可以通过以下表示：
Figure BDA0002135107620000142
如果x(t)是馈送到线性系统(例如，信号控制电路系统102/PLL 104)的输入的伪随机噪声103(例如，来自噪声生成器)，并且y(t)是此线性系统的输出(例如，PLL 104的相位检测器和/或PLL 104的输出)，则rxy(t)是所述线性系统的脉冲响应。在一些实施例中，相位误差的脉冲响应(例如，相位检测器输出处的脉冲响应)可以直接评估为PLL 104的PLL脉冲响应，并且在其它实施例中，相位误差的脉冲响应可以用于导出PLL脉冲响应(例如，系统的脉冲响应)。例如并且如本文另外所示出的，相位误差的脉冲响应是系统的负脉冲响应与狄拉克脉冲之和，并且因此相位误差的脉冲响应的频谱和PLL 104的输出处的频谱相似并且可以用于表征系统。可以在时域中评估PLL脉冲响应/相位误差的脉冲响应以导出考虑中的线性系统(即PLL 104)的相位裕度。也可以对PLL脉冲响应/相位误差的脉冲响应进行傅里叶变换以分析频域中的线性系统。
更具体地说，对于PLL 104，交叉相关可以是伪随机噪声103与输出信号的交叉相关，其中输出来自PLL 104(例如，输出相位)。交叉相关导出PLL脉冲响应。为了提供这种交叉相关，可以将相位解调应用于输出相位，这可能不是直接可用的。PLL提供输出信号，如相位由相位解调器确定的矩形时钟或正弦波，例如，例如正弦函数的自变量。由于这可能不是直接可用的，因此根据本公开的实施例使用PLL 104的相位检测器的输出，所述输出提供用于交叉相关的相位误差信号。在一些具体实施例中，从相位误差与伪随机噪声103之间的交叉相关结果中减去伪随机噪声的自相关以提供PLL脉冲响应(就像使用了相位解调器一样)。所述方法不需要相位解调器并且因为省去了大量电子电路系统，所以以一种相当简洁的方式提供了作为系统响应的脉冲响应。在其它实施例中，相位误差的脉冲响应被用作PLL的系统响应。
根据上文，各个实施例涉及交叉相关，同时通过根据承载伪随机噪声103的控制信号在应用时钟信号101或应用时钟信号101的一个或多个经延迟相移版本之间切换，线性系统通过添加伪随机噪声103或将所述伪随机噪声103将应用时钟信号101混合来处理应用信号。因为PLL 104的应用信号与伪随机噪声103不相关，所以PLL 104的应用信号不影响交叉相关的结果，并且可以在应用模式期间完成PLL 104的参数评估。在这种实施例中，要注意减轻噪声或防止噪声影响应用。例如，如对延迟线的相移可以足够小以不影响PLL 104的整体性能(例如，相位噪声性能)但是可以足够大以允许有效的相关性。如果在应用中不能容忍另外的噪声，则可以在关闭应用时在专用自测试间隔期间添加噪声。可替换的是，如以下进一步示出和描述的，可以从PLL 104的输出中减去所添加的伪随机噪声103。
如上所描述的，相位误差的脉冲响应(例如，来自相位检测器的输出)可以直接处理为PLL 104的系统响应，所述系统响应在本文中有时可互换地称为PLL脉冲响应或者可以用于导出PLL 104的系统响应。导出相位误差脉冲响应，使得相位误差与输入信号相关。
Figure BDA0002135107620000151
例如，可以基于以下计算相位误差的脉冲响应：
he(f)＝1-h(f)→hte(t)＝δ(t)-ht(t)
其中δ(t)由狄拉克δ脉冲提供。相位传递函数(例如，作为输入的函数的PLL的输出信号)可以定义为：
Figure BDA0002135107620000161
其中
Figure BDA0002135107620000162
是输出信号的相位，并月是输入参考时钟信号(例如，输入应用时钟信号)的相位。相位误差传递函数可以定义为：
Figure BDA0002135107620000164
其中
Figure BDA0002135107620000165
是相位检测器的输出，例如，
Figure BDA0002135107620000166
阳相位误差传递函数可以重新定义为：
Figure BDA0002135107620000167
并且其中PLL的系统响应包括：
脉冲响应g(t)＝拉普拉斯逆变换(h(s)·1)＝ht(t)
并且相位误差的脉冲响应包括：
hte(t)＝δ(t)-ht(t)
在相位误差直接处理为系统响应的情况下，输出信号被视为相位误差的脉冲响应与输入信号(即伪随机噪声103)之间的折叠乘积，如通过以下：
Figure BDA0002135107620000168
这在本文中有时被称为“方法一。”因此，从折叠相位检测器的输出与用于调制输入参考(或应用)时钟信号的伪随机噪声的交叉相关结果导出相位误差的脉冲响应。折叠是信号理论的数学运算，其中两个信号以一定的延迟相乘并被积分。在一些实施例中，可以使脉冲响应反相，然而，由于频谱相同，实施例可能不包括反相。
在如上所提供的例子中，相位误差被直接处理为系统响应，PLL脉冲响应从作为相位误差(的脉冲响应)与输入信号(例如，伪随机噪声)之间的折叠乘积的交叉相关导出。如本文另外示出的相关性电路可以包括乘法器、加法电路和滤波器电路，所述滤波器电路从使用PLL的相位误差与伪随机噪声的折叠乘积获得的交叉相关导出PLL脉冲响应。例如，脉冲响应的形状可以用于评估PLL的性能。
在其它实施例中，根据输入相位和输出相位与伪随机噪声之间的差值计算交叉相关导致：
Figure BDA0002135107620000171
rxy(m)-rxx(m)＝-h(m)→h(m)
这在本文中有时被称为“方法二。”根据方法二，交叉相关结果被视为输入噪声的自相关与系统的脉冲响应之间的差值(例如，相位误差与伪随机噪音的折叠乘积的交叉相关)。可以通过减去伪随机噪声的自相关来从交叉相关结果获得PLL脉冲响应。在一些实施例中，尽管并不限于此，但是结果可以被反相。如通过方法二所示出的，从交叉相关结果(以与方法一一致的方式获得)中减去伪随机噪声的自相关以获得PLL脉冲响应。因此，PLL脉冲相当于对
Figure BDA0002135107620000181
处的时钟信号与伪随机噪声的交叉相关进行相位解调。方法二的优点在于伪随机噪声的自相关造成狄拉克脉冲消失并且狄拉克脉冲消失也存在于相位误差信号中，并且移除了交叉相关结果中自相关部分的噪声贡献。降低信号中的噪声可以增加所述方法的灵敏度。可以通过所述结果分析多个PLL参数，如传递函数的频谱分析、形状评估等。
在这种实施例中，相关性电路包括至少一个乘法器、至少一个加法电路和滤波器电路，所述滤波器电路从使用PLL的相位误差与伪随机噪声之间的差值获得的交叉相关导出PLL脉冲响应。根据交叉相关结果导出和/或评估PLL脉冲响应，如通过从交叉相关结果中减去自相关(例如，伪随机噪声的自相关与相位误差的脉冲响应和伪随机噪声交叉相关之间的差值)。在一些具体实施例中，通过使从交叉相关结果中减去自相关的结果反相导出和/或评估PLL脉冲响应，尽管实施例并不限于此。
一阶PLL的示例脉冲响应可以包括：
二阶PLL的示例脉冲响应可以包括：
Figure BDA0002135107620000183
Figure BDA0002135107620000184
Figure BDA0002135107620000185
其中其它阶PLL具有类似的脉冲响应。可以通过折叠噪声输入与脉冲响应来确定输入处的相位传递函数与噪声，如：
这可以通过控制PLL 104来完成。
如本文另外所示的，设备100可以包括各种另外的部件。示例部件包括噪声生成器电路等其它部件。
图2A-2B示出了根据本公开的示例设备。图2A-2B可以包括由图1所示的设备，其中单独示出了另外的部件。如图2A所示，设备210包括先前描述的信号控制电路系统(例如，信号延迟电路214和信号延迟控制电路216)、PLL 218和相关性电路220。如前所描述的，信号控制电路系统可以包括或者可以是信号延迟电路系统，所述信号延迟电路系统使用承载伪随机噪声的控制信号来组合具有(例如，包括)伪随机相位噪声的参考时钟信号。然而，实施例并不限于此，并且其它类型的电路系统可以用来使用如上结合图1所描述的伪随机噪声调制参考时钟信号。
在各个实施例中，设备210包括伪随机噪声生成器电路212。伪随机噪声生成器电路212提供承载伪随机噪声的控制信号。例如，伪随机噪声被提供给信号延迟控制电路216和相关性电路220两者以确定PLL参数。示例伪随机噪声生成器电路212可以包括线性反馈移位寄存器(LFSR)，然而实施例并不限于此。如前所描述的，伪随机噪声用于调制PLL的输入信号的相位，如PLL 218的参考时钟信号。
如由图2A所示出的，信号控制电路系统可以包括单独的信号延迟电路214和信号延迟控制电路216。伪随机噪声被添加到控制信号或以其它方式作为控制信号提供给信号延迟控制电路216。信号延迟控制电路216响应于承载伪随机噪声的控制信号而传送两个输出信号中的一个输出信号。例如，两个输出信号包括应用时钟信号211和经延迟时钟信号(例如，应用时钟信号211的经延迟相移版本)。信号延迟电路214向信号延迟控制电路216提供经延迟时钟信号。信号延迟控制电路216基于控制信号将应用时钟信号和经延迟时钟信号中的一个作为参考时钟信号(例如，输入信号)传送到PLL 218。因此，提供给PLL 218的参考时钟信号根据承载伪随机噪声的控制信号而在应用时钟信号211本身或经延迟时钟信号之间切换。如此，对PLL的参考信号进行相位调制。
如由图2B所示出的，示例设备222包括先前描述的信号控制电路系统(例如，集成了信号延迟电路和信号延迟控制电路两者的可变延迟线电路226)、PLL 228和相关性电路230以及任选地如前所描述的伪随机噪声生成器电路224。在这种实施例中，信号延迟电路与信号延迟控制电路集成为可变延迟线电路226的一部分。伪随机噪声用于通过可变延迟线电路226的控制信号调制参考时钟信号(参考频率信号或参考相位信号)的相位。可变延迟线电路226将可变延迟添加到延迟线的输出与输入之间的延迟，并且响应于承载伪随机噪声的控制信号传送输出信号。输出信号包括应用时钟信号211或经延迟时钟信号。在各个实施例中，可变延迟线电路226通过在两个缓冲器之间使用电容器组或者通过在缓冲器链的输出与输入之间使用可切换的电容器来添加可变延迟。两种实施方案都允许切换延迟，后者以更加线性的方式进行切换。在具体实施例中，例如，由用于选择延迟路径的可变延迟线电路226使用控制信号以导出输出信号。信号延迟控制电路216基于控制信号将多个输出信号中的一个输出信号传送到PLL 228。因此，提供给PLL 228的参考时钟信号根据承载伪随机噪声的控制信号而在应用时钟信号223本身或多个经延迟时钟信号中的一个之间切换。
在由图2A或2B所示的实施例中，PLL的自测试可以在生产测试之后进行，如当设备在实地时。PLL的自测试可以在处理应用信号的同时、在设备每次上电时、周期性地和/或连续地发生。在一些实施例中，如当应用信号的处理与自测试同时进行时，可以使用先前生成的伪随机相位噪声从如作为来自设备的输出提供的PLL的输出信号中移除伪随机相位噪声的至少一部分。先前生成的伪随机相位噪声的量可以被确定并且用于移除PLL系统的输出处伪随机相位噪声的至少一部分。可替换的是，在各个实施例中，添加到PLL的输入的噪声电平可以足够低以不影响PLL的性能。在一些具体实施例中，添加的噪声可以有效地保持在低于系统性能的10dB以上。在这种实施例中，系统的分辨率可以足够高使得在无显著削波效应的情况下处理所添加的伪随机相位噪声。当伪随机相位噪声不占优势时，可以通过交叉相关的方式提取PLL的性能。这种实施例可以避免对补偿所添加的噪声的另外的减噪电路系统的需要。
在多个实施例中，如通过图1-2B所示的设备进行的交叉相关可以用于检测PLL是否被锁定。例如，使用来自相位检测器的输出信号和输入信号(例如，参考时钟信号)，可以确定PLL是否被锁定，并且PLL可以响应于确定PLL是否被锁定而进行自测试，尽管实施例并不限于此。例如，仅在锁定的PLL的情况下，PLL输出信号与输入信号相关。如此，只有在PLL被锁定的情况下才能在这种实施方案中通过上文描述的方法获得相位传递函数和脉冲响应。这可能是重要的，因为常规的锁定检测器有时是不可靠的，因为常规的锁定检测器通常使用的锁定标准为：由相位比较器测量的相位差在某一时间间隔内保持低于某个极限。然而，此标准由于PLL本身和/或PLL的输入信号的相位噪声而容易出错，所以此相位差会波动。所述波动意味着需要将某个净空添加到锁定检测器的相位差极限。选择过高的这种净空会使锁定检测器对失锁情况过于不敏感，而选择过低的净空会使锁定检测器对相位噪声过于敏感。根据时间平均的交叉相关信号导出锁定/解锁的信息
Figure BDA0002135107620000211
克服了这一点。
在其它实施例中和/或另外地，伪随机噪声用于抖动的目的。在使用PLL的一些系统中，有意地在小的频率范围内连续地随机调制PLL输出频率(例如，对其进行“抖动”)。这样，PLL输出信号不会集中在单个频率上，而是集中在某个频带上。因此，系统的非预期电磁发射也分布在特定频带上。这既减少了系统对其环境的干扰，又降低了系统对环境干扰的敏感性。在这种实施例中，伪随机噪声具有频谱和(旨在)使输入时钟(例如，输入应用时钟信号)抖动的幅度以减轻或避免空闲音调和/或以在更广的范围内传播PLL输出时钟频谱来减少电磁干扰。例如，可以通过放大器并且允许使用真实噪声从电阻器、分频器或其它系统部件中得到噪声。
可以通过使用修改PLL中的时钟分频器的分频器比的控制信号修改PLL输出频率来完成这种抖动。此控制信号可以是确定性信号或伪随机信号。在使用噪声信号的情况下，此噪声信号也可以用于上文所描述的相关性方法。然而，在一些情况下，例如，因为较低频率丢失，这种用于抖动的噪声信号的频谱并不对应于伪随机白噪声(或具有平坦频谱的伪随机噪声)的频谱。在这些情况下，将较低频率分量添加到抖动噪声信号可能是有利的。使用这种(可能修改后的)抖动伪随机噪声信号避免了将专用噪声源用于交叉相关方法；此外，这种抖动伪随机噪声信号不会添加可能损坏应用的另外的相位噪声。
另外地，在多个实施例中，PLL可以包括具有数字环路滤波器和提供数字信号输出的相位检测器的全数字PLL(ADPLL)。ADPLL的一般优点是：主要在数字域中完成信号处理。大多数部件(如果不是全部的话)都是数字部件。通常，振荡器和其它某些部件是模拟的。主要由于需要大电容器，所以环路滤波器由小型数字电路系统而不是由可能占用大面积的模拟电路系统构成。此外，由于ADPLL具有可以容易地重新配置的数字环路滤波器，因此其对老化、工艺扩展以及温度和电源电压的变化具有很强的鲁棒性。当与上文描述的技术结合使用时，ADPLL的特殊优点在于：可以使用数字控制的延迟线执行噪声注入。在这种情况下，伪随机噪声信号控制数字延迟线。因为可控延迟线可以是ADPLL的一部分并且为了使用噪声注入，所以仅添加了可控延迟线的另一个实例。当与上文描述的技术一起使用时，ADPLL的另一个优点在于：如由相位检测器测量的相位差已经可用作数字信号，使得所述相位差可以由数字系统直接处理。此外，如果参考相位字已经是数字的，则可能不需要延迟线并且直接将伪随机相位噪声添加到参考相位字。
在本公开的多个实施例中，所计算的PLL的相位传递函数用于微调PLL的重要(例如，规范严格的)部件，如对工艺扩展、电压变化、温度、老化等敏感的部件。根据PLL的细节，这可以是振荡器和/或用于模拟PLL和/或环路滤波器的其它部件。在一些实施方案中，实时微调的可能性允许将更简单、更小或更便宜的部件用于振荡器和/或环路滤波器。
图3示出了根据本公开的示例PLL。如所示出的，参考时钟信号333被输入到PLL332。可以根据控制信号在至少两个输出信号之间切换参考时钟信号333。在图3所示的具体实施例中，控制信号承载如前所描述的伪随机噪声。PLL 332包括相位检测器334、低通滤波器336、VCO 338、后分频器电路340和反馈分频器电路342。但是实施例并不限于由图3所示的具体电路部件并且可以包括各种变型，如不同的振荡器和ADPLL等其它变型。如前所描述的，相位检测器334基于其输入(即参考时钟信号333和由反馈分频器电路342提供的反馈信号)之间的相位差提供相位误差信号。相位检测器334的输出作为输入信号提供给相关性电路337并且用于提供如前所描述的交叉相关。
如所示出的，设备可以在处理应用时钟信号的同时对PLL 332进行自测试。例如，低通滤波器336对由相位检测器334输出的相位误差信号进行滤波(例如，相位误差信号与来自信号延迟控制电路的至少两个输出信号中的一个输出信号与来自PLL的反馈信号的相位差成比例)。VCO 338响应于经滤波相位误差信号提供输出。包括反馈分频器电路342的反馈环路对VCO的输出进行分频，并且响应于VCO的输出向相位检测器334提供反馈信号。例如，VCO输出具有相位的应用时钟信号输出，所述应用时钟信号输出通过任选的反馈分频器电路342馈送，并且经分频版本作为反馈信号馈送到相位检测器334作为负反馈。另外，VCO的输出被提供给后分频器电路340，所述后分频器电路340对VCO的输出进行分频并且提供与应用时钟输出信号335相同的输出信号。
图4示出了根据本公开的用于对设备的PLL进行自测试的过程的例子。PLL的自测试可以包括在451处用于导出PLL脉冲响应的交叉相关。根据交叉相关，在453处，可以计算相位裕度(例如，使用PLL脉冲响应)，在455处，可以将所述相位裕度与指示相位裕度极限和先前计算的相位裕度极限中的至少一个的已知阈值进行比较。尽管图4示出了计算后的相位裕度，但是可以以相同的方式导出其它具体参数，如固有频率、阻尼、3dB带宽等。相位裕度极限可以包括具体值和/或上限和下限(例如，最小值/最大值)。在一些实施例中，相位裕度极限可以包括最小极限和最大极限。在各个具体实施例中，时钟输入信号、VCO等中可能存在大量噪声。如果是这样，则相位裕度极限可以被定义为上限(例如，峰值)和脉冲响应的斜率或者直接被定义为如由图6所示的两点以提高PLL自测试的意义。
在多个实施例中，在457处，可以响应于比较发生一个或多个动作。例如，PLL的自测试可以指示电路失效。响应于电路失效的指示，设备可以基于失效执行动作，如重新运行自测试、提供误差消息、重启设备、使设备掉电以及其各种组合。作为具体例子，使用交叉相关(例如，由所述交叉相关导出的PLL脉冲响应)，相位裕度可以被确定并且用于确定相位传递函数。设备可以响应于所确定的相位传递函数来微调PLL的至少一个部件。
图5示出了根据本公开的示例设备。设备560可以包括由图1和2A-2B先前所示出和描述的设备，尽管实施例并不限于此。更具体地说，设备560可以包括先前结合由图2B所示的设备所描述的电路部件并且包括伪随机噪声生成器电路562、提供承载或包括伪随机相位噪声的参考时钟信号的可变延迟线564(对应用时钟信号561和承载伪随机噪声的控制信号作出响应)、PLL 568和相关性电路567。另外，设备560包括如电路系统570等减噪电路系统，所述电路系统570用于对PLL和其它电路系统(例如，另一个可变延迟线)进行建模并且用于从PLL的输出中移除伪随机相位噪声的至少一部分。
在各个实施例中，可以从由PLL提供的输出中移除伪随机相位噪声的至少一部分。例如，使用对应于来自相位检测器的另一个输出信号的先前信号与承载伪随机噪声的另一个控制信号的交叉相关，伪随机相位噪声的模型可以被确定并且用于移除伪随机相位噪声的部分。如上所描述的，实施例并不限于使用减噪电路系统，并且添加到PLL的参考时钟信号的噪声电平可以足够低，使得不会影响PLL系统的性能。
例如，在传送PLL的软件实施模型之后，可以从PLL的输出信号中减去所添加的伪随机相位噪声。使用伪随机噪声，从先前的参数评估已知此模型的传递特性，例如PLL的传递特性。通过这种方式，可以显著降低PLL输出处的另外的噪声电平，尽管要以另外的计算工作为代价。如由图5所示出的，设备可以包括用于对PLL进行建模的建模电路系统570。建模电路系统570可以用于确定先前的伪随机噪声评估并且使用先前的伪随机相位噪声评估对当前的伪随机相位噪声进行建模。电路系统570是由处理电路系统处理的软件实施的模型。可以从由PLL的振荡器提供并且如通过集成电路作为输出提供的应用时钟输出中减去伪随机相位噪声(或其至少一部分)。
图6-8示出了根据本公开的示例实验实施例结果。为了演示上文所描述的技术，模拟ADPLL对叠加的伪随机白噪声的响应。选择叠加的伪随机噪声的幅度，使得PLL的总噪声保持在规范限值内，例如使得这种噪声不会干扰应用。
使用MATLAB并应用上文第二种方法(有时称为方法二)来计算交叉相关rxy(m)。使用FFT来计算所得ADPLL的相位传递函数。为了降低传递函数的噪声，可以计算滑动平均值。
更具体地说，图6示出了示出使用噪声相关性评估相位传递函数的曲线图671，并且还根据ADPLL参数计算出理想的传递函数。曲线图671示出，噪声相关性方法(例如，方法二)能够精确地评估相位传递函数。图7示出了根据本公开的曲线图773，其示出在减去伪随机噪声的自相关、滑动平均和根据PLL闭环参数计算的脉冲响应之后模拟的PLL脉冲响应。如所示出的，曲线与模型拟合。图8示出了根据本公开的示出导出的PLL参数的曲线图875。
如上所描述的，为了评估减去伪随机噪声信号的自相关分量的益处，此方法被应用于模拟的交叉相关(以及因此脉冲响应)信号。为了评估所计算的脉冲响应与如根据ADPLL参数计算的脉冲响应的匹配程度，还绘制了由曲线图773所示的所计算的脉冲响应。这些结果示出，从脉冲响应中减去自相关分量可以显著降低针对所计算的传递函数所添加的噪声。
在多个实施例中，不必在大范围内计算脉冲响应。通常，从有限数量的脉冲响应点导出环路参数并且以这种方式表征脉冲响应可能就足够了。
图8更具体地示出根据脉冲响应的以下两个参数导出系统的阻尼和固有频率的例子：起始值h(0)和脉冲响应开始时的斜率：
Figure BDA0002135107620000261
尽管如上所描述的，但是由于两者之间的相似性，系统响应和相位误差的脉冲响应两者都可以用于此运算。
如下文另外描述的，图9和10A-10B示出了如何根据相位误差和噪声数据流导出PLL参数的例子。在仅分析阻尼和固有频率的乘积的情况下，那么仅使用所述例子的上部相应部分。多个例子重复路径以理解噪声数据流的延迟路径。在各个实施方案中，这可以是共享的。此外，可以共享乘法器并且按顺序对不同的分量进行乘法运算，并且当新结果可用时对低通滤波器进行更新。然而，在现代技术中，数字电路系统很小，并且实施与数字电路的相关性可能消耗更少的面积和功率。
在这两种方法中，如由图9和10A-10B另外所示出的，噪声和相位误差以某一相位关系相乘，所述相位关系是两相位之间的延迟。假设可以补偿来自电路系统的一些可能的时延。低通滤波器用于对结果求平均。对于斜率计算，减去定时点m＝0和定时点m＝1的结果并且除以时钟周期。任何其它定时点也可以用于斜率计算。而且，距离可以更大，例如，以增加准确度并且减少残余噪声带来的一些影响。在本文所示的实施例中，用差值除以时钟周期的适当倍数以导出斜率。方法二通过从交叉相关结果中减去噪声的对应的自相关分量来扩展方法一。如上所示，可以通过方法二降低噪声含量。因此，低通滤波器可以具有更大的带宽，并且检测速度可以更高。
在可调整延迟的情况下，如果表征需要一些时间、不同延迟的脉冲响应点不能同时获得并且可能不一致(如果系统特性随时间变化的话)是可以接受的，则可以在较大范围内以较少努力表征脉冲响应和系统特性。
图9示出了根据本公开的将相位误差处理为PLL的脉冲响应的示例相关性电路。如前所描述的(例如，方法一)，相位误差可以直接处理为PLL的系统响应，如用于具有高通特性的PLL。如由图9所示的相关性电路980包括至少一个加法电路(例如，+)和至少一个滤波器电路(例如，低通滤波器(LP))，所述至少一个滤波器电路用于直接从PLL的相位误差与伪随机噪声之间的交叉相关导出PLL脉冲响应。更具体地说，从相位误差和伪随机噪声的折叠乘积导出脉冲响应。
例如，可以通过折叠噪声与相位误差的脉冲响应来计算PLL的输出信号，如通过：
Figure BDA0002135107620000271
输入信号与输出信号之间的交叉相关再次提供脉冲响应，并且可以从所述脉冲响应导出PLL参数。举个例子：
Figure BDA0002135107620000272
对于一阶PLL，实验实施例中的示例计算可以包括噪声x(t)，噪声x(t)包括具有某一幅度(例如，周期长度为+/-0.1或更小)的伪随机噪声。具有ωr＝100kHz(例如，作为例子，虽然实施例并不限于100kHz)的相位误差的一阶脉冲响应可以包括：
Figure BDA0002135107620000281
并且折叠伪随机噪声与相位误差的脉冲响应可以通过以下定义：
y(t)＝x(t)*hle(t)。
上文描述了一阶PLL的示例计算。然而，实施例并不限于一阶PLL并且可以包括2阶(或更高阶)PLL。使用一阶PLL，脉冲响应可以包括：
Figure BDA0002135107620000282
并且二阶PLL脉冲响应可以包括：
Figure BDA0002135107620000283
Figure BDA0002135107620000284
图10A-10B示出了根据本公开的使用相位误差导出PLL脉冲响应的示例相关性电路。也就是说，图9示出了方法一的示例电路实施方案，并且图10A-10B示出了方法二的示例电路实施方案。方法二是方法一的扩展，例如，其中从交叉相关结果中减去伪随机噪声的自相关。如由图10A和10B所示出的，相关性电路1090、1091包括至少一个加法电路和至少一个滤波器电路，所述至少一个滤波器电路用于从相位误差(例如，输入相位与输出相位之间的差值)与伪随机噪声的交叉相关导出PLL脉冲响应。例如，交叉相关提供相位误差的脉冲响应，并且由此从交叉相关结果(例如，相位误差的脉冲响应)与伪随机噪声的自相关的差值导出PLL脉冲响应。在一些具体实施例中，例如可以通过使交叉相关结果的差值的结果(例如，相位误差的脉冲响应)反相并且减去伪随机噪声的自相关来导出PLL脉冲响应(例如，方法二)。
因此，相位误差的脉冲响应可以用于导出PLL脉冲响应。换句话说，由图10A-10B所示的相关性电路可以实施由图9的相关性电路所示的过程并且然后从交叉相关结果中减去噪声的自相关分量。以这种方式，(例如，PLL的输出的)PLL脉冲响应相当于对
Figure BDA0002135107620000291
处的时钟信号与伪随机噪声的交叉相关进行相位解调。图10A示出了相关性电路的一般化版本，并且图10B示出了低通滤波器移位到加法点之后的情况。项上的杠表示通过低通滤波器求平均值。如由图10B所示出的，可以将用于求平均的低通滤波器移位，而不改变结果但省去两个低通滤波器。
例如，可以通过折叠噪声与相位误差的脉冲响应来计算PLL的输出信号，如通过：
Figure BDA0002135107620000292
输入信号与输出信号之间的交叉相关再次提供脉冲响应，并且可以从所述脉冲响应导出PLL参数。如前所提供的，例子包括：
Figure BDA0002135107620000301
rxx(m)-h(-m)→rxx(m)-h(m)with rxx(m)＝rxx(-m)，
其中rxx(m)是可以通过以下计算的自相关：
Figure BDA0002135107620000302
在延迟为零(0)的情况下，根据以下等式，上文的等式可以返回最大值和信号能量：
因此，自相关可以包括：
Rxx(l)＝Rxx(-l)。
以上示出，从相位误差与伪随机噪声的交叉相关中减去伪随机噪声的自相关产生PLL脉冲响应。这可以有利地降低所述结果的噪声含量。另外，可以将PLL脉冲响应与理想模型进行比较以提供可接受的一致性。而且，可以通过FFT从PLL脉冲响应导出相位传递函数作为频谱。如果评估了相位误差脉冲响应的频谱，则本底噪声相比可以低5-10dB(例如，灵敏度高5-10dB)。
图11示出了根据各个实施例的低通滤波器的例子。然而，实施例并不限于此。
如前所描述的，各种安全标准可以要求在实地测量性能参数。作为具体例子，汽车安全标准可能需要保持某个失效时间(FIT)水平。FIT指的是每109个工作小时内可能未超过某个限制的安全敏感失效的数量。集成电路制造商可能需要提供证据证明电路系统保持FIT水平，这可以基于示出在整个使用寿命期间可能发生多少个缺陷的过程可靠性数据以及示出这些缺陷中有多少个缺陷是安全敏感性的并且安全相关缺陷中有多少个缺陷可以通过功能性安全措施减少的功能性安全概念的数据。安全相关缺陷的限制可能非常严格。作为例子，对于ASIL B，可以是100 FIT，并且对于ASIL D，可以是10 FIT。这些比率指的是完整的系统，然而每个集成电路只被允许具有此失效率的一小部分。在典型的汽车雷达集成电路(IC)或IC芯片(符合ASIL B要求；仅考虑硅而不考虑封装)中，所允许的失效率可以低至2FIT。
此外，如上所描述的，在实地操作期间，集成电路有时由于老化机理如负偏压温度不稳定性(NBTI)、热载流子注入(HCI)和介质层时变击穿(TDDB)或还由于在使用寿命期间激活的潜在缺陷而失效。事件如雷暴中的电压尖峰或客户误操作(例如，在安装、维护或修理期间的静电放电(ESD)过载)是实地集成电路失效的相关原因。通常，部分(即参数)失效可能比完全失效更严重。例如，可以立即识别完全失效并且作出反击，而可能无法立即识别参数失效。根据本公开的实施例可以允许通过BIST测试PLL的参数，这可以允许符合标准的要求并且识别电路系统的使用寿命内的失效。
更具体地说，根据本公开的设备可以用于生产测试、验证以及用于实地重复自测试，例如用于功能检查。并且，此处，细节在很大程度上取决于现有的片上基础设施和要求。例如，在所有三种模式(例如，同时发生模式、上电间歇模式、周期性间歇模式)中，可以对所计算的品质因数进行针对固定限制的测试。在各个实施例中，可以使用不固定的测试限制，但是可以将PLL参数与相同集成中的相同PLL的PLL参数进行比较。而且，所述设备可以用于存储所确定的一个或多个PLL参数并且将其与在加速老化测试之后(例如，在验证过程中)或在某一操作时间之后(例如，在实地使用寿命期间)确定的一个或多个PLL参数进行比较，可以执行此测试以检测参数的缓慢变化。
如上/下、左/右、顶部/底部和上方/下方等用于例证朝向的术语在本文中可以用于指代如附图中所示的元件的相对位置。应理解的是，使用术语仅仅是为了表示方便，并且在实际使用中，所公开的结构的朝向可以不同于附图中所示的朝向。因此，不应以限制的方式解释术语。
本领域技术人员将认识到，除非另有说明，否则如本说明书(包括权利要求)中使用的各种术语暗示了本领域中的普通含义。作为例子，说明书描述了和/或示出了用于通过各种电路或电路系统实施所要求保护的公开的方面，所述电路或电路系统可以被示出为或使用如块、模块、装置、系统、单元、控制器和/或其它电路类型的描绘(例如，图1的附图标记102和104描绘了如本文所描述的块/模块)等术语。这类电路或电路系统与其它元件一起使用以例证如何以形式或结构、步骤、功能、操作、活动等执行某些实施例。例如，在上文所讨论的某些实施例中，一个或多个模块是离散逻辑电路或可编程逻辑电路，所述离散逻辑电路或可编程逻辑电路被配置且布置成实施如可以以图4所示的方法执行的这些操作/活动。在某些实施例中，这种可编程电路是一个或多个计算机电路，所述一个或多个计算机电路包括用于存储和访问有待作为一组(或多组)指令(和/或用作用于定义如何执行可编程电路的配置数据)执行的程序的存储器电路系统，并且所述可编程电路使用如图4和图1所描述的算法或过程来执行相关的步骤、功能、操作、活动等。根据应用，指令(和/或配置数据)可以被配置成在逻辑电路系统中实施，所述指令(无论以目标代码的形式、还是以固件或软件的形式被表征)存储在存储器(电路)中并可以从所述存储器(电路)访问。
基于以上讨论和说明，本领域技术人员将容易地认识到，可以对各个实施例进行各种修改和改变而不严格遵循本文所示出和描述的示例性实施例和应用。例如，附图中例证的方法可以涉及以各种顺序执行的步骤，其中保留了本文实施例的一个或多个方面，或者可以涉及更少或更多的步骤。例如，由图3、9、10A、10B和11所示的电路系统可以是由图1所示的电路系统的一部分。作为另一个例子，由图4所示的方法可以由图1所示的电路形成。这种修改不脱离本公开的各个方面(包括权利要求中阐述的方面)的真实精神和范围。

Claims (10)

1.一种设备，其特征在于，包括：
信号控制电路系统，所述信号控制电路系统被配置且布置成提供承载伪随机相位噪声且如从应用时钟信号和伪随机噪声导出的参考时钟信号；
锁相环(PLL)，所述PLL包括相位检测器，所述相位检测器被配置且布置成响应于所述参考时钟信号而提供与所述参考时钟信号的相位相关的输出信号；以及
相关性电路，所述相关性电路被配置且布置成通过将对应于来自所述相位检测器的所述输出信号的信号与所述伪随机噪声交叉相关并且作为响应通过评估相对于指示所述PLL的性能水平的已知阈值的所述交叉相关的结果而对所述PLL进行自测试。
2.根据权利要求1所述的设备，其特征在于，所述PLL被配置且布置成当所述PLL同时提供与所述参考时钟信号的所述相位相关的所述输出信号时处理应用信号，所述参考时钟信号通过所述伪随机噪声进行相位调制。
3.根据权利要求1所述的设备，其特征在于，所述信号控制电路系统包括：
信号延迟电路；以及
信号延迟控制电路，所述信号延迟控制电路被配置且布置成响应于承载所述伪随机噪声的控制信号和所述应用时钟信号而将至少两个输出信号中的一个输出信号作为通过所述伪随机噪声进行相位调制的所述参考时钟信号传送，其中所述至少两个输出信号从所述应用时钟信号导出并且包括相对于所述至少两个输出信号中的另一个输出信号通过所述信号延迟电路延迟的至少一个输出信号。
4.根据权利要求1所述的设备，其特征在于，所述PLL进一步包括：
环路滤波器，所述环路滤波器被配置且布置成对如由所述相位检测器输出的相位误差信号进行滤波，所述相位误差信号与所述参考时钟信号与来自所述PLL的反馈信号的相位差成比例；
振荡器，所述振荡器被配置且布置成响应于经滤波相位误差信号而提供输出；以及
反馈环路，所述反馈环路包括反馈分频器电路，被配置且布置成响应于所述振荡器的所述输出而向所述相位检测器提供所述反馈信号。
5.根据权利要求1所述的设备，其特征在于，进一步包括：减噪电路系统，所述减噪电路系统被配置且布置成使用对应于来自所述相位检测器的另一个输出信号的先前信号和承载伪随机相位噪声的另一个参考时钟信号的交叉相关从由所述PLL提供的输出中移除所述伪随机相位噪声的至少一部分。
6.根据权利要求1所述的设备，其特征在于，所述相关性电路进一步包括至少一个加法电路和滤波器电路，所述滤波器电路被配置且布置成从使用所述PLL的相位误差与所述伪随机噪声的折叠乘积获得的所述交叉相关导出PLL脉冲响应。
7.根据权利要求1所述的设备，其特征在于，所述相关性电路进一步包括至少一个加法电路和滤波器电路，所述滤波器电路被配置且布置成从相位误差信号与所述伪随机噪声之间的所述交叉相关结果与所述伪随机噪声的自相关之间的差值导出PLL脉冲响应。
8.根据权利要求1所述的设备，其特征在于，所述相关性电路进一步被配置且布置成从输入相位与输出相位之间的差值与所述伪随机噪声的所述交叉相关导出相位误差的脉冲响应并且根据所述相位误差的所述脉冲响应与所述伪随机噪声的自相关之间的差值从所述交叉相关导出PLL脉冲响应。
9.根据权利要求1所述的设备，其特征在于，所述伪随机噪声具有频谱和幅度，所述幅度被配置成使所述输入应用时钟信号抖动以执行避免空闲音调和在更广泛的范围内传播PLL输出时钟频谱中的至少一个以便减少电磁干扰。
10.一种方法，其特征在于，包括：
提供承载伪随机相位噪声且如从应用时钟信号和伪随机噪声导出的参考时钟信号；
由设备的锁相环(PLL)的相位检测器响应于所述参考时钟信号而提供与承载所述伪随机相位噪声的所述参考时钟信号的相位相关的输出信号；以及
通过将对应于来自所述相位检测器的所述输出信号的信号与所述伪随机噪声交叉相关并且作为响应通过评估相对于指示所述PLL的性能水平的已知阈值的所述交叉相关的结果而对所述PLL进行自测试。
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