JP5141052B2 - 電源ノイズ測定回路および測定方法 - Google Patents

Description

この発明は、相互相関関数を用いることによって電源ノイズの周波数成分を評価する、電源ノイズ測定回路および測定方法に関する。

近年において、マイクロプロセッサはその動作周波数の上昇や使用トランジスタ数の増加によって、消費電流量の時間的変動が大きくなっており、それに伴って電源ノイズが増加する傾向にある。
電源ノイズが増加すると、ＬＳＩ（Large Scale Integration circuit ）のクリティカルパスにおける信号遅延量の増加や、クロックジッタの増加に伴う高速Ｉ／Ｏ回路の伝送マージンの減少等、種々の悪影響が生じ、最悪の場合、回路の誤動作等の要因となって、ＬＳＩとして機能しなくなる恐れがある。
このような事態の発生を回避するために、ノイズ低減手段として、デカップリング容量をＬＳＩ中に搭載し、発生した電源電圧の変動に応じて即座にデカップリング容量から電荷を供給することによって、電源電圧の変動を抑制する方法が旧来、用いられていた。

ノイズ対策の回路設計としては、ノイズの見積もり解析に基づいてＬＳＩチップの作成を行って、不十分な場合等には、ＬＳＩ設計にフィードバックするというフローをまわすことが基本的なものであった。
しかしながら、ノイズ量の評価を行う場合、ノイズの周波数が低い場合には、ＬＳＩの外部（ＬＳＩパッケージや搭載基板等）での測定でも精度的に問題を生じることはなかったが、近年におけるノイズの高周波化に伴って、ＬＳＩ外での測定では精度的に不十分なようになってきた。
また、ＬＳＩチップの動作周波数の高周波化に伴う設計マージンの減少によって、あらかじめ電源電圧変動をＬＳＩ内における論理の遅延設計にマージンとして見込んでしまうと、クリティカルパスでは論理の遅延設計が収束しないことになる状況も現われはじめている。

ノイズ対策を施した回路設計を行うためには、ノイズの測定を行うことが必要となるが、従来、電源ノイズをＬＳＩの外部で測定しようとすると、ノイズの高周波成分を精度よくプローブすることができないため、鈍化したノイズ波形での観測を行うことになってしまうことが多かった。
また、電源ノイズをＬＳＩの内部で測定しようとした場合にも、ノイズの大きさに着目した回路を組んで測定したものが多く発表されているが、ノイズの大きさだけではノイズがどの程度、ＬＳＩの性能に影響を与えているいるのかを直接示す指標にはなり得なかった。

これに関して、ＩＮＴＥＬのAli Muhtaroglu等が２００３年のＶＬＳＩシンポジウムにおいて発表した図９に示す回路は、概略のノイズ波形をＬＳＩ内部で構築して、図１０に見られるように、ノイズ量を測定しようとするものであった。
しかしながら、２００５年のＶＬＳＩシンポジウムでＩＮＴＥＬのTawfik Rahal-Arabi等が報告したように、ノイズ量が増加してもＬＳＩの最大動作周波数に大きな差はなかったとする図１１に示すようなデータもあり、ノイズ量がＬＳＩの性能劣化に直接、結びつかないという、学会での見識が一般化しつつある。

ここで、図９に示す回路においては、 (a)で示す Referencc Uuit から基準となる電流を供給することによって、 (b)で示す Detector ModuleにおいてＩref+とＩref-のバランスの崩れをモニタして、ずれの差分をディジタル化して出力している。
図１０は、図９に示された回路からの出力を示したものであって、Ｖref1側でＶcc側のゆれを検知し、Ｖref2側でＶss側のゆれを検知することが示されている。すなわち、基準からのＶcc（Ｉref+）とＶss（Ｉref-）のゆれをみている形になっている。なお図１０において、上部は電源のプロファイルと GNDのプロファイルを示し、下部は図９に示されたＩＮＴＥＬの回路で測定した結果を示している。

また、図１１はＬＳＩ内の論理の信号遅延について、ＩＮＴＥＬにおいて具体的に回路を組んでシミュレーションした際の評価結果を示し、(a) はグローバルクロックの電源を擬似的にコアロック電源と分離するためにＲＣフィルタを入れた場合と、ＲＣフィルタを入れない場合とで、データパス（論理）の性能に影響があるか否かをシミュレーションした例を示したものであって、クロック電源がコアロジック電源の影響を受ける状態になると、電源のゆれはロジック電源の方が大きいため、グローバルクロックの時間的ゆらぎが大きくなり、論理遅延に影響があるであろうという予想に基づいている。
また、(b)は、ＲＣフィルタを除去した場合のデータパスへの影響を示し、動作周波数を低下させないとデータ伝送が不可能になるので、その場合の性能低下の程度を調べた結果を示している。その結果はたかだか数％程度の性能劣化にとどまり、従って、ノイズの周波数をきちんと押さえて議論しないと結果を説明できないことがわかる。

これとは別に特許文献１においては、タアルタイムデータ観測を行い、各観測ステップ毎に各観測成分間の相互相関値を算出し、算出された相互相関値を閾値と比較し、相互相関値が閾値を上回っていれば、観測されたリアルタイムデータには雷ノイズが混入していると判断する、リアルタイムデータ観測時の雷ノイズ識別方法が開示されている。

このように、特許文献１記載の技術によれば、リアルタイムデータ観測時に、雷ノイズが観測データに混入した場合でも、本来の観測データと雷ノイズとを識別することができる旨が記載されている。
しかしながら、特許文献１には、相互相関関数を用いることで電源ノイズの周波数成分を評価することによって、ＬＳＩ内でその性能に影響を与えるノイズを評価できるようにすることについてはなんら記載されていない。

また、特許文献２においては、電源ラインからの信号をＨＰＦ（High Pass Filter）にに通し、それに分圧電圧を加算して第１の信号を生成し、また、識別電圧に分圧信号を加算した第２の信号を生成する。比較器は第１の信号の電圧と第２の信号の電圧との比較結果を出力し、カウンタは第１の信号が第２の信号以上である場合にカウントアップする。サンプルホルド回路は、カウンタのリセット直前のカウント値をサンプルホルドする、電源ノイズ測定装置が開示されている。

このように、特許文献２記載の技術によれば、オンチップ（ＬＳＩ上）で高周波の電源ノイズ量を精度よく測定でき、かつ突発的なピークノイズも取得が可能であって、出力は低速な信号で外部取り出しが容易な、電源ノイズ測定装置が提供される旨が記載されている。
しかしながら、特許文献２には、相互相関関数を用いることで電源ノイズの周波数成分を評価することによって、ＬＳＩ内でその性能に影響を与えるノイズを評価できるようにすることについてはなんら記載されていない。

また、特許文献３においては、系の入口点と系の出口点の間の流体のフローを測定する方法であって、既知の確率的励振信号の形の指示物理量を系の入口点において流体に加える過程と、系の出口点において励振信号に対する流体の時間に依存する応答を検出して応答信号を得る過程と、励振信号を応答信号に相互相関させて相互相関関数を構成する過程と、相互相関信号および励振信号の指示物理量の情報からフロー・レートを表す信号を取り出す過程と、フローを表す前記信号を信号利用装置へ与える過程とを備えた、フロー測定方法および装置が開示されている。

このように、特許文献３記載の技術によれば、確率的励振信号を系の入口に加え、その結果としてその系の下流側の出口に測定可能な出力信号を発生させることにより、フロー、特に血管系におけるような不均一なフローが測定されるとともに、励振信号と出力信号との相互相関を解析することにより、フロー・レートを得ることができる旨が記載されている。
しかしながら、特許文献３には、相互相関関数を用いることで電源ノイズの周波数成分を評価することによって、ＬＳＩ内でその性能に影響を与えるノイズを評価できるようにすることについてはなんら記載されていない。

さらに、特許文献４においては、受信装置は、送信側搬送波と同期した基準搬送波から正弦波と余弦波を得て受信波と乗積を得るミキサと、正弦波，余弦波ミキサ出力の低周波成分に、それぞれ同一周期で位相の異なる疑似雑音信号系列から生成される待ち受けＩ，Ｑパターンと乗積して相関をとるマッチド・フィルタと、マッチド・フィルタ出力から復調出力を得る位相検出器を備え、また送信装置は、受信側の疑似雑音信号系列から生成される待ち受けＩ，Ｑパターンによる位相遷移を実現するパターンを収容したパターン・ジェネレータと、送信用のディジタル信号とパターン・ジェネレータ出力を切り換える切換器と、切換器出力を変調出力して送信する変調器とを備えた、スペクトラム拡散送信装置及び受信装置が開示されている。

このように、特許文献４記載の技術によれば、従来の受信装置の待ち受けパターンは、ＰＮ系列でないため誤同期の確率が高かったが、このような誤同期の確率が低い送・受信装置が得られる旨が記載されている。
しかしながら、特許文献４には、相互相関関数を用いることで電源ノイズの周波数成分を評価することによって、ＬＳＩ内でその性能に影響を与えるノイズを評価できるようにすることについてはなんら記載されていない。
特開２００１−０５１０６５号公報（図１，〔００１５〕） 特開２００５−２４９４０８号公報（〔００３０〕） 特開昭６０−０３４４３０号公報（図、Ｐ６左上欄Ｌ１１〜右上欄Ｌ１１） 特開平０９−０８３５８２号公報（〔０００６〕，〔数２〕、〔００３８〕））

従来の電源ノイズ測定回路および測定方法によって得られたノイズ量は、ＬＳＩの性能劣化に直接結びつかないという見解が学会において一般化しつつあった。
この発明は上述の事情に鑑みてなされたものであって、相互相関関数を用いることによって、ＬＳＩ内においてその性能に影響を与える電源ノイズの周波数成分を評価することが可能な、電源ノイズ測定回路および測定方法を提供することを目的としている。

このような課題を解決するため、本発明によって提供されるのは、ＬＳＩ内でその性能に最も影響を与えると考えられる、特定の周波数成分のノイズがどの程度含まれるかを測定できる回路と、その回路を用いた測定手法である。
ＬＳＩ内における信号の遅延タイミングに影響を与えるクロック回路は、通常、グローバルなクロックの回路と、データパス等の高速動作を行う回路で使用されるローカルなクロックの回路とに分けられ、高速動作論理回路のクロックがどの程度のジッタを持つかが、ＬＳＩ内における信号データの遅延時間の設計に際してのマージン確保の上で重要な要素となる。

通常、よく用いられるのは、ローカルクロックの周波数がグローバルクロックの周波数の２倍となるケースであって、このときは、後述の図６に示すように、ローカルクロックの２周期に１回がグローバルクロックからのノイズの影響を受けることになり、１周期ごとにローカルクロックの周期が変動する現象が生じ、これがジッタとして見えるため、この変動量（ジッタ）が大きいと、高速論理が動作しなくなる可能性がある。すなわち、ローカルクロックの周波数の１／２の成分が大きな影響を与えることになるが、他の周波数成分は殆ど影響を及ぼさない。
従って、このクリティカルな周波数のノイズ量が重要であって、他の周波数成分のノイズ量は多少大きくても、問題にならない。本発明は、このような基本原理を踏まえて、電源ノイズ測定回路を提供するとともに、電源ノイズの測定方法をも提供するものである。

請求項１記載の発明は、電源ノイズ測定回路に係り、グローバルクロックの周波数と同等な周波数を含む可変周波数の正弦波信号を一定振幅で発生する正弦波発生手段と、電源ノイズと上記正弦波発生手段からの正弦波信号との相互相関関数を演算して出力する相互相関関数演算手段と、上記相互相関関数の出力と所定の閾値電圧とを比較して上記相互相関関数の出力が上記閾値電圧を超えたとき出力を発生する比較手段と、一定時間内における上記比較手段の出力の発生数を計数する計数手段とを備え、該計数手段の計数結果に基づいて上記正弦波発生手段の正弦波周波数を変更することによって、データパス部分のローカルクロック（ローカルクロックの周波数＞グローバルクロックの周波数）を使用する論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分を抽出する構成とされていることを特徴としている。

また、請求項２記載の発明は、請求項１記載の電源ノイズ測定回路に係り、上記正弦波発生手段が出力する正弦波信号の振幅が電源電圧に等しく、上記閾値電圧が電源電圧の１／２になるように設定されていることを特徴としている。

また、請求項３記載の発明は、請求項１または２記載の電源ノイズ測定回路に係り、上記計数手段が、リセット信号の入力ごとに前回の計数結果をリセットしながら上記計数の動作を行うように構成されていることを特徴としている。

また、請求項４記載の発明は、請求項３記載の電源ノイズ測定回路に係り、上記リセット信号の周期を、論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分の出現頻度に応じて設定可能なように構成されていることを特徴としている。

また、請求項５記載の発明は、請求項１乃至４のいずれか一記載の電源ノイズ測定回路に係り、上記正弦波発生手段が、データパス等におけるローカルクロックの１／２の周波数であるグローバルクロックの周波数の正弦波を発生するように構成されていることを特徴としている。

また、請求項６記載の発明は、請求項１乃至５のいずれか一記載の電源ノイズ測定回路に係り、上記アナログ回路がＰＬＬ（Phase Locked Loop:以下省略）回路であることを特徴としている。

また、請求項７記載の発明は、電源ノイズ測定方法に係り、グローバルクロックの周波数と同等な周波数を含む可変周波数の正弦波信号を一定振幅で発生し、電源ノイズと上記正弦波信号との相互相関関数を演算して出力して、該相互相関関数の出力と所定の閾値電圧とを比較して上記相互相関関数の出力が上記閾値電圧を超えたことの検出出力を発生し、一定時間内における上記検出出力の発生数を計数して、該計数結果に基づいて上記正弦波周波数を変更することによって、データパス部分のローカルクロック（ローカルクロックの周波数＞グローバルクロックの周波数）を使用する論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分を抽出することを特徴としている。

また、請求項８記載の発明は、請求項７記載の電源ノイズ測定方法に係り、上記正弦波信号の振幅が電源電圧に等しく、上記閾値電圧が電源電圧の１／２になるように設定することを特徴としている。

また、請求項９記載の発明は、請求項７または８記載の電源ノイズ測定方法に係り、上記計数動作を、リセット信号の入力ごとに前回の計数結果をリセットしながら行うことを特徴としている。

また、請求項１０記載の発明は、請求項９記載の電源ノイズ測定方法に係り、上記リセット信号の周期を、論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分の出現頻度に応じて設定することを特徴としている。

また、請求項１１記載の発明は、請求項７乃至１０のいずれか一記載の電源ノイズ測定方法に係り、上記正弦波信号として、データパス等におけるローカルクロックの１／２の周波数であるグローバルクロックの周波数の正弦波を発生することを特徴としている。

また、請求項１２記載の発明は、請求項７乃至１１のいずれか一記載の電源ノイズ測定方法に係り、上記アナログ回路がＰＬＬ回路であることを特徴としている。

本発明の電源ノイズ測定回路および測定方法によれば、ＬＳＩ内の電源ノイズの影響が大きい周波数成分の発生頻度の解析が可能となり、実効的に回路が影響を受けるノイズ量の測定を行うことによって、効率的なノイズ対策および回路設計指針が得られ、これによって、設計マージンの緩和等が可能になるケースも現われるので、低コスト設計を実現することができる。

この発明の電源ノイズ測定回路は、可変周波数の正弦波信号を一定振幅で発生する正弦波発生手段と、電源ノイズと正弦波発生手段からの正弦波信号との相互相関関数を演算して出力する相互相関関数演算手段と、相互相関関数の出力と所定の閾値電圧とを比較して相互相関関数の出力が閾値電圧を超えたとき出力を発生する比較手段と、一定時間内における比較手段の出力の発生数を計数する計数手段とを備え、計数手段の計数結果に基づいて論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分を検証可能なように構成されている

図１は、本発明の第１実施例である電源ノイズ測定回路の全体の構成を示す機能ブロック図、図２は、本実施例におけるＳＩＮ波発生回路の構成を示す回路図、図３は、本実施例における相互相関処理回路の構成を示す構成図、図４は、本実施例の相互相関処理回路の出力波形を示す図、図５は、本実施例における比較器の出力を示す図、図６は、本実施例におけるノイズ成分の抽出を説明するための図である。

この例の電源ノイズ測定回路は、図１に示すように、ＳＩＮ波発生回路１１と、相互相関処理回路１２と、比較器１３と、カウンタ１５とから概略構成されている。
ＳＩＮ波発生回路１１は、外部からの制御に応じて発振周波数を切り替えて、振幅が電源電圧（ＶＤＤ）である、正弦波からなる出力を発生する。相互相関処理回路１２は、複数のサンプリングポイントについて、電源ノイズ１０とＳＩＮ波発生回路１１からの正弦波との相互相関関数を演算して出力する。比較器１３は、コンパレータ回路からなり、相互相関処理回路１２からの相互相関関数の演算出力を、基準値である閾値１４と比較して、閾値を超えた期間に応じて検出出力を発生する。カウンタ１５は、電源ノイズ測定周期に応じて発生するリセット信号１６の入力ごとにリセットしながら、比較器１３の出力発生回数を計数して、カウント値を出力する。

一般的に相互相関関数は次式
Ｒｘｙ（ｊ）＝〔１／（Ｎ−ｊ）〕×Σｘ（ｉ）・ｙ（ｉ＋ｊ）
ｊ＝０，１，２，・・・，Ｎ−１
・・・（１）
によって表される。ここで、ｘ，ｙは相関を持つ２つの信号を示し、ｉ，ｊはサンプリング点の番号であって、時間の関数となる。（１）式においては、信号ｘに対してはｉ点においてサンプリングを行い、信号ｙに対しては、ｉ点とｊ点においてサンプリングすることが示されている。

（１）式によって２つの信号ｘ，ｙの相関の程度を計算して出力させることによって、信号ｘに、信号ｙの周波数成分がどの程度含まれるかを知ることができる。例えば、信号ｙと信号ｘとが全く同一の波形であるとすれば、信号ｘの成分が毎周期ごとに現われるし、信号ｙが信号ｘをπ／２ずらした波形である場合には、ずれた位相の場所だけに信号ｘの成分が現われることになる。
そこで、電源ノイズ１０中にＳＩＮ波発生回路１１で作られた周波数成分がどれだけ含まれているかを演算して、もしも電源ノイズ中に、ＳＩＮ波発生回路で作られた周波数成分が多く含まれていれば、比較器１３から相互相関演算回路１２の出力が閾値１４を超えたことを検出した出力が発生する回数が多くなり、ＳＩＮ波発生回路で作られた周波数成分が全く含まれていなければ、０の出力が続くことになる。

この例の電源ノイズ測定回路では、ＳＩＮ波発生回路１１を図２に示す構成としている。図２の回路は、パルス電圧源２と３によって電流源Ｇ1,Ｇ２に流れる電流を制御する形で生成した入力に応じて、４〜８に発生した電圧を差動回路等を介して取り出すことによって正弦波の出力を得るものであって、外部からの制御に応じて発振周波数を切り換えながら、電源電圧（ＶＤＤ）に等しい振幅で正弦波出力を発生する機能を有するものであるが、周知のものなので、以下においてはこの回路についての詳細な説明は省略する。なお、図２に示されたＳＩＮ波発生回路は、一例を示すものであって、本発明の場合、この構成に限られるものではない。

図３は、図１における相互相関処理回路１２の構成例を示したものであって、相互相関関数演算のサンプリング点を１０箇（すなわちＮ＝１０）とし、１０点でＳＩＮ波発生回路１１が１周期分の正弦波を作成できるように設計した場合を示している。
図３の回路においては、１０箇のサンプリング点に対応して、ＳＩＮ波発生回路１１からの正弦波回路入力３１を遅延回路３２において１０段階に順次遅延して、電源ノイズ入力３０とともに、逐次、乗算回路３３を構成する乗算器１〜乗算器１０に入力して乗算を行い、乗算結果を積分器３４において積分することによって、演算結果の相互相関関数の出力を得られるようになっている。

図４は、相互相関処理回路１２の出力を例示したものであって (a)は電源ノイズ１０とＳＩＮ波発生回路１１からの正弦波入力との相関度が低い場合を例示し、疎らな正弦波出力が得られることが示されている。また (b)は電源ノイズと正弦波入力との相関度が高い場合を例示し、正弦波出力が連続的に得られたことが示されている。

この際、カウンタ１５の前段に比較器１３を設けて、相互相関処理回路１２の出力電圧が、閾値１４を超えたか否かを判別する。例えば閾値をＶＤＤ／２に設定した場合は、比較器１３の出力は図５に示すようになる。
図５において (a)は相関度が低い場合を示し、ハイレベルの電圧が疎らに出力されることが示されている。また (b)は相関度が高い場合を示し、ハイレベルの電圧が連続して出力されることが示されている。

さらに、カウンタ１５によって、比較器１３の出力がハイレベルになった回数をカウントする。この場合の測定時間は任意に設定することが可能であり、リセット信号１６を入力するごとに前回の測定結果がリセットされて、次回の測定が新たに開始される。
この場合、どの程度の頻度で、クリティカルなノイズ周波数成分が出現すると、ＬＳＩ内で前段のＦＦ(Flip Flop) と次段のＦＦ間を論理が伝播する際に時間遅れがあるために生じる、論理の信号遅延等に影響があるか否かに応じて、測定時間を設定することが望ましい。
図５の例では、測定期間が９Ｔ（Ｔは正弦波の１周期の時間）のとき、カウンタ１５のカウント値は相関度が低い場合は２であるが、相関度が高い場合は８となる。
上述のクリティカルなノイズ周波数成分は、信号遅延が最も大きい遅延経路を有する論理回路やアナログ回路の動作に深刻な影響を与えるものであり、従って相関度の値によってその出現頻度を検証することによって、対象回路に対する効率的なノイズ対策及び設計指針が得られることになる。

どのノイズ周波数でノイズ周波数成分の集計を行うべきかについては、ＳＩＮ波発生回路１１の発振周波数を選択することによって、自由度がある。この例の電源ノイズ測定回路では、図６に示すように、ＳＩＮ波発生回路１１の発振周波数をグローバルクロックの周波数に設定することによって、データパス部分のローカルクロックの周波数に悪影響を与えるノイズ成分の抽出を行っている。

前述のように、データパス等が動作するローカルクロックは、グローバルクロックの１／２倍の周期となるのが通常であって、このとき、図６に示すように、グローバルクロックに起因する電源ノイズがローカルクロックに１周期おきに大きく重畳することになる。その結果、ローカルクロックのジッタは、１周期おきに大きく異なることとなるので、ローカルクロックの１周期ごとにクロック周期の差分が大きくなる。

ＬＳＩ内の論理の伝播に際しては、それぞれのＦＦにおいて、次のクロックが到来するまでにデータ信号が到着していることが重要であるが、クロックにジッタを伴っていると、クロックの到来するタイミングにゆらぎが生じるため、データの遅延時間を設計する際に、広いマージンをとることが必要となって、タイミング設計時に考慮すべき遅延設計が厳しくなる。
近年では、ＬＳＩ内の論理伝送の１サイクル（１Ｔ）の間隔も短くなっているので、その上に本来、信号伝送の基準となるべきクロックが時間的ゆらぎを持つことによって、データの遅延設計上、余剰なマージンを持つ必要が生じることになり、タイミング設計時に考慮すべき遅延設計がより厳しくなる。
そこで、このグローバルクロックの周波数成分を有するノイズをプローブしておけば、間接的にローカルクロックのタイミングジッタの検証を行うことが可能になる。

このようにこの例の電源ノイズ測定回路によれば、ＬＳＩが最も電源ノイズの影響を受けやすい周波数の成分が、ノイズ成分にどの程度含まれるかの頻度解析を行うことが可能となり、これによって実効的に回路が影響を受けやすいノイズ量の測定を行うことによって、効率的なノイズ対策および設計指針が得られることになる。さらに、これによって設計マージンの緩和等が可能となるケースも現われるため、低コストな設計を行うこともできるようになる。

図７は、ＰＬＬ回路のジッタ−周波数特性を例示する図、図８は、ＰＬＬ回路のジッタ値とカウンタ１５のカウント数との関係を例示する図である。
以下、図７，図８を用いて本発明の第２実施例である電源ノイズ測定回路について説明する。この例の電源ノイズ測定回路は、ＰＬＬ回路の場合に適用して好適なものであるが、電源ノイズ測定回路自体の構成は図１に示されたものと同じなので、以下においては、これについての詳細な説明は省略する。

ＰＬＬ（Phase Locked Loop)回路は、特にノイズの周波数に敏感な回路である。図７に示すように、ＰＬＬ回路（不図示）の出力におけるジッタ値は、電源ノイズ周波数に依存して大きく変化する。
このような回路特性は、ＰＬＬ回路の設計時にシミュレーションによって得ることが可能であり、このシミュレーション結果からＰＬＬ回路の動作に影響が大きい電源ノイズ周波数を選択して、その周波数を図１に示されたＳＩＮ波発生回路１１の発振周波数として設定することによって、ＰＬＬ回路の動作安定化のために有効な電源ノイズの検出を効率よく行うことができる。

また、シミュレーション結果の検証を行うためには、逆に図１に示されたＳＩＮ波発生回路３１の正弦波発振周波数をある周波数刻みで変化させてみたときの、ＰＬＬ回路のジッタ値を観測すればよく、これによってＰＬＬ回路出力のジッタに対するノイズ感度の検出が可能となる。
図８は、ＰＬＬ回路出力のジッタ値と、図１に示された電源ノイズ測定回路におけるカウンタ１５の出力との関係を示したものであって、■はＰＬＬ回路のジッタ値を示し、□はこの例の電源ノイズ測定回路におけるカウンタ１５の出力カウント値を示している。
図８に示されたジッタ値とカウンタ１５のカウント値との関係において、カウンタ値が小さいのにジッタ値が大きい状態は、ノイズ感度が高い電源ノイズ周波数を示している。
図８の結果から、例えばジッタ値をカウンタ値で割り算することによって、相対的なノイズ感度の測定を行うことが可能になる。

このようにこの例の電源ノイズ測定回路によれば、ＰＬＬ回路が最も電源ノイズの影響を受けやすい周波数の成分が、ノイズ成分にどの程度含まれるかの頻度解析が可能となり、実効的にＰＬＬ回路が影響を受けるノイズ量の測定を行うことによって、効率的なノイズ対策および設計指針が得られることになる。そして、これによって設計マージンの緩和等が可能となるケースも現われるため、低コストな設計を行うこともできるようになる。 なお、この例の場合のＰＬＬ回路のノイズ感度特性は一例を示すものであって、設計される回路によって変化するが、効率的なノイズ対策を得られるという効果は、どのような回路特性であっても享受することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、本発明の電源ノイズ測定回路における、ＳＩＮ波発生回路１１や相互相関処理回路１２等の回路構成は一例を示したものであって、同等の性能，機能を得ることができるものであれば、上記の回路構成に限定されるものではない。また、測定に用いるノイズ周波数の決定方法も、本発明ではグローバルクロックの周波数を用いているが、これも上記の周波数に限定されるものではなく、用途に応じて選定すればよい。ノイズの測定期間や相互相関関数出力に対する閾値の設定の方法等も、同等の効果が期待できるものであれば、置き換えることも可能である。また、測定回路の電源部分に電源フィルタを挿入すれば、電源供給をコアロジック電源から行うことが可能になるので、配置場所の選択に自由度が増すことになる。

この発明の電源ノイズ測定回路および測定方法は、電源ノイズを設計上考慮することが必要な機器，装置、例えばコンピュータ，ネットワーク機器，ディジタル家電，モバイル家電等の領域において、幅広く利用することが可能である。

本発明の第１実施例である電源ノイズ測定回路の全体の構成を示す機能ブロック図である。 同実施例におけるＳＩＮ波発生回路の構成を示す回路図である。 同実施例における相互相関処理回路の構成を示す構成図である。 同実施例の相互相関処理回路の出力波形を示す図である。 同実施例における比較器の出力を示す図である。 同実施例におけるノイズ成分の抽出を説明するための図である。 ＰＬＬ回路のジッタ−周波数特性を例示する図である。 ＰＬＬ回路のジッタ値とカウンタ１５のカウント数との関係を例示する図である。 ２００３年のＶＬＳＩシンポジウムにおいて、ＩＮＴＥＬのAli Muhtaroglu等が発表した回路を示す図である。 図９に示す回路によってノイズ量を測定した結果を示す図である。 ２００５年のＶＬＳＩシンポジウムにおいて、ＩＮＴＥＬのTawfik-Arabi等が報告したデータを示す図である。

符号の説明

１０ 電源ノイズ
１１ ＳＩＮ波発生回路（正弦波発生手段）
１２ 相互相関処理回路（相互相関関数演算手段）
１３ 比較器（比較手段）
１４ 閾値
１５ カウンタ（計数手段）
１６ リセット信号
３０ 電源ノイズ入力
３１ 正弦波回路入力
３２ 遅延回路
３３ 乗算回路
３４ 積分器

Claims (12)

1. グローバルクロックの周波数と同等な周波数を含む可変周波数の正弦波信号を一定振幅で発生する正弦波発生手段と、電源ノイズと前記正弦波発生手段からの正弦波信号との相互相関関数を演算して出力する相互相関関数演算手段と、前記相互相関関数の出力と所定の閾値電圧とを比較して前記相互相関関数の出力が前記閾値電圧を超えたとき出力を発生する比較手段と、一定時間内における前記比較手段の出力の発生数を計数する計数手段とを備え、該計数手段の計数結果に基づいて前記正弦波発生手段の正弦波周波数を変更することによって、データパス部分のローカルクロック（ローカルクロックの周波数＞グローバルクロックの周波数）を使用する論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分を抽出する構成とされていることを特徴とする電源ノイズ測定回路。
2. 前記正弦波発生手段が出力する正弦波信号の振幅が電源電圧に等しく、前記閾値電圧が電源電圧の１／２になるように設定されていることを特徴とする請求項１記載の電源ノイズ測定回路。
3. 前記計数手段が、リセット信号の入力ごとに前回の計数結果をリセットしながら前記計数の動作を行うように構成されていることを特徴とする請求項１または２記載の電源ノイズ測定回路。
4. 前記リセット信号の周期を、論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分の出現頻度に応じて設定可能なように構成されていることを特徴とする請求項３記載の電源ノイズ測定回路。
5. 前記正弦波発生手段が、データパスにおけるローカルクロックの１／２の周波数であるグローバルクロックの周波数の正弦波を発生するように構成されていることを特徴とする請求項１乃至４のいずれか一記載の電源ノイズ測定回路。
6. 前記アナログ回路がＰＬＬ（Phase Locked Loop:以下省略）回路であることを特徴とする請求項１乃至５のいずれか一記載の電源ノイズ測定回路。
7. グローバルクロックの周波数と同等な周波数を含む可変周波数の正弦波信号を一定振幅で発生し、電源ノイズと前記正弦波信号との相互相関関数を演算して出力して、該相互相関関数の出力と所定の閾値電圧とを比較して前記相互相関関数の出力が前記閾値電圧を超えたことの検出出力を発生し、一定時間内における前記検出出力の発生数を計数して、該計数結果に基づいて前記正弦波周波数を変更することによって、データパス部分のローカルクロック（ローカルクロックの周波数＞グローバルクロックの周波数）を使用する論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分を抽出することを特徴とする電源ノイズ測定方法。
8. 前記正弦波信号の振幅が電源電圧に等しく、前記閾値電圧が電源電圧の１／２になるように設定することを特徴とする請求項７記載の電源ノイズ測定方法。
9. 前記計数動作を、リセット信号の入力ごとに前回の計数結果をリセットしながら行うことを特徴とする請求項７または８記載の電源ノイズ測定方法。
10. 前記リセット信号の周期を、論理回路の遅延やアナログ回路の動作に影響を与えるノイズ周波数成分の出現頻度に応じて設定することを特徴とする請求項９記載の電源ノイズ測定方法。
11. 前記正弦波信号として、データパスにおけるローカルクロックの１／２の周波数であるグローバルクロックの周波数の正弦波を発生することを特徴とする請求項７乃至１０のいずれか一記載の電源ノイズ測定方法。
12. 前記アナログ回路がＰＬＬ回路であることを特徴とする請求項７乃至１１のいずれか一記載の電源ノイズ測定方法。

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