JP6169024B2 - 電源雑音キャンセル回路および電源雑音キャンセル方法 - Google Patents

電源雑音キャンセル回路および電源雑音キャンセル方法 Download PDF

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Description

実施形態は、電源雑音のキャンセル技術に関する。
アナログ回路およびディジタル回路が１チップ上に配置されるアナログディジタル混載回路が知られている。これらのアナログ回路およびディジタル回路は、同一チップ上に配置されたアナログ／ディジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）またはディジタル／アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）などのデータコンバータを介して連結される。そして、例えばディジタル回路およびＤＡＣが同一チップ上に配置される場合に、ディジタル回路における電源電圧の変動がＤＡＣに電源雑音として伝搬することにより当該ＤＡＣの分解能を劣化させることがある。
米国特許公開２００６／００９２０６２号明細書
実施形態は、電源雑音をキャンセルすることを目的とする。
実施形態によれば、電源雑音キャンセル回路は、生成器と、第１の乗算器と、減算器と、ディジタル／アナログ変換器とを含む。生成器は、正弦波信号を生成する。第１の乗算器は、ディジタル入力信号および正弦波信号を乗算することによって第１のディジタル積信号を生成する。減算器は、ディジタル入力信号から第１のディジタル積信号を減算することによってディジタル差信号を生成する。ディジタル／アナログ変換器は、ディジタル差信号をディジタル／アナログ変換することによってアナログ出力信号を得る。
アナログディジタル混載回路を例示する図。 ＮビットカレントステアリングＤＡＣを例示する回路図。 電源雑音を考慮する場合のカレントステアリングＤＡＣのモデルを例示する図。 第１の実施形態に係る電源雑音キャンセル回路を例示する図。 第２の実施形態に係る電源雑音キャンセル回路を例示する図。 第３の実施形態に係る電源雑音キャンセル回路を例示する図。 第４の実施形態に係る電源雑音キャンセル回路を例示する図。 第５の実施形態に係る電源雑音キャンセル回路を例示する図。 第６の実施形態に係る電源雑音キャンセル回路を例示する図。 第７の実施形態に係る電源雑音キャンセル回路を例示する図。
以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。
（第１の実施形態）
図１に例示されるような、ＤＡＣ１００およびディジタル回路１１０が１つのチップ１４０に配置されるアナログディジタル混載回路において、ディジタル回路１１０における電源電圧の変動がＤＡＣ１００に電源雑音として伝搬することがある。
ディジタル回路１１０の電源ノードＶＤＤＣはボンディングワイヤ１２１を介して電源に接続され、ディジタル回路１１０のグランドノードＶＳＳＣはボンディングワイヤ１２３を介してグランドに接続されている。同様に、ＤＡＣ１００の電源ノードＶＤＤＡはボンディングワイヤ１２２を介して電源に接続され、ＤＡＣ１００のグランドノードＶＳＳＣはボンディングワイヤ１２４を介してグランドに接続されている。
さらに、ディジタル回路１１０の電源ノードＶＤＤＣおよびＤＡＣ１００の電源ノードＶＤＤＡは、ｂａｃｋ−ｔｏ−ｂａｃｋダイオード１３１を介して接続されている。同様に、ディジタル回路１１０のグランドノードＶＳＳＣおよびＤＡＣ１００のグランドノードＶＳＳＡは、ｂａｃｋ−ｔｏ−ｂａｃｋダイオード１３２を介して接続されている。
ボンディングワイヤ１２１およびボンディングワイヤ１２３はインダクタンス成分を含むので、ディジタル回路１１０の動作中にＡＣ（Ａｌｔｅｒｎａｔｅ Ｃｕｒｒｅｎｔ）電流が当該ボンディングワイヤ１２１およびボンディングワイヤ１２３を流れる。このＡＣ電流は、ディジタル回路１１０の電源ノードＶＤＤＣおよびディジタル回路１１０のグランドノードＶＳＳＣの電圧をそれぞれ変動させる。この電圧変動は、ｂａｃｋ−ｔｏ−ｂａｃｋダイオード１３１、ｂａｃｋ−ｔｏ−ｂａｃｋダイオード１３２および基板を通じて、ＤＡＣ１００の電源ノードＶＤＤＡおよびグランドノードＶＳＳＡに電源雑音として伝搬する。
第１の実施形態に係る電源雑音キャンセル回路は、このような電源雑音を考慮してＤＡＣの入力信号を事前に処理することにより、当該ＤＡＣの分解能の低下を防止する。具体的には、図４に例示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器４０１と、乗算器４０２と、減算器４０３と、ＤＡＣ４０４とを含む。
正弦波生成器４０１は、図示されないディジタル回路によってＤＡＣ４０４に与えられる電源雑音を周波数成分、振幅成分および位相成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１、振幅成分Ａ１および位相成分φ１を適切に設計することによって、ＤＡＣ４０４によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器４０１は、正弦波信号Ｎ１を乗算器４０２へと出力する。
なお、例えば高速無線通信システムに用いられるアナログディジタル混載回路に含まれるＡＤＣまたはＤＡＣなどのデータコンバータには広帯域設計が要求されるので、ＤＡＣは一般的には高い標本化周波数に基づいて動作するように設計される。他方、ＤＡＣに接続されるディジタル回路を当該ＤＡＣほど高速に動作するように設計することは困難である。故に、典型的には、ＤＡＣ用の高速クロックを分周することによって得られる低速クロックがディジタル回路に供給される。即ち、ＤＡＣ４０４に接続されるディジタル回路の動作周波数が図１のディジタル回路の設計時に既知であることは少なくない。そして、ＤＡＣの電源雑音において、通常、上記動作周波数またはその２倍に等しい周波数成分が支配的である。
従って、上記周波数成分ｆ１は、例えば上記動作周波数またはその２倍に一致するように設計することができる。また、電源雑音の振幅成分および位相成分についても既知である場合には、上記振幅成分Ａ１および位相成分φ１はこれら既知の値に一致するように設計すればよい。
乗算器４０２は、ディジタル入力信号Ｓｉｎを受け取り、正弦波生成器４０１から正弦波信号Ｎ１を入力する。乗算器４０２は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１を乗算することによってディジタル積信号ＳｉｎＮ１を得る。乗算器４０２は、ディジタル積信号ＳｉｎＮ１を減算器４０３へと出力する。
減算器４０３は、ディジタル入力信号Ｓｉｎを受け取り、乗算器４０２からディジタル積信号ＳｉｎＮ１を入力する。減算器４０３は、ディジタル入力信号Ｓｉｎからディジタル積信号ＳｉｎＮ１を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１）を得る。減算器４０３は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１）をＤＡＣ４０４へと出力する。
ＤＡＣ４０４は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１）を減算器４０３から入力する。ＤＡＣ４０４は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから電源雑音成分（即ち、非所望波成分）を取り除いた所望波成分に相当する。
具体的には、ＤＡＣ４０４は、例えばカレントステアリングＤＡＣであってもよい。ＮビットカレントステアリングＤＡＣが図２に例示される。図２のＮビットカレントステアリングＤＡＣは、Ｎ個の電流スイッチセル２００−１，２００−２，・・・，２００−Ｎを含む。Ｎ個の電流スイッチセル２００−１，２００−２，・・・，２００−Ｎは、入力ディジタル信号（Ｎビット）の中の対応する１ビットディジタル信号をそれぞれ受け取る。例えば、電流スイッチセル２００−１は、スイッチトランジスタ対としてのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭ１１およびＭＯＳトランジスタＭ１２のゲート端子において１ビットディジタル信号およびその反転信号をそれぞれ受け取る。この１ビットディジタル信号が高レベルであるか低レベルであるかに応じて、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のうちいずれか一方がＯＮとなり他方がＯＦＦとなる。故に、理想的には、キルヒホッフの電流則により、電流源ＭＢ１を流れる電流ＩＢ１と同じ大きさの電流が出力端子Ｖｏ＋および出力端子Ｖｏ−のいずれか一方を流れる。他の電流スイッチセルも同様に動作するので、出力端子Ｖｏ＋を流れる電流と出力端子Ｖｏ−を流れる電流との差分は、ディジタル入力信号に対応する量となる。出力抵抗ＲｏｕｔＰおよび出力抵抗ＲｏｕｔＮがこれらの電流を電圧にそれぞれ変換することによって、ディジタル入力信号に対応するアナログ出力信号が生成される。
しかしながら、図２のＮビットカレントステアリングＤＡＣの分解能は、電源雑音の影響により劣化するかもしれない。例えば、電流スイッチセル２００−１に含まれるＭＯＳトランジスタＭ１１がＯＮであってＭＯＳトランジスタＭ１２がＯＦＦであるとする。この場合に、ＭＯＳトランジスタＭ１１および電流源ＭＢ１は、当該ＭＯＳトランジスタＭ１１のゲート端子を入力とするソースフォロワを形成する。故に、ＭＯＳトランジスタＭ１１のゲート端子における電圧は、略１倍の利得でノードＸに伝達する。即ち、ＭＯＳトランジスタＭ１１のゲート端子における電圧が電源雑音の影響で変動すれば、ノードＸにおける電圧も同程度に変動する。このノードＸにおける電圧の変化は、寄生キャパシタＣｄｂ１に余分な電流ＩＣ１を流す。ＭＯＳトランジスタＭ１２はＯＦＦであるから、キルヒホッフの電流則によれば、ＭＯＳトランジスタＭ１１には電流（ＩＢ１＋ＩＣ１）が流れる。この余分な電流ＩＣ１は、出力端子Ｖｏ＋を流れる電流に誤差として加算され、図２のＮビットカレントステアリングＤＡＣの分解能を劣化させる一因となる可能性がある。そして、同様の問題は、他の電流スイッチセル２０１−２，・・・，２０１−Ｎにおいても生じる。なお、図２のＮビットカレントステアリングＤＡＣによって生成されるアナログ出力信号は差動信号であるが、出力端子Ｖｏ＋および出力端子Ｖｏ−をそれぞれ流れる余分な電流の和は均等ではないから、これら余分な電流に起因する誤差電圧がアナログ出力信号に残留することになる。
電源雑音を考慮すると、カレントステアリングＤＡＣは図３に示されるようにモデル化することができる。図３において、ＳはＤＡＣのディジタル入力信号を表し、ＳｏｕｔはＤＡＣのアナログ出力信号を表し、ＡＤＡＣはＤＡＣの変換利得を表し、ＮＰＳＮは電源雑音を表す。図３のモデルの伝達関数は、下記数式（１）によって表現できる。
Figure 0006169024
上記数式（１）によれば、ディジタル入力信号Ｓと電源雑音ＮＰＳＮとのミキシング結果に起因する非所望波成分ＡＤＡＣＳＮＰＳＮがアナログ出力信号Ｓｏｕｔに残留することになる。
前述のように、ＤＡＣ４０４は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１）を入力する。そして、上記数式（１）において、Ｓ＝Ｓｉｎ−ＳｉｎＮ１を代入すると下記数式（２）が導出される。
Figure 0006169024
正弦波信号Ｎ１の周波数成分ｆ１、位相成分φ１および振幅成分Ａ１が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮと一致する場合には、Ｎ１＝ＮＰＳＮが成立する。故に、数式（２）は、下記数式（３）に書き換えることができる。
Figure 0006169024
さらに、Ｓｉｎ＞＞Ｎ１を仮定すれば、アナログ出力信号Ｓｏｕｔは、下記数式（４）に示されるように近似することができる。
Figure 0006169024
数式（４）は、アナログ出力信号Ｓｏｕｔにおいて電源雑音ＮＰＳＮがキャンセルされていることを示唆する。
以上説明したように、第１の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分、振幅成分および位相成分において模擬する正弦波信号を生成し、当該正弦波信号およびディジタル入力信号のディジタル積信号を当該ディジタル入力信号から減算することによって得られるディジタル差信号をＤＡＣに入力する。故に、この電源雑音キャンセル回路によれば、ＤＡＣによって行われる信号処理を通じて電源雑音は効果的にキャンセルされるので、当該ＤＡＣは上記ディジタル入力信号に含まれる所望波成分のディジタル／アナログ変換結果に相当するアナログ出力信号を生成できる。さらに、この電源雑音キャンセル回路によれば、最高でＤＡＣのナイキスト周波数までの周波数成分を持つ電源雑音をキャンセルすることができる。
（第２の実施形態）
前述の図１の電源雑音キャンセル回路は、正弦波生成器４０１によって生成される正弦波信号Ｎ１の周波数成分ｆ１、位相成分φ１および振幅成分Ａ１が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮと一致する場合には、ＤＡＣ４０４によって行われる信号処理を通じて電源雑音を効果的にキャンセルできる。しかしながら、電源雑音ＮＰＳＮの位相成分φＰＳＮが未知である場合には、正弦波生成器４０１によって生成される正弦波信号Ｎ１の位相成分φ１を事前に適切に設計することは困難である。他方、第２の実施形態に係る電源雑音キャンセル回路は、正弦波信号の設計後であっても、当該正弦波信号の位相成分を必要に応じて調整できる。
図５に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器５０１と、移相器５０２と、乗算器５０３と、減算器５０４と、ＤＡＣ５０５とを含む。
正弦波生成器５０１は、図示されないディジタル回路によってＤＡＣ５０５に与えられる電源雑音を周波数成分および振幅成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１および振幅成分Ａ１を適切に設計し、移相器５０２が当該正弦波信号Ｎ１の位相成分φ１を適切に調整することにより、ＤＡＣ５０５によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器５０１は、正弦波信号Ｎ１を移相器５０２へと出力する。
移相器５０２は、正弦波生成器５０１から正弦波信号Ｎ１を入力する。移相器５０２は、正弦波信号Ｎ１の位相成分φ１を所定量シフトさせることによって、位相成分φ１’を持つ正弦波信号Ｎ１’を得る。移相器５０２によって用いられる位相シフト量は、例えば図５の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるＤＡＣ５０５の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器５０２は、正弦波信号Ｎ１’を乗算器５０３へと出力する。
乗算器５０３は、ディジタル入力信号Ｓｉｎを受け取り、移相器５０２から正弦波信号Ｎ１’を入力する。乗算器５０３は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１’を乗算することによってディジタル積信号ＳｉｎＮ１’を得る。乗算器５０３は、ディジタル積信号ＳｉｎＮ１’を減算器５０４へと出力する。
減算器５０４は、ディジタル入力信号Ｓｉｎを受け取り、乗算器５０３からディジタル積信号ＳｉｎＮ１’を入力する。減算器５０４は、ディジタル入力信号Ｓｉｎからディジタル積信号ＳｉｎＮ１’を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）を得る。減算器５０４は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）をＤＡＣ５０５へと出力する。
ＤＡＣ５０５は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）を減算器５０４から入力する。ＤＡＣ５０５は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。正弦波信号Ｎ１’の周波数成分ｆ１、位相成分φ１’および振幅成分Ａ１が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮとそれぞれ一致するものとする。この場合に、このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから非所望波成分を取り除いた所望波成分に相当する。
以上説明したように、第２の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分および振幅成分において模擬する正弦波信号の位相成分を移相器によって調整することで電源雑音の位相成分に一致させる。従って、この電源雑音キャンセル回路によれば、未知の位相成分を持つ電源雑音が発生する場合にも電源雑音をキャンセルすることができる。
（第３の実施形態）
前述の図１の電源雑音キャンセル回路は、正弦波生成器４０１によって生成される正弦波信号Ｎ１の周波数成分ｆ１、位相成分φ１および振幅成分Ａ１が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮと一致する場合には、ＤＡＣ４０４によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルできる。しかしながら、電源雑音ＮＰＳＮの振幅成分ＡＰＳＮが未知である場合には、正弦波生成器４０１によって生成される正弦波信号Ｎ１の振幅成分Ａ１を事前に適切に設計することは困難である。他方、第３の実施形態に係る電源雑音キャンセル回路は、正弦波信号の設計後であっても、当該正弦波信号の振幅成分を必要に応じて調整できる。
図６に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器６０１と、乗算器６０２と、ディジタル可変利得増幅器６０３と、減算器６０４と、ＤＡＣ６０５とを含む。
正弦波生成器６０１は、図示されないディジタル回路によってＤＡＣ６０５に与えられる電源雑音を周波数成分および位相成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１および位相成分φ１を適切に設計し、ディジタル可変利得増幅器６０３が当該正弦波信号Ｎ１の振幅成分Ａ１を適切に調整することにより、ＤＡＣ６０５によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器６０１は、正弦波信号Ｎ１を乗算器６０２へと出力する。
乗算器６０２は、ディジタル入力信号Ｓｉｎを受け取り、正弦波生成器６０１から正弦波信号Ｎ１を入力する。乗算器６０２は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１を乗算することによってディジタル積信号ＳｉｎＮ１を得る。乗算器６０２は、ディジタル積信号ＳｉｎＮ１をディジタル可変利得増幅器６０３へと出力する。
ディジタル可変利得増幅器６０３は、乗算器６０２からディジタル積信号ＳｉｎＮ１を入力する。ディジタル可変利得増幅器６０３は、ディジタル積信号ＳｉｎＮ１を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１’を得る。この正弦波信号Ｎ１’は、振幅成分Ａ１’を持つ。ディジタル可変利得増幅器６０３によって用いられる利得は、例えば図６の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるＤＡＣ６０５の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。ディジタル可変利得増幅器６０３は、ディジタル増幅信号ＳｉｎＮ１’を減算器６０４へと出力する。
減算器６０４は、ディジタル入力信号Ｓｉｎを受け取り、ディジタル可変利得増幅器６０３からディジタル増幅信号ＳｉｎＮ１’を入力する。減算器６０４は、ディジタル入力信号Ｓｉｎからディジタル増幅信号ＳｉｎＮ１’を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）を得る。減算器６０４は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）をＤＡＣ６０５へと出力する。
ＤＡＣ６０５は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）を減算器６０４から入力する。ＤＡＣ６０５は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。正弦波信号Ｎ１’の周波数成分ｆ１、位相成分φ１および振幅成分Ａ１’が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮとそれぞれ一致するものとする。この場合に、このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから非所望波成分を取り除いた所望波成分に相当する。
以上説明したように、第３の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分および位相成分において模擬する正弦波信号の振幅成分をディジタル可変利得増幅器によって調整することで電源雑音の振幅成分に一致させる。従って、この電源雑音キャンセル回路によれば、未知の振幅成分を持つ電源雑音が発生する場合にも電源雑音をキャンセルすることができる。
（第４の実施形態）
前述の図６の電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号Ｎ１の振幅成分Ａ１を自動的に調整することはできない。他方、第４の実施形態に係る電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号の振幅成分を自動的に調整できる。
図７に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器７０１と、移相器７０２と、乗算器７０３と、ディジタル可変利得増幅器７０４と、減算器７０５と、ＤＡＣ７０６と、ＡＤＣ７０７と、乗算器７０８と、積分器７０９とを含む。
正弦波生成器７０１は、図示されないディジタル回路によってＤＡＣ７０６に与えられる電源雑音を周波数成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１を適切に設計し、移相器７０２が当該正弦波信号Ｎ１の位相成分φ１を適切に調整し、ディジタル可変利得増幅器７０４が当該正弦波信号Ｎ１の振幅成分Ａ１を適切に調整することにより、ＤＡＣ７０６によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器７０１は、正弦波信号Ｎ１を移相器７０２へと出力する。
移相器７０２は、正弦波生成器７０１から正弦波信号Ｎ１を入力する。移相器７０２は、正弦波信号Ｎ１の位相成分φ１を所定量シフトさせることによって、位相成分φ１’を持つ正弦波信号Ｎ１’を得る。移相器７０２によって用いられる位相シフト量は、例えば図７の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるＤＡＣ７０６の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器７０２は、正弦波信号Ｎ１’を乗算器７０３へと出力する。
乗算器７０３は、ディジタル入力信号Ｓｉｎを受け取り、移相器７０２から正弦波信号Ｎ１’を入力する。乗算器７０３は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１’を乗算することによってディジタル積信号ＳｉｎＮ１’を得る。乗算器７０３は、ディジタル積信号ＳｉｎＮ１’をディジタル可変利得増幅器７０４および乗算器７０８へと出力する。
ディジタル可変利得増幅器７０４は、乗算器７０３からディジタル積信号ＳｉｎＮ１’を入力する。ディジタル可変利得増幅器７０４は、ディジタル積信号ＳｉｎＮ１’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１’’を得る。この正弦波信号Ｎ１’’は、振幅成分Ａ１’を持つ。ディジタル可変利得増幅器７０４によって用いられる利得は、積分器７０９からの積分信号によって負帰還制御される。ディジタル可変利得増幅器７０４は、ディジタル増幅信号ＳｉｎＮ１’’を減算器７０５へと出力する。
減算器７０５は、ディジタル入力信号Ｓｉｎを受け取り、ディジタル可変利得増幅器７０４からディジタル増幅信号ＳｉｎＮ１’’を入力する。減算器７０５は、ディジタル入力信号Ｓｉｎからディジタル増幅信号ＳｉｎＮ１’’を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）を得る。減算器７０５は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）をＤＡＣ７０６へと出力する。
ＤＡＣ７０６は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）を減算器７０５から入力する。ＤＡＣ７０６は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。このアナログ出力信号Ｓｏｕｔは、図７の電源雑音キャンセル回路の外部に加えてＡＤＣ７０７へと出力される。正弦波信号Ｎ１’’の周波数成分ｆ１、位相成分φ１’および振幅成分Ａ１’が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮとそれぞれ一致するものとする。この場合に、このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから非所望波成分を取り除いた所望波成分に相当する。
ＡＤＣ７０７は、ＤＡＣ７０６からアナログ出力信号Ｓｏｕｔを入力する。ＡＤＣ７０７は、アナログ出力信号Ｓｏｕｔをアナログ／ディジタル変換することによってディジタル帰還信号を得る。ＡＤＣ７０７は、ディジタル帰還信号を乗算器７０８へと出力する。なお、ＡＤＣ７０７は、ディジタル可変利得増幅器７０４の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ＡＤＣ７０７は、ＤＡＣ７０６の分解能に関わらず、例えば３値を出力可能な１．５−ｂｉｔＡＤＣであればよい。
乗算器７０８は、乗算器７０３からディジタル積信号ＳｉｎＮ１’を入力し、ＡＤＣ７０７からディジタル帰還信号を入力する。乗算器７０８は、ディジタル帰還信号にディジタル積信号ＳｉｎＮ１’を乗算することによってディジタル積信号を得る。このディジタル積信号のＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）成分は、アナログ出力信号Ｓｏｕｔに残留する非所望波成分のディジタル／アナログ変換結果とディジタル積信号ＳｉｎＮ１’との相関を表す。乗算器７０８は、ディジタル積信号を積分器７０９へと出力する。
積分器７０９は、乗算器７０８からディジタル積信号を入力する。積分器７０９は、ディジタル積信号を積分することによって積分信号を得る。積分器７０９は、積分信号をディジタル可変利得増幅器７０４へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。
以上説明したように、第４の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分において模擬する正弦波信号の振幅成分をディジタル可変利得増幅器によって調整する。さらに、このディジタル可変利得増幅器の利得は、ディジタル出力信号に残留する非所望波成分のディジタル／アナログ変換結果と上記正弦波信号およびディジタル入力信号のミキシング結果との相関に基づいて負帰還制御される。従って、この電源雑音キャンセル回路によれば、未知の振幅成分を持つ電源雑音が発生する場合にも正弦波信号の振幅成分を自動的に調整して電源雑音をキャンセルすることができる。
なお、ディジタル可変利得増幅器の利得を負帰還制御するために設けられるＡＤＣは、高々３ビットの分解能を必要とするに過ぎない。故に、このディジタル可変利得増幅器によれば、回路面積および消費電力の増大を抑制しつつ電源雑音をより高精度にキャンセルすることができる。
（第５の実施形態）
前述の図７の電源雑音キャンセル回路は、正弦波信号Ｎ１の位相成分φ１を移相器７０２によって調整する。他方、第５の実施形態に係る電源雑音キャンセル回路は、正弦波信号に基づいて余弦波信号を生成し、これら正弦波信号および余弦波信号の振幅成分をそれぞれ独立に調整し、振幅調整された正弦波信号および余弦波信号を合成することによって、所望の位相成分を持つ正弦波信号を得る。
図８に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器８０１と、乗算器８０２と、ディジタル増幅器８０３と、移相器８０４と、乗算器８０５と、ディジタル増幅器８０６と、加算器８０７と、ディジタル可変利得増幅器８０８と、減算器８０９と、ＤＡＣ８１０と、ＡＤＣ８１１と、乗算器８１２と、積分器８１３とを含む。
正弦波生成器８０１は、図示されないディジタル回路によってＤＡＣ８１０に与えられる電源雑音を周波数成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１を適切に設計し、ディジタル増幅器８０３およびディジタル増幅器８０６が当該正弦波信号Ｎ１の位相成分φ１を適切に調整し、ディジタル可変利得増幅器８０８が当該正弦波信号Ｎ１の振幅成分Ａ１を適切に調整することにより、ＤＡＣ８１０によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器８０１は、正弦波信号Ｎ１を乗算器８０２および移相器８０４へと出力する。
乗算器８０２は、ディジタル入力信号Ｓｉｎを受け取り、正弦波生成器８０１から正弦波信号Ｎ１を入力する。乗算器８０２は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１を乗算することによってディジタル積信号ＳｉｎＮ１を得る。乗算器８０２は、ディジタル積信号ＳｉｎＮ１をディジタル増幅器８０３へと出力する。
ディジタル増幅器８０３は、乗算器８０２からディジタル積信号ＳｉｎＮ１を入力する。ディジタル増幅器８０３は、ディジタル積信号ＳｉｎＮ１を所定の利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１’を得る。この正弦波信号Ｎ１’は、振幅成分ａ１を持つ。ディジタル増幅器８０３によって用いられる利得は、後述される位相成分φ１’に依存する。ディジタル増幅器８０３は、ディジタル増幅信号ＳｉｎＮ１’を加算器８０７へと出力する。
移相器８０４は、正弦波生成器８０１から正弦波信号Ｎ１を入力する。移相器８０４は、正弦波信号Ｎ１の位相成分φ１をπ／２［ｒａｄ］シフトさせることによって、当該正弦波信号Ｎ１に対応する（即ち、周波数成分、位相成分および振幅成分において等しい）余弦波信号Ｎ１Ｃを得る。移相器８０４は、余弦波信号Ｎ１Ｃを乗算器８０５へと出力する。
乗算器８０５は、ディジタル入力信号Ｓｉｎを受け取り、移相器８０４から余弦波信号Ｎ１Ｃを入力する。乗算器８０５は、ディジタル入力信号Ｓｉｎおよび余弦波信号Ｎ１Ｃを乗算することによってディジタル積信号ＳｉｎＮ１Ｃを得る。乗算器８０５は、ディジタル積信号ＳｉｎＮ１Ｃをディジタル増幅器８０６へと出力する。
ディジタル増幅器８０６は、乗算器８０５からディジタル積信号ＳｉｎＮ１Ｃを入力する。ディジタル増幅器８０６は、ディジタル積信号ＳｉｎＮ１Ｃを所定の利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１Ｃ’を得る。この余弦波信号Ｎ１Ｃ’は、振幅成分ａ１Ｃを持つ。ディジタル増幅器８０６によって用いられる利得は、後述される位相成分φ１’に依存する。ディジタル増幅器８０６は、ディジタル増幅信号ＳｉｎＮ１Ｃ’を加算器８０７へと出力する。
加算器８０７は、ディジタル増幅器８０３からディジタル増幅信号ＳｉｎＮ１’を入力し、ディジタル増幅器８０６からディジタル増幅信号ＳｉｎＮ１Ｃ’を入力する。加算器８０７は、ディジタル増幅信号ＳｉｎＮ１’およびディジタル増幅信号ＳｉｎＮ１Ｃ’を加算することによってディジタル和信号ＳｉｎＮ１’’を得る。加算器８０７は、ディジタル和信号ＳｉｎＮ１’’をディジタル可変利得増幅器８０８および乗算器８１２へと出力する。
なお、三角関数の加法定理によれば、ディジタル増幅信号ＳｉｎＮ１’、ディジタル増幅信号ＳｉｎＮ１Ｃ’およびディジタル和信号ＳｉｎＮ１’’の間には下記数式（５）が成立する。数式（５）において、簡単化のために、正弦波信号Ｎ１の初期位相は０［ｒａｄ］と仮定されている。
Figure 0006169024
なお、正弦波信号Ｎ１’’の初期位相α１は下記数式（６）および下記数式（７）を同時に満足する値である。
Figure 0006169024
Figure 0006169024
従って、ディジタル増幅器８０３およびディジタル増幅器８０６の利得をそれぞれ適切に制御することによって、正弦波信号Ｎ１’’の位相成分φ１’を任意の所望値に設定することができる。なお、正弦波信号Ｎ１’’の位相成分φ１’を任意の所望値は、例えば図８の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるＤＡＣ８１０の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。
ディジタル可変利得増幅器８０８は、加算器８０７からディジタル和信号ＳｉｎＮ１’’を入力する。ディジタル可変利得増幅器８０８は、ディジタル和信号ＳｉｎＮ１’’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１’’’を得る。この正弦波信号Ｎ１’’’は、振幅成分Ａ１’’を持つ。ディジタル可変利得増幅器８０８によって用いられる利得は、積分器８１３からの積分信号によって負帰還制御される。ディジタル可変利得増幅器８０８は、ディジタル増幅信号ＳｉｎＮ１’’’を減算器８０９へと出力する。
減算器８０９は、ディジタル入力信号Ｓｉｎを受け取り、ディジタル可変利得増幅器８０８からディジタル増幅信号ＳｉｎＮ１’’’を入力する。減算器８０９は、ディジタル入力信号Ｓｉｎからディジタル増幅信号ＳｉｎＮ１’’’を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’’）を得る。減算器８０９は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’’）をＤＡＣ８１０へと出力する。
ＤＡＣ８１０は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’’）を減算器８０９から入力する。ＤＡＣ８１０は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’’）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。このアナログ出力信号Ｓｏｕｔは、図８の電源雑音キャンセル回路の外部に加えてＡＤＣ８１１へと出力される。正弦波信号Ｎ１’’’の周波数成分ｆ１、位相成分φ１’および振幅成分Ａ１’’が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮとそれぞれ一致するものとする。この場合に、このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから非所望波成分を取り除いた所望波成分に相当する。
ＡＤＣ８１１は、ＤＡＣ８１０からアナログ出力信号Ｓｏｕｔを入力する。ＡＤＣ８１１は、アナログ出力信号Ｓｏｕｔをアナログ／ディジタル変換することによってディジタル帰還信号を得る。ＡＤＣ８１１は、ディジタル帰還信号を乗算器８１２へと出力する。なお、ＡＤＣ８１１は、ディジタル可変利得増幅器８０８の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ＡＤＣ８１１は、ＤＡＣ８１０の分解能に関わらず、例えば３値を出力可能な１．５−ｂｉｔＡＤＣであればよい。
乗算器８１２は、加算器８０７からディジタル和信号ＳｉｎＮ１’’を入力し、ＡＤＣ８１１からディジタル帰還信号を入力する。乗算器８１２は、ディジタル帰還信号にディジタル和信号ＳｉｎＮ１’’を乗算することによってディジタル積信号を得る。このディジタル積信号のＤＣ成分は、アナログ出力信号Ｓｏｕｔに残留する非所望波成分のディジタル／アナログ変換結果とディジタル和信号ＳｉｎＮ１’’との相関を表す。乗算器８１２は、ディジタル積信号を積分器８１３へと出力する。
積分器８１３は、乗算器８１２からディジタル積信号を入力する。積分器８１３は、ディジタル積信号を積分することによって積分信号を生成する。積分器８１３は、積分信号をディジタル可変利得増幅器８０８へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。
以上説明したように、第５の実施形態に係る電源雑音キャンセル回路は、前述の第４の実施形態に係る電源雑音キャンセル回路と同様に、電源雑音を周波数成分において模擬する正弦波信号の振幅を自動調整する。さらに、この電源雑音キャンセル回路は、上記正弦波信号に基づいて余弦波信号を生成し、これら正弦波信号および余弦波信号の振幅成分をそれぞれ独立に調整し、振幅調整された正弦波信号および余弦波信号を合成することによって、所望の位相成分を持つ正弦波信号を得る。従って、この電源雑音キャンセル回路によれば、未知の位相成分を持つ電源雑音が発生する場合にも電源雑音をキャンセルすることができる。
（第６の実施形態）
前述の図８の電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号Ｎ１の位相成分φ１を自動的に調整することはできない。他方、第６の実施形態に係る電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号の位相成分および振幅成分を自動的に調整できる。
図９に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器９０１と、乗算器９０２と、ディジタル可変利得増幅器９０３と、移相器９０４と、乗算器９０５と、ディジタル可変利得増幅器９０６と、加算器９０７と、減算器９０８と、ＤＡＣ９０９と、ＡＤＣ９１０と、乗算器９１１と、積分器９１２と、乗算器９１３と、積分器９１４を含む。
正弦波生成器９０１は、図示されないディジタル回路によってＤＡＣ９０９に与えられる電源雑音を周波数成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１を適切に設計し、ディジタル可変利得増幅器９０３およびディジタル可変利得増幅器９０６が当該正弦波信号Ｎ１の振幅成分Ａ１および位相成分φ１を適切に調整することにより、ＤＡＣ９０９によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器９０１は、正弦波信号Ｎ１を乗算器９０２および移相器９０４へと出力する。
乗算器９０２は、ディジタル入力信号Ｓｉｎを受け取り、正弦波生成器９０１から正弦波信号Ｎ１を入力する。乗算器９０２は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１を乗算することによってディジタル積信号ＳｉｎＮ１を得る。乗算器９０２は、ディジタル積信号ＳｉｎＮ１をディジタル可変利得増幅器９０３および乗算器９１１へと出力する。
ディジタル可変利得増幅器９０３は、乗算器９０２からディジタル積信号ＳｉｎＮ１を入力する。ディジタル可変利得増幅器９０３は、ディジタル積信号ＳｉｎＮ１を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１’を得る。この正弦波信号Ｎ１’は、振幅成分ａ１を持つ。ディジタル可変利得増幅器９０３によって用いられる利得は、積分器９１２からの積分信号によって負帰還制御される。ディジタル可変利得増幅器９０３は、ディジタル増幅信号ＳｉｎＮ１’を加算器９０７へと出力する。
移相器９０４は、正弦波生成器９０１から正弦波信号Ｎ１を入力する。移相器９０４は、正弦波信号Ｎ１の位相成分φ１をπ／２［ｒａｄ］シフトさせることによって、当該正弦波信号Ｎ１に対応する余弦波信号Ｎ１Ｃを得る。移相器９０４は、余弦波信号Ｎ１Ｃを乗算器９０５へと出力する。
乗算器９０５は、ディジタル入力信号Ｓｉｎを受け取り、移相器９０４から余弦波信号Ｎ１Ｃを入力する。乗算器９０５は、ディジタル入力信号Ｓｉｎおよび余弦波信号Ｎ１Ｃを乗算することによってディジタル積信号ＳｉｎＮ１Ｃを得る。乗算器９０５は、ディジタル積信号ＳｉｎＮ１Ｃをディジタル可変利得増幅器９０６および乗算器９１３へと出力する。
ディジタル可変利得増幅器９０６は、乗算器９０５からディジタル積信号ＳｉｎＮ１Ｃを入力する。ディジタル可変利得増幅器９０６は、ディジタル積信号ＳｉｎＮ１Ｃを所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１Ｃ’を得る。この余弦波信号Ｎ１Ｃ’は、振幅成分ａ１Ｃを持つ。ディジタル可変利得増幅器９０６によって用いられる利得は、積分器９１４からの積分信号によって負帰還制御される。ディジタル可変利得増幅器９０６は、ディジタル増幅信号ＳｉｎＮ１Ｃ’を加算器９０７へと出力する。
加算器９０７は、ディジタル可変利得増幅器９０３からディジタル増幅信号ＳｉｎＮ１’を入力し、ディジタル可変利得増幅器９０６からディジタル増幅信号ＳｉｎＮ１Ｃ’を入力する。加算器９０７は、ディジタル増幅信号ＳｉｎＮ１’およびディジタル増幅信号ＳｉｎＮ１Ｃ’を加算することによってディジタル和信号ＳｉｎＮ１’’を得る。加算器９０７は、ディジタル和信号ＳｉｎＮ１’’を減算器９０８へと出力する。
減算器９０８は、ディジタル入力信号Ｓｉｎを受け取り、加算器９０７からディジタル和信号ＳｉｎＮ１’’を入力する。減算器９０８は、ディジタル入力信号Ｓｉｎからディジタル和信号ＳｉｎＮ１’’を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）を得る。減算器９０８は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）をＤＡＣ９０９へと出力する。
ＤＡＣ９０９は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）を減算器９０８から入力する。ＤＡＣ９０９は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。このアナログ出力信号Ｓｏｕｔは、図９の電源雑音キャンセル回路の外部に加えてＡＤＣ９１０へと出力される。正弦波信号Ｎ１’’の周波数成分ｆ１、位相成分φ１’および振幅成分Ａ１’が電源雑音ＮＰＳＮの周波数成分ｆＰＳＮ、位相成分φＰＳＮおよび振幅成分ＡＰＳＮとそれぞれ一致するものとする。この場合に、このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから非所望波成分を取り除いた所望波成分に相当する。
ＡＤＣ９１０は、ＤＡＣ９０９からアナログ出力信号Ｓｏｕｔを入力する。ＡＤＣ９１０は、アナログ出力信号Ｓｏｕｔをアナログ／ディジタル変換することによってディジタル帰還信号を得る。ＡＤＣ９１０は、ディジタル帰還信号を乗算器９１１および乗算器９１３へと出力する。なお、ＡＤＣ９１０は、ディジタル可変利得増幅器９０３およびディジタル可変利得増幅器９０６の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ＡＤＣ９１０は、ＤＡＣ９０９の分解能に関わらず、例えば３値を出力可能な１．５−ｂｉｔＡＤＣであればよい。
乗算器９１１は、乗算器９０２からディジタル積信号ＳｉｎＮ１を入力し、ＡＤＣ９１０からディジタル帰還信号を入力する。乗算器９１１は、ディジタル帰還信号にディジタル積信号ＳｉｎＮ１を乗算することによってディジタル積信号を得る。このディジタル積信号のＤＣ成分は、アナログ出力信号Ｓｏｕｔに残留する非所望波成分のディジタル／アナログ変換結果とディジタル積信号ＳｉｎＮ１との相関を表す。乗算器９１１は、ディジタル積信号を積分器９１２へと出力する。
積分器９１２は、乗算器９１１からディジタル積信号を入力する。積分器９１２は、ディジタル積信号を積分することによって積分信号を生成する。積分器９１２は、積分信号をディジタル可変利得増幅器９０３へと出力する。この積分信号および後述される積分器９１４によって生成される積分信号の両方の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。
乗算器９１３は、乗算器９０５からディジタル積信号ＳｉｎＮ１Ｃを入力し、ＡＤＣ９１０からディジタル帰還信号を入力する。乗算器９１３は、ディジタル帰還信号にディジタル積信号ＳｉｎＮ１Ｃを乗算することによってディジタル積信号を得る。このディジタル積信号のＤＣ成分は、アナログ出力信号Ｓｏｕｔに残留する非所望波成分のディジタル／アナログ変換結果とディジタル積信号ＳｉｎＮ１Ｃとの相関を表す。乗算器９１３は、ディジタル積信号を積分器９１４へと出力する。
積分器９１４は、乗算器９１３からディジタル積信号を入力する。積分器９１４は、ディジタル積信号を積分することによって積分信号を生成する。積分器９１４は、積分信号をディジタル可変利得増幅器９０６へと出力する。この積分信号および前述の積分器９１２によって生成される積分信号の両方の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。
以上説明したように、第６の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分において模擬する正弦波信号に基づいて余弦波信号を生成し、これら正弦波信号および余弦波信号の振幅成分を２つのディジタル可変利得増幅器によってそれぞれ独立に調整し、振幅調整された正弦波信号および余弦波信号を合成することによって、所望の振幅成分および位相成分を持つ正弦波信号を得る。さらに、これらのディジタル可変利得増幅器の利得は、ディジタル出力信号に残留する非所望波成分のディジタル／アナログ変換結果と上記正弦波信号およびディジタル入力信号のミキシング結果ならびに余弦波信号およびディジタル入力信号のミキシング結果との相関に基づいてそれぞれ負帰還制御される。従って、この電源雑音キャンセル回路によれば、未知の振幅成分および位相成分を持つ電源雑音が発生する場合にも正弦波信号の振幅成分および位相成分を自動的に調整して電源雑音をキャンセルすることができる。
（第７の実施形態）
前述の図４乃至図９の電源雑音キャンセル回路は、電源雑音を単一の周波数成分を持つ正弦波信号としてモデル化し、当該正弦波信号の振幅成分および位相成分を適切に調整することによって、当該電源雑音を効果的にキャンセルする。しかしながら、電源雑音は、単一の周波数成分を持つ正弦波信号ではなく相異なる周波数成分を持つ複数の正弦波信号の重ね合わせに相当する合成波信号としてモデル化することが望ましい場合もある。例えば、ＤＡＣに伝搬する電源雑音は、当該ＤＡＣに接続されたディジタル回路の動作周波数に等しい周波数成分だけでなく当該動作周波数の２倍の周波数成分においても大きなスプリアスを伴うことがある。第７の実施形態に係る電源雑音キャンセル回路は、電源雑音を相異なる周波数成分を持つ複数の正弦波信号の合成波信号としてモデル化し、これら複数の正弦波信号の各々の振幅成分および位相成分を適切に調整することによって、当該電源雑音を効果的にキャンセルする。
図１０に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器１００１と、移相器１００２と、乗算器１００３と、ディジタル可変利得増幅器１００４と、正弦波生成器１００５と、移相器１００６と、乗算器１００７と、ディジタル可変利得増幅器１００８と、加算器１００９と、減算器１０１０と、ＤＡＣ１０１１と、ＡＤＣ１０１２と、乗算器１０１３と、積分器１０１４と、乗算器１０１５と、積分器１０１６とを含む。
正弦波生成器１００１は、図示されないディジタル回路によってＤＡＣ１０１１に与えられる電源雑音に含まれる第１の電源雑音成分を周波数成分において模擬する正弦波信号Ｎ１を生成する。後述されるように、正弦波信号Ｎ１の周波数成分ｆ１を適切に設計し、移相器１００２が当該正弦波信号Ｎ１の位相成分φ１を適切に調整し、ディジタル可変利得増幅器１００４が当該正弦波信号Ｎ１の振幅成分Ａ１を適切に調整することにより、ＤＡＣ１０１１によって行われる信号処理を通じて上記第１の電源雑音成分を効果的にキャンセルすることができる。正弦波生成器１００１は、正弦波信号Ｎ１を移相器１００２へと出力する。
移相器１００２は、正弦波生成器１００１から正弦波信号Ｎ１を入力する。移相器１００２は、正弦波信号Ｎ１の位相成分φ１を所定量シフトさせることによって、位相成分φ１’を持つ正弦波信号Ｎ１’を得る。移相器１００２によって用いられる位相シフト量は、例えば図１０の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるＤＡＣ１０１１の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器１００２は、正弦波信号Ｎ１’を乗算器１００３へと出力する。
乗算器１００３は、ディジタル入力信号Ｓｉｎを受け取り、移相器１００２から正弦波信号Ｎ１’を入力する。乗算器１００３は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ１’を乗算することによってディジタル積信号ＳｉｎＮ１’を得る。乗算器１００３は、ディジタル積信号ＳｉｎＮ１’をディジタル可変利得増幅器１００４および乗算器１０１３へと出力する。
ディジタル可変利得増幅器１００４は、乗算器１００３からディジタル積信号ＳｉｎＮ１’を入力する。ディジタル可変利得増幅器１００４は、ディジタル積信号ＳｉｎＮ１’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ１’’を得る。この正弦波信号Ｎ１’’は、振幅成分Ａ１’を持つ。ディジタル可変利得増幅器１００４によって用いられる利得は、積分器１０１４からの積分信号によって負帰還制御される。ディジタル可変利得増幅器１００４は、ディジタル増幅信号ＳｉｎＮ１’’を加算器１００９へと出力する。
正弦波生成器１００５は、図示されないディジタル回路によってＤＡＣ１０１１に与えられる電源雑音に含まれる第２の電源雑音成分を周波数成分において模擬する正弦波信号Ｎ２を生成する。後述されるように、正弦波信号Ｎ２の周波数成分ｆ２を適切に設計し、移相器１００６が当該正弦波信号Ｎ２の位相成分φ２を適切に調整し、ディジタル可変利得増幅器１００８が当該正弦波信号Ｎ２の振幅成分Ａ２を適切に調整することにより、ＤＡＣ１０１１によって行われる信号処理を通じて上記第２の電源雑音成分を効果的にキャンセルすることができる。正弦波生成器１００５は、正弦波信号Ｎ２を移相器１００６へと出力する。
移相器１００６は、正弦波生成器１００５から正弦波信号Ｎ２を入力する。移相器１００６は、正弦波信号Ｎ２の位相成分φ２を所定量シフトさせることによって、位相成分φ２’を持つ正弦波信号Ｎ２’を得る。移相器１００６によって用いられる位相シフト量は、例えば図１０の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるＤＡＣ１０１１の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器１００６は、正弦波信号Ｎ２’を乗算器１００７へと出力する。
乗算器１００７は、ディジタル入力信号Ｓｉｎを受け取り、移相器１００６から正弦波信号Ｎ２’を入力する。乗算器１００７は、ディジタル入力信号Ｓｉｎおよび正弦波信号Ｎ２’を乗算することによってディジタル積信号ＳｉｎＮ２’を得る。乗算器１００７は、ディジタル積信号ＳｉｎＮ２’をディジタル可変利得増幅器１００８および乗算器１０１３へと出力する。
ディジタル可変利得増幅器１００８は、乗算器１００７からディジタル積信号ＳｉｎＮ２’を入力する。ディジタル可変利得増幅器１００８は、ディジタル積信号ＳｉｎＮ２’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号ＳｉｎＮ２’’を得る。この正弦波信号Ｎ２’’は、振幅成分Ａ２’を持つ。ディジタル可変利得増幅器１００８によって用いられる利得は、積分器１０１４からの積分信号によって負帰還制御される。ディジタル可変利得増幅器１００８は、ディジタル増幅信号ＳｉｎＮ２’’を加算器１００９へと出力する。
加算器１００９は、ディジタル可変利得増幅器１００４からディジタル増幅信号ＳｉｎＮ１’’を入力し、ディジタル可変利得増幅器１００８からディジタル増幅信号ＳｉｎＮ２’’を入力する。加算器１００９は、ディジタル増幅信号ＳｉｎＮ１’’およびディジタル増幅信号ＳｉｎＮ２’’を加算することによって、ディジタル和信号（ＳｉｎＮ１’’＋ＳｉｎＮ２’’）を得る。加算器１００９は、ディジタル和信号（ＳｉｎＮ１’’＋ＳｉｎＮ２’’）を減算器１０１０へと出力する。
減算器１０１０は、ディジタル入力信号Ｓｉｎを受け取り、ディジタル可変利得増幅器１００４からディジタル和信号（ＳｉｎＮ１’’＋ＳｉｎＮ２’’）を入力する。減算器１０１０は、ディジタル入力信号Ｓｉｎからディジタル和信号（ＳｉｎＮ１’’＋ＳｉｎＮ２’’）を減算することによってディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’−ＳｉｎＮ２’’）を得る。減算器１０１０は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’−ＳｉｎＮ２’’）をＤＡＣ１０１１へと出力する。
ＤＡＣ１０１１は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’−ＳｉｎＮ２’’）を減算器１０１０から入力する。ＤＡＣ１０１１は、ディジタル差信号（Ｓｉｎ−ＳｉｎＮ１’’−ＳｉｎＮ２’’）をディジタル／アナログ変換することによって、アナログ出力信号Ｓｏｕｔを得る。このアナログ出力信号Ｓｏｕｔは、図１０の電源雑音キャンセル回路の外部に加えてＡＤＣ１０１２へと出力される。
正弦波信号Ｎ１’’の周波数成分ｆ１、位相成分φ１’および振幅成分Ａ１’が電源雑音ＮＰＳＮに含まれる第１の電源雑音成分ＮＰＳＮ１の周波数成分ｆＰＳＮ１、位相成分φＰＳＮ１および振幅成分ＡＰＳＮ１とそれぞれ一致し、かつ、正弦波信号Ｎ２’’の周波数成分ｆ２、位相成分φ２’および振幅成分Ａ２’が電源雑音ＮＰＳＮに含まれる第２の電源雑音成分ＮＰＳＮ２の周波数成分ｆＰＳＮ２、位相成分φＰＳＮ２および振幅成分ＡＰＳＮ２とそれぞれ一致するものとする。この場合に、このアナログ出力信号Ｓｏｕｔは、ディジタル入力信号Ｓｉｎから非所望波成分（具体的には、第１の電源雑音成分ＮＰＳＮ１および第２の電源雑音成分ＮＰＳＮ２）を取り除いた所望波成分に相当する。ここで、ＮＰＳＮ＝ＮＰＳＮ１＋ＮＰＳＮ２を仮定すると、下記数式（８）が成立する。
Figure 0006169024
数式（８）において、Ｓｉｎ＞＞（Ｎ１’’＋Ｎ２’’）を仮定すると、やはり上記数式（４）が成立する。
ＡＤＣ１０１２は、ＤＡＣ１０１１からアナログ出力信号Ｓｏｕｔを入力する。ＡＤＣ１０１２は、アナログ出力信号Ｓｏｕｔをアナログ／ディジタル変換することによってディジタル帰還信号を得る。ＡＤＣ１０１２は、ディジタル帰還信号を乗算器１０１３および乗算器１０１５へと出力する。なお、ＡＤＣ１０１２は、ディジタル可変利得増幅器１００４およびディジタル可変利得増幅器１００８の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ＡＤＣ１０１２は、ＤＡＣ１０１１の分解能に関わらず、例えば３値を出力可能な１．５−ｂｉｔＡＤＣであればよい。
乗算器１０１３は、乗算器１００３からディジタル積信号ＳｉｎＮ１’を入力し、ＡＤＣ１０１２からディジタル帰還信号を入力する。乗算器１０１３は、ディジタル帰還信号にディジタル積信号ＳｉｎＮ１’を乗算することによってディジタル積信号を得る。このディジタル積信号のＤＣ成分は、アナログ出力信号Ｓｏｕｔに残留する第１の電源雑音成分ＮＰＳＮ１のディジタル／アナログ変換結果とディジタル積信号ＳｉｎＮ１’との相関を表す。乗算器１０１３は、ディジタル積信号を積分器１０１４へと出力する。
積分器１０１４は、乗算器１０１３からディジタル積信号を入力する。積分器１０１４は、ディジタル積信号を積分することによって積分信号を得る。積分器１０１４は、積分信号をディジタル可変利得増幅器１００４へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する第１の電源雑音成分ＮＰＳＮ１が零に収束することと等価である。
乗算器１０１５は、乗算器１００３からディジタル積信号ＳｉｎＮ２’を入力し、ＡＤＣ１０１２からディジタル帰還信号を入力する。乗算器１０１５は、ディジタル帰還信号にディジタル積信号ＳｉｎＮ２’を乗算することによってディジタル積信号を得る。このディジタル積信号のＤＣ成分は、アナログ出力信号Ｓｏｕｔに残留する第２の電源雑音成分ＮＰＳＮ２のディジタル／アナログ変換結果とディジタル積信号ＳｉｎＮ２’との相関を表す。乗算器１０１５は、ディジタル積信号を積分器１０１６へと出力する。
積分器１０１６は、乗算器１０１５からディジタル積信号を入力する。積分器１０１６は、ディジタル積信号を積分することによって積分信号を得る。積分器１０１６は、積分信号をディジタル可変利得増幅器１００４へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する第２の電源雑音成分ＮＰＳＮ２が零に収束することと等価である。
以上説明したように、第７の実施形態に係る電源雑音キャンセル回路は、電源雑音を相異なる周波数成分を持つ複数の正弦波信号の合成波信号としてモデル化し、これら複数の正弦波信号の各々の振幅成分および位相成分を適切に調整することによって、当該電源雑音を効果的にキャンセルする。具体的には、電源雑音に含まれる複数の電源雑音成分を周波数成分においてそれぞれ模擬する複数の正弦波信号の振幅成分を複数のディジタル可変利得増幅器によってそれぞれ調整する。さらに、これらのディジタル可変利得増幅器の利得は、ディジタル出力信号に残留する複数の電源雑音成分のディジタル／アナログ変換結果と上記複数の正弦波信号との相関に基づいてそれぞれ負帰還制御される。従って、この電源雑音キャンセル回路によれば、未知の振幅成分を持つ複数の電源雑音成分を含む電源雑音が発生する場合にも複数の正弦波信号の振幅成分を自動的に調整して電源雑音をキャンセルすることができる。
なお、相異なる周波数成分を持つ３以上の正弦波信号の合成波信号として電源雑音をモデル化することも可能である。この場合には、さらなる正弦波信号を処理するための正弦波生成器、移相器、乗算器および可変利得増幅器と、当該可変利得増幅器の利得を負帰還制御するための乗算器および積分器とをそれぞれ増設すればよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００，４０４，５０５，６０５，７０６，８１０，９０９，１０１１・・・ＤＡＣ
１１０・・・ディジタル回路
１２１，１２２，１２３，１２４・・・ボンディングワイヤ
１３１，１３２・・・ｂａｃｋ−ｔｏ−ｂａｃｋダイオード
１４０・・・チップ
２００−１，２００−２，２００−Ｎ・・・電流スイッチセル
４０１，５０１，６０１，７０１，８０１，９０１，１００１，１００５・・・正弦波生成器
４０２，５０３，６０２，７０３，７０８，８０２，８０５，８１２，９０２，９０５，９１１，９１３，１００３，１００７，１０１３，１０１５・・・乗算器
４０３，５０４，６０４，７０５，８０９，９０８，１０１０・・・減算器
５０２，７０２，８０４，９０４，１００２，１００６・・・移相器
６０３，７０４，８０８，９０３，９０６，１００４，１００８・・・ディジタル可変利得増幅器
７０７，８１１，９１０，１０１２・・・ＡＤＣ
７０９，８１３，９１２，９１４，１０１４，１０１６・・・ディジタル積分器
８０３，８０６・・・ディジタル増幅器
８０７，９０７，１００９・・・加算器

Claims (8)

  1. 正弦波信号を生成する生成器と、
    ディジタル入力信号および前記正弦波信号を乗算することによって第１のディジタル積信号を生成する第１の乗算器と、
    前記ディジタル入力信号から前記第１のディジタル積信号を減算することによってディジタル差信号を生成する減算器と、
    前記ディジタル差信号をディジタル／アナログ変換することによってアナログ出力信号を得るディジタル／アナログ変換器と
    を具備する、電源雑音キャンセル回路。
  2. 前記正弦波信号の位相成分を所定量シフトさせることによって、位相調整された正弦波信号を得る移相器をさらに具備し、
    前記第１の乗算器は、前記ディジタル入力信号および前記位相調整された正弦波信号を乗算することによって前記第１のディジタル積信号を生成する、
    請求項１に記載の電源雑音キャンセル回路。
  3. 前記第１のディジタル積信号を第１の可変利得で増幅または減衰することによって、振幅調整された第１のディジタル積信号を得る第１の可変利得増幅器をさらに具備し、
    前記減算器は、前記ディジタル入力信号から前記振幅調整された第１のディジタル積信号を減算することによって前記ディジタル差信号を生成する、
    請求項１に記載の電源雑音キャンセル回路。
  4. 前記正弦波信号の位相成分を所定量シフトさせることによって、位相調整された正弦波信号を得る移相器と、
    前記第１のディジタル積信号を第１の可変利得で増幅または減衰することによって、振幅調整された第１のディジタル積信号を得る第１の可変利得増幅器と、
    前記アナログ出力信号をアナログ／ディジタル変換することによって、ディジタル帰還信号を得るアナログ／ディジタル変換器と、
    前記ディジタル帰還信号および前記第１のディジタル積信号を乗算することによって第２のディジタル積信号を得る第２の乗算器と、
    前記第２のディジタル積信号を積分することによって第１の積分信号を得る第１の積分器と
    をさらに具備し、
    前記第１の乗算器は、前記ディジタル入力信号および前記位相調整された正弦波信号を乗算することによって前記第１のディジタル積信号を生成し、
    前記減算器は、前記ディジタル入力信号から前記振幅調整された第１のディジタル積信号を減算することによって前記ディジタル差信号を生成し、
    前記第１の可変利得は、前記第１の積分信号によって制御される、
    請求項１に記載の電源雑音キャンセル回路。
  5. 前記第１のディジタル積信号を所定の利得で増幅または減衰することによって、第１のディジタル増幅信号を得る第１のディジタル増幅器と、
    前記正弦波信号の位相成分をπ／２シフトさせることによって、余弦波信号を得る移相器と、
    前記ディジタル入力信号および前記余弦波信号を乗算することによって第２のディジタル積信号を得る第２の乗算器と、
    前記第２のディジタル積信号を所定の利得で増幅または減衰することによって、第２のディジタル増幅信号を得る第２のディジタル増幅器と、
    前記第１のディジタル増幅信号および前記第２のディジタル増幅信号を加算することによって、位相調整された第１のディジタル積信号を得る加算器と、
    前記位相調整された第１のディジタル積信号を第１の可変利得で増幅または減衰することによって、振幅調整された第１のディジタル積信号を得るディジタル可変利得増幅器と、
    前記アナログ出力信号をアナログ／ディジタル変換することによって、ディジタル帰還信号を得るアナログ／ディジタル変換器と、
    前記ディジタル帰還信号および前記位相調整された第１のディジタル積信号を乗算することによって第３のディジタル積信号を得る第３の乗算器と、
    前記第３のディジタル積信号を積分することによって第１の積分信号を得る第１の積分器と
    をさらに具備し、
    前記減算器は、前記ディジタル入力信号から前記振幅調整された第１のディジタル積信号を減算することによって前記ディジタル差信号を生成し、
    前記第１の可変利得は、前記第１の積分信号によって制御される、
    請求項１に記載の電源雑音キャンセル回路。
  6. 前記第１のディジタル積信号を第１の可変利得で増幅または減衰することによって、第１のディジタル増幅信号を得る第１のディジタル可変利得増幅器と、
    前記正弦波信号の位相成分をπ／２シフトさせることによって、余弦波信号を得る移相器と、
    前記ディジタル入力信号および前記余弦波信号を乗算することによって第２のディジタル積信号を得る第２の乗算器と、
    前記第２のディジタル積信号を第２の可変利得で増幅または減衰することによって、第２のディジタル増幅信号を得る第２のディジタル可変利得増幅器と、
    前記第１のディジタル増幅信号および前記第２のディジタル増幅信号を加算することによって、調整された第１のディジタル積信号を得る加算器と、
    前記アナログ出力信号をアナログ／ディジタル変換することによって、ディジタル帰還信号を得るアナログ／ディジタル変換器と、
    前記ディジタル帰還信号および前記第１のディジタル積信号を乗算することによって第３のディジタル積信号を得る第３の乗算器と、
    前記第３のディジタル積信号を積分することによって第１の積分信号を得る第１の積分器と、
    前記ディジタル帰還信号および前記第２のディジタル積信号を乗算することによって第４のディジタル積信号を得る第４の乗算器と、
    前記第４のディジタル積信号を積分することによって第２の積分信号を得る第２の積分器と
    をさらに具備し、
    前記減算器は、前記ディジタル入力信号から前記調整された第１のディジタル積信号を減算することによって前記ディジタル差信号を生成し、
    前記第１の可変利得は、前記第１の積分信号によって制御され、
    前記第２の可変利得は、前記第２の積分信号によって制御される、
    請求項１に記載の電源雑音キャンセル回路。
  7. 第１の正弦波信号を生成する第１の生成器と、
    前記第１の正弦波信号の位相成分を所定量シフトさせることによって、位相調整された第１の正弦波信号を得る第１の移相器と、
    ディジタル入力信号および前記位相調整された第１の正弦波信号を乗算することによって第１のディジタル積信号を生成する第１の乗算器と、
    前記第１のディジタル積信号を第１の可変利得で増幅または減衰することによって、第１のディジタル増幅信号を得る第１の可変利得増幅器と、
    前記第１の正弦波信号とは異なる周波数成分を持つ第２の正弦波信号を生成する第２の生成器と、
    前記第２の正弦波信号の位相成分を所定量シフトさせることによって、位相調整された第２の正弦波信号を得る第２の移相器と、
    前記ディジタル入力信号および前記位相調整された第２の正弦波信号を乗算することによって第２のディジタル積信号を生成する第２の乗算器と、
    前記第２のディジタル積信号を第２の可変利得で増幅または減衰することによって、第２のディジタル増幅信号を得る第２の可変利得増幅器と、
    前記第１のディジタル増幅信号および前記第２のディジタル増幅信号を加算することによって、ディジタル和信号を得る加算器と、
    前記ディジタル入力信号から前記ディジタル和信号を減算することによってディジタル差信号を生成する減算器と、
    前記ディジタル差信号をディジタル／アナログ変換することによってアナログ出力信号を得るディジタル／アナログ変換器と、
    前記アナログ出力信号をアナログ／ディジタル変換することによって、ディジタル帰還信号を得るアナログ／ディジタル変換器と、
    前記ディジタル帰還信号および前記第１のディジタル積信号を乗算することによって第３のディジタル積信号を得る第３の乗算器と、
    前記第３のディジタル積信号を積分することによって第１の積分信号を得る第１の積分器と
    前記ディジタル帰還信号および前記第２のディジタル積信号を乗算することによって第４のディジタル積信号を得る第４の乗算器と、
    前記第４のディジタル積信号を積分することによって第２の積分信号を得る第２の積分器と
    を具備し、
    前記第１の可変利得は、前記第１の積分信号によって制御され、
    前記第２の可変利得は、前記第２の積分信号によって制御される、
    電源雑音キャンセル回路。
  8. 正弦波信号を生成することと、
    ディジタル入力信号および前記正弦波信号を乗算することによって第１のディジタル積信号を生成することと、
    前記ディジタル入力信号から前記第１のディジタル積信号を減算することによってディジタル差信号を生成することと、
    前記ディジタル差信号をディジタル／アナログ変換することによってアナログ出力信号を得ることと
    を具備する、電源雑音キャンセル方法。
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