JP6063805B2 - Ｄ／ａ変換回路 - Google Patents

Description

本発明は、複数の入力ビット信号を加算してアナログ信号を生成するＤ／Ａ変換回路に関する。

図２に示すＤ／Ａ変換回路１０Ａのように、正の単電源（ＡＶＤＤ）で動作する差動増幅器１１の反転入力端子にビット加算電圧を入力してＤ／Ａ変換変換を行う場合、その差動増幅器１１の非反転入力端子には電圧シフト用の基準電圧Ｖrefを印加する必要がある。この基準電圧Ｖrefは通常では単電源電圧ＡＶＤＤの１／２に選ばれる。

図２では簡単のために入力ビット数が３ビットの場合について説明する。Ｐ１，Ｐ２，Ｐ３はビット入力端子であり、前段のデジタル回路２０のビット出力端子Ｄ１，Ｄ２，Ｄ３からここに入力される３ビットのビット信号は、抵抗Ｒ１，Ｒ２，Ｒ３により加算される。ここでは３ビットであるので、１ビットの“１”の電圧をＶａ、“０”の電圧を０とすると、ビット加算電圧Ｖ１は０，Ｖａ，２Ｖａ，３Ｖａのいずれかの値となる。そして、このビット加算電圧Ｖ１は、演算増幅器で構成されるバッファ１２でバッファリングされて、抵抗Ｒ４を経由して差動増幅器１１の反転入力端子に入力する。

基準電圧Ｖrefは、単電源電圧ＡＶＤＤを抵抗Ｒ６，Ｒ７で分圧したシフト用電圧Ｖ２（＝ＡＶＤＤ／２）を演算増幅器で構成されるバッファ１３でバッファリングした電圧であり、差動増幅器１１の非反転入力端子に入力する。この基準電圧Ｖrefによって、ビット加算電圧Ｖ１がＶrefだけ高い電圧にシフトされる。差動増幅器１１から出力する単相信号は、この中間電位ＡＶＤＤ／２を中心にして高電圧側および低電圧側に振れることになる。

差動増幅器１１は、帰還抵抗Ｒ５が接続されることにより、その利得Ａが、Ａ＝−Ｒ５／Ｒ４に設定される。バッファ１２から差動増幅器１１に入力するビット加算電圧は、その利得Ａで反転増幅されて出力端子Ｐ３から出力し、ハイパスフィルタを構成するコンデンサＣ１で低域分がカットされて、スピーカＳＰに入力する。

単電源で使用する差動増幅器に基準電圧を供給する回路を設けたＤ／Ａ変換回路として、特許文献１に記載がある。

特開２０１１−１０１２１２号公報

ところが、ビット入力端子Ｐ１〜Ｐ３に入力する３ビットの信号は、前段のデジタル回路２０においてコモンモードノイズが重畳していると、そのノイズ成分がそのまま出力端子Ｐ３に現れて、スピーカＳＰに入力し、そこで再生されてしまうという問題があった。

本発明の目的は、入力するビット信号にコモンモードノイズが重畳している場合であっても、そのノイズを効果的に除去できるようにしたＤ／Ａ変換回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、単電源で動作する差動増幅器の反転入力端子又は非反転入力端子の一方に、シフト用電圧を基準電圧として入力し、前記反転入力端子又は前記非反転入力端子の他方に、コモンモードノイズが重畳した２値の複数の入力ビットの電圧を加算したビット加算電圧を入力し、前記差動増幅器の出力端子からアナログ信号を出力するＤ／Ａ変換回路において、前記コモンモードノイズが重畳し且つ前記入力ビットの信号に同期し１，０，１，０を繰り返すデューティ５０％のクロック信号を入力するハイパスフィルタとローパスフィルタを備え、該ハイパスフィルタから出力するコモンモードノイズ成分を元にコモンモードノイズキャンセル電圧を生成して、前記ローパスフィルタから出力する前記シフト用電圧に重畳して前記基準電圧とすることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＤ／Ａ変換回路において、前記コモンモードノイズキャンセル電圧は、前記入力ビットの数に応じたレベルに設定されていることを特徴とする。

本発明によれば、シフト用電圧にコモンモードノイズキャンセル電圧を重畳して基準電圧としているので、入力するビット信号にコモンモードノイズが重畳している場合であっても、そのノイズを効果的に除去できる利点がある。

本発明の１つの実施例のＤ／Ａ変換回路の回路図である。 従来の実施例のＤ／Ａ変換回路の回路図である。

図１に本発明の１つの実施例のＤ／Ａ変換回路を示す。本実施例では、シフト用電圧Ｖ２にコモンモードノイズキャンセル電圧を重畳して基準電圧Ｖrefを生成し、この基準電圧Ｖrefを用いて差動増幅器において、ビット信号に重畳しているコモンモードノイズをキャンセルするものである。図２で説明したものと同種ものには同じ符号を付けた。

図１において、１０はＤ／Ａ変換回路である。クロック入力端子Ｐ４には、ビット入力端子Ｐ１〜Ｐ３に入力するビット信号のビット周期と同じ周期でビット信号と同期したパルス信号が、１，０，１，０，・・・の５０％のデューティで繰り返されるクロック信号ＣＬＫとして、デジタル回路２０から入力する。１４はクロック入力端子Ｐ４に入力するクロック信号ＣＬＫからコモンモードノイズ成分を取り出すハイパスフィルタ、１５はそのハイパスフィルタ１４で取り出したコモンモードノイズ成分のゲインを設定してコモンモードノイズキャンセル電圧Ｖ３を生成するゲイン設定回路、１６はクロック入力端子Ｐ４に入力するクロック信号ＣＬＫからシフト用電圧Ｖ２（＝ＡＶＤＤ／２）を取り出すローパスフィルタである。抵抗Ｒ８，Ｒ９はシフト用電圧Ｖ２にコモンモードノイズキャンセル電圧Ｖ３を重畳する加算器を構成する。

デジタル回路２０から出力しクロック入力端子Ｐ４に入力するクロック信号ＣＬＫには、Ｄ／Ａ変換回路１０に対して出力するビット信号Ｄ１〜Ｄ３に重畳しているコモンモードノイズと同じノイズが重畳している。ここではそのノイズのレベルをＶｎとする。このコモンモード電圧Ｖｎは、ゲイン設定回路１５でレベルが３Ｖｎのコモンモードノイズキャンセル電圧Ｖ３に設定される。

そして、コモンモードノイズキャンセル電圧Ｖ３（＝３Ｖｎ）が、シフト用電圧Ｖ２（＝ＡＶＤＤ／２）に抵抗Ｒ８，Ｒ９において重畳され、バッファ１３から基準電圧Ｖrefとして出力する。

ここで、前記した抵抗Ｒ１〜Ｒ３で加算されたビット加算電圧Ｖ１は、前記したように、０，Ｖａ，２Ｖａ，３Ｖａのいずれかとなり、これがバッファ１２を経由して、差動増幅器１１の反転入力端子に入力する。

そして、差動増幅器１１の反転入力端子に入力するビット加算電圧Ｖ１が０，Ｖａ，２Ｖａ，３Ｖａのいずれとなっても、そのときのコモンモードノイズは３Ｖｎとなる。一方、ゲイン設定回路１５によって設定されるコモンモードノイズキャンセル電圧Ｖ３は前記したように３Ｖｎである。

したがって、差動増幅器１１の反転入力端子に入力しているビット加算電圧Ｖ１に重畳しているコモンモードノイズ成分３Ｖｎは、非反転入力端子に入力している基準電圧Ｖrefに重畳しているコモンモードノイズキャンセル電圧Ｖ３（＝３Ｖｎ）によって、キャンセルされる。ビット加算電圧Ｖ１に重畳しているコモンモードノイズ成分３Ｖｎとコモンモードノイズキャンセル電圧Ｖ３の位相がずれているような場合には、その位相が一致するように、いずれかの位相を遅延回路等によって調整すればよい。

なお、以上では本発明を理解しやすいように入力ビット数が３ビットの場合について説明したが、１ビット又は２ビット以上であっても同様に実施することができる。ただし、最大のビット加算電圧は単電源電圧ＡＶＤＤよりも低くする必要がある。また、差動増幅器１１の非反転入力端子にビット加算電圧を入力し、反転入力端子に基準電圧Ｖrefを印加してもよい。

１０，１０Ａ：Ｄ／Ａ変換回路、１１：差動増幅器、１２，１３：バッファ、１４：ハイパスフィルタ、１５：ゲイン設定回路、１６：ローパスフィルタ
２０：デジタル回路

Claims (2)

1. 単電源で動作する差動増幅器の反転入力端子又は非反転入力端子の一方に、シフト用電圧を基準電圧として入力し、前記反転入力端子又は前記非反転入力端子の他方に、コモンモードノイズが重畳した２値の入力ビットの電圧を加算したビット加算電圧を入力し、前記差動増幅器の出力端子からアナログ信号を出力するＤ／Ａ変換回路において、
   前記コモンモードノイズが重畳し且つ前記入力ビットの信号に同期し１，０，１，０を繰り返すデューティ５０％のクロック信号を入力するハイパスフィルタとローパスフィルタを備え、該ハイパスフィルタから出力するコモンモードノイズ成分を元にコモンモードノイズキャンセル電圧を生成して、前記ローパスフィルタから出力する前記シフト用電圧に重畳して前記基準電圧とすることを特徴とするＤ／Ａ変換回路。
2. 請求項１に記載のＤ／Ａ変換回路において、
   前記コモンモードノイズキャンセル電圧は、前記入力ビットの数に応じたレベルに設定されていることを特徴とするＤ／Ａ変換回路。

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