JP4335733B2 - Pll周波数シンセサイザ,発振器の周波数自動選択方法 - Google Patents
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Description
図13に示された従来例の回路は、局部発振器(VCO)100と、位相制御部(以下、PLL部ともいう)200と、低域濾波器(Low Pass Filter :LPF)300とから概略構成されている。
VCO100は、一般に電圧制御発振器(Voltage Controlled Oscillator )からなり、制御電圧Vtuneが入力されることによって、その電圧に応じた発振周波数(fVCO)の信号を出力する機能を有している。そこで制御電圧Vtuneを調節することによって、発振周波数fVCOを調整することができる。
PLL部200は、基準周波数frefを有する基準信号をバッファ201を経てREF分周器202に入力し、REF分周器202において1/Rに分周した信号fref/Rと、VCO100の出力信号(fVCO)をバッファ203を経てSIG分周器204に入力し、SIG分周器204において1/Nに分周した信号fVCO/Nとを、位相比較器205に入力して、周波数誤差に応じた出力信号をチャージポンプ206に出力することによって、チャージポンプ206から誤差成分に応じた出力電流Ioutを発生する。
この出力電流Ioutは、LPF300を経て電圧に変換されて、局部発振器(VCO)100の制御電圧Vtuneとなる。
このとき、外部からPLL部200へ入力されるチャネル選択情報によって、SIG分周器204の分周比Nの値が決定される。そこで、チャネル選択情報を操作することによって、所望の周波数からなる出力信号(fVCO)を得ることができる。
「高集積化」とは、VCOとPLL部を構成するすべての回路を半導体装置上に集積することを意味する。「低ノイズ化」とは、PLL部で制御されたVCO出力信号におけるノイズ成分の低減を意味し、キャリア成分とノイズ成分との出力パワー比である「CN」によって規定される。「高速応答」とは、PLL部に基準周波数情報が入力されてから、VCOの出力周波数が所望の周波数に安定するまでの時間を高速化することを意味する。「広帯域化」とは、発振周波数fVCOの動作可能周波数範囲(周波数帯域)を広げることを意味する。
図14に示された従来のPLL周波数シンセサイザは、発振器部(VCO部)110と、VCOセレクタ部120と、位相制御部(PLL部)200Aと、低域濾波器部(LPF部)300とから概略構成されている。
このように、VCO部110においては、固定容量に基づく離散的変化と、可変容量による連続的変化との組み合わせによって、発振周波数fVCOの広帯域化を実現している。
信号fCLKは、カウンタ121の動作クロックであって、信号ENCLKはカウンタ121の動作期間を決定するための信号である。カウンタ121は、ENCLKで規定される期間中、fCLKをカウントアップする。カウンタ121のカウント結果M’は、ENCLKで決定される期間とfCLKの周波数(周期)で決定される。カウント結果M’は、演算回路122へ渡される。
M−M’<ΔMの場合はVCOセレクトを終了するが、M−M’>ΔMの場合は、発振周波数fVCOが所望の周波数に対して高いか低いかを判断して、所望の周波数により近づく方向にセレクト信号VCOSEL〔m−1:0〕を変化させることによって、デコーダ123を経て制御信号vcosel<0>,vcosel<1>,vcosel<2>,…,vcosel<m−1>を生成し、この制御信号によってそれぞれスイッチS0,S1,S2,…,Sm−1を制御することによって、固定容量C0,C1,C2,…,Cm−1のオン,オフを決定する。
チャージポンプ240の出力電流Ioutは、LPF300を経て電圧に変換されて、VCO部110のコントロール電圧Vcntとなる。
A.発振周波数fVCOの離散的変化
発振周波数fVCOの離散的変化は、VCOセレクタ部120によるVCO部110の制御によって生じる。
VCO部110に対するコントロール電圧Vcntをある電位に固定して、コントロール電圧Vcntが変化しない状態で、VCOセレクタ部120による固定容量C0,C1,C2,…,Cm−1の切替えが行われる。この際、発振周波数fVCOが所望の周波数に最も近くなるように、セレクト信号VCOSEL〔m−1:0〕が切り替えられる。
このとき、PLL部200の位相比較器230,チャージポンプ240は動作停止状態である。また、発振周波数fVCOの変化は離散的であるため、所望の周波数に完全に一致させることはできない。
発振周波数fVCOの連続的変化は、PLL部200AによるVCO部110のセレクト信号CF〔m−1:0〕によって生じる。
発振周波数fVCOの離散的変化が終了したら、その結果であるセレクト信号VCOSEL〔m−1:0〕の状態を保持したまま、VCOセレクタ部120は動作を停止する。その後、VCO部110に対するコントロール電圧Vcntに対する、以前のある電圧への固定が解除されて、PLL部200Aの位相比較器230,チャージポンプ240が動作を開始し、その結果、PLL部200Aがコントロール電圧Vcntを変化させるので、発振周波数fVCOが連続的に変化する。このとき、発振周波数fVCOの変化は連続的変化であるため、所望の周波数に完全に一致させることができる。
いま、セレクト信号VCOSSEL〔m−1:0〕がバイナリ値(2進数)からなるものとすれば、セレクト信号VCOSSEL〔m−1:0〕の範囲は、0〜2m-1となる。具体例をあげれば、固定容量の数が10ビットのバイナリ値からなる場合、セレクト信号VCOSSEL〔m−1:0〕の範囲は0〜1023となる。
その後、再度、期待値に対する収束判定が行われ、収束しない場合には、再度、二値判定が行われて、最終的に収束条件を満たすまで繰り返される。
このため、従来技術では、発振周波数fVCOの離散的変化の工程に要する時間が、VCO発振周波数の「広帯域化」に比例して増加し、PLL周波数シンセサイザへの要求特性である、「高速応答」と「広帯域化」との両特性を両立させることができないという問題が発生していた。
また、本発明によれば、発振周波数fVCOの補正を行う際に、現在の発振周波数fVCOと、発振周波数fVCOの期待値との差分に応じた量の帰還を行ってセレクト信号CF〔m−1:0〕を補正するので、収束までの判定繰り返し回数を低減することができる。
さらに、本発明によれば、収束判定時の判定精度を外部から設定可能にしたので、収束までの判定繰り返し回数を低減することができる。
従って、本発明によれば、発振周波数fVCOの離散的制御を行う際の収束までの判定繰り返し回数を低減することができ、そのため、収束時間を最短にして、従来技術では両立できなかった、PLL周波数シンセサイザにおけるVCO部とPLL部とに対する、「高速応答」と「広帯域化」との二つの要求を両立させることがことができるようになる。
タンク回路11は、インダクタLと、バラクタダイオードDiからなる2個の可変容量CVとからなっていて、インダクタLと、直列接続された2個の可変容量CVとの並列共振回路を構成している。切替え容量群12は、それぞれスイッチによって接地されたとき有効になる、2組の複数個の固定容量C0,C1,C2,…,Cm−1からなっている。各スイッチは、セレクト信号CF〔m−1:0〕によってそのオン,オフを制御される。発振用回路13は負相互コンダクタンス(−G)からなり、タンク回路11と切替え容量群12から選択された固定容量とによって定まる発振周波数fVCOで発振動作を行う。
バッファ21は、基準信号源7からの基準周波数frefの信号をバッファリングしてREF分周器22に出力する。REF分周器22は、基準信号frefをR分周して、R分周信号fref/Rを出力する。バッファ23は、VCO部1の発振周波数fVCOの信号をバッファリングしてSIG分周器24に出力する。
位相比較器25は、REF分周器22からのR分周信号fref/Rと、SIG分周器24からのN分周信号fVCO/Nとの、周波数および位相を比較して、誤差成分を出力する。チャージポンプ26は、位相比較器25における比較結果の誤差成分に応じて出力電流Ioutを発生する。
カウンタ(1)31は、REF分周器22のR分周信号fref/Rをカウントして、カウント値 "n”に達するまでは出力信号trigを "High”に固定し、カウント値が "n”になったとき "Low”を出力する。カウント値 "n”は可変値であって、外部信号として与えられる判定精度に対応して、演算回路(1)34によって設定される。
カウンタ(2)32は、カウンタ(1)31の出力信号trigが "High”の間、P分周信号fVCO/Pをカウントアップして、カウント結果 "q”を出力する。
比較器33は、カウンタ(2)32のカウント結果 "q”と、演算回路(1)34で求めた理想状態の計算結果q cal’とを比較して、差分を "error”として出力する。
演算回路(2)35は、比較器33の "error”出力を使用して、セレクト信号CF〔m−1:0〕の補正計算を行って、VCO部1の切替え容量群12へ出力する。
バイアス回路5は、基準電位をバイアス電圧として出力する。
スイッチ回路6は、Digital Tuning工程ではバイアス回路5の出力を選択し、Analog Tuning 工程ではチャージポンプ26の出力を選択して、LPF部4に入力するように切替えを行う。
この例のPLL周波数シンセサイザの動作は、Digital Tuning工程とAnalog Tuning 工程とに分かれていて、Digital Tuning工程→Analog Tuning 工程の順に行われる。
Digital Tuning工程においては、図3に示すように、セレクト信号CF〔m−1:0〕を変化させて発振周波数fVCOを離散的に変化させる。この工程では、PLL部2の位相比較器25,チャージポンプ26は動作を停止し、スイッチ回路6はバイアス回路5の出力をLPF部4に接続するので、VCO部1の制御電圧Vtuneはバイアス回路5からの所定のバイアス電圧に固定される。
そのため、発振周波数fVCOはセレクト信号CF〔m−1:0〕のみによって制御される状態となり、Digital Tuning制御部3が発振周波数fVCOを制御している。セレクト信号CF〔m−1:0〕は、固定容量数と同じ複数ビットからなり、順次重み付けされた容量値を有する固定容量の組み合わせを決定して、発振周波数fVCOの離散的変化をほぼ等間隔にする。
そのため、発振周波数fVCOは制御電圧Vtuneのみによって制御される状態となり、PLL部2が発振周波数fVCOを制御している。
A.Digital Tuning工程
・各データ入力(ステップS101)
チャネル選択情報が、PLL部2,Digital Tuning制御部3へ入力される。また、収束判定条件と判定精度が、Digital Tuning制御部3へ入力される。
・演算回路(1)34による、 "q cal’”,CF初期値 "CF 0”の計算(ステップS102)
演算回路(1)34に、チャネル選択情報,収束判定条件,判定精度が入力されて、理想の計算結果 "q cal’”とCF初期値 "CF 0”の2つのパラメータが計算される。 "q cal’”の計算式としては後述の式(4)を、 "CF 0”の計算式は後述の式(6)を用いる。
・判定繰り返し回数 "k”に "0”をセットする(ステップS104)
判定繰り返し回数 "k”を "0”にする。
・カウンタ(1)31,カウンタ(2)32をリセット(ステップS105)
カウンタ1(31),カウンタ2(32)の内部カウント値を "0”に設定する。
・ "k”=0?(ステップS106)
判定繰り返し回数 "k”の値が "0”ならば、ステップS108へジャンプする。判定繰り返し回数 "k”の値が "0”以外の場合は、ステップS107へ進む。
演算回路2(35)において、現在のセレクト信号CF〔m−1:0〕と、比較器33の出力 "error”によって、次に設定すべきセレクト信号CF〔m−1:0〕を計算する。セレクト信号CF〔m−1:0〕の補正計算式は、後述の式(8)を参照。
・現在のCF〔m−1:0〕が切替え容量群に入力されてfVCOが確定する(ステップS108)
現時点でのセレクト信号CF〔m−1:0〕がVCO部1の切替え容量群12に出力され、これによって発振周波数fVCOが変化する。
・プリスケーラによりfVCOを分周し、fVCO/Pの信号をカウンタ2(32)へ入力(ステップS109)
ステップS108で決定した発振周波数fVCOはPLL部2のプリスケーラ24−1に入力され、プリスケーラ24−1で分周数Pによって分周されたP分周信号 "fVCO/P”がNAカウンタ24−2に入力される。
カウンタ(1)31に設定された "n”のカウント期間、出力信号 "trig”は "High”となる。この出力信号 "trig”が "High”の期間、カウンタ(2)32はP分周信号 "fVCO/P”のカウントアップ動作を行う。カウンタ(2)32のカウント結果 "q”は比較器33へ出力される。
・比較器で、カウンタ(2)32のカウント結果 "q”と演算回路(1)34で求めたq cal’”との差分を "error”として出力する(fVCO判定工程)(ステップS111)
比較器33では、ステップS102の演算結果の "q cal’”と、ステップS110の演算結果の "q”との差分を求め、その情報を "error”として演算回路(2)35へ出力する。
判定繰返し回数 "k”を "1”増やす。
・ "error”が収束判定条件以内か?(ステップS113)
ステップS102で設定された収束判定条件とステップS111で求めた "error”とを比較して、 "error”が収束判定条件以内であれば、ステップS114へ進む。 "error”が収束判定条件より大きい場合は、ステップS105へジャンプする。・CF〔m−1:0〕をホールドしてDigital Tuning工程終了(ステップS114)
現時点でのセレクト信号CF〔m−1:0〕を保持したまま、Digital Tuning工程を終了する。Digital Tuning工程終了後は、ステップS115へ進む。
・スイッチ回路切替え。位相比較器,チャージポンプの動作開始(ステップS115)
以降は、Analog Tuning 工程となるため、スイッチ回路6の入力側をチャージポンプ26の出力に接続する。また、Digital Tuning工程で動作を停止していた位相比較器25,チャージポンプ26の動作を開始する。
・Analog Tuning 工程の動作開始(PLL部でfVCOを制御)(ステップS116)
PLL部2によって、VCO部1の制御電圧Vtuneを変化させて、ステップS101で入力されたチャネル選択情報の周波数に発振周波数fVCOを収束させる。発振周波数fVCOが収束したとき、全工程が終了する。
[1] T1: カウンタ(1)31への入力信号周期。(T1=R/fref)
[2] T2: カウンタ(2)32への入力信号周期。(T2=R/fVCO)
[3] Tg: カウンタ(1)31の出力trigが "High”に設定されている時間。(Tg=T1×n)
[4] n: カウンタ(1)31のカウント設定値。演算回路(1)34によって設定される。
[5] q: カウンタ(2)32のカウント結果。
[6] q cal’: カウンタ(2)32のカウント結果qの理想計算値。発振周波数fVCOがチャネル選択情報で設定された周波数と等しくなった場合に、カウンタ(2)32のカウント結果は、q cal’となる。
[7] freso: カウンタ(2)32のカウント結果qが "1”変化した場合の、発振周波数fVCO変化量。(freso=fVCO(q+1)−fVCO(q))
[8] fVCO 0: セレクト信号CF〔m−1:0〕=0のときの発振周波数fVCO。
[9] CF 0: Digital Tuning工程の初期状態のセレクト信号CF〔m−1:0〕。
[10] 内部理想計算式: セレクト信号CF〔m−1:0〕と発振周波数fVCOの関係を一次方程式で定義したもの。(fVCO=fVCO 0−freso×CF〔m−1:0〕
[11] N: PLL部2のSIG分周器24における分周数。(fVCO=fref×N)
Tg=T1×n≒T2×q …(1)
ここで、(1)式ではqの誤差±1が存在するため、 "≒”を使用しているが、以下においては、簡単に "≒”を "=”と表示する。
(R/fref)×n=(P/fVCO)×q
fVCO=q×fref×P/(R×n)
ここで、式を簡略化するためR=1とすると、
fVCO=q×fref×P/n …(2)
定義[11]と式(2)から、
q=(fVCO/fref)×(n/P)
q=N×n/P …(3)
ここで、式(3)の右辺について考えた場合、チャネル変更時(発振周波数fVCO変更時)に変更されるのは、 "N”だけである。よって、式(3)を利用して、チャネル選択情報に基づくqの理想計算値 "q cal’”を求めることが可能である。
q cal’=N×n/P …(4)
定義[7] と式(2)から、
freso={(q+1)×fref×P/n}−{(q)×fref×P/n}
=fref×P/n …(5)
定義[10]と式(5)から
fVCO=fVCO 0 −(fref×P/n)×CF〔m−1:0〕
CF〔m−1:0〕=(fVCO 0 /fref)×(n/P)−(N×n/P)…(6) ここで、式(6)の右辺について考えた場合、半導体装置上に予めセレクト信号CF〔m−1:0〕=0のときの発振周波数fVCO 0 の値を格納しておけば、チャネル変更時(fVCO変更時)に変更されるのは "N”だけである。そこで、式(6)を利用して、セレクト信号CF〔m−1:0〕の初期値CF 0を計算することが可能である。
CF 0=(fVCO 0 /fref)×(n/P)−(N×n/P)
また、比較器33の入出力は、
error=q−q cal’ …(7)
よって、演算回路(2)35では、次の式が計算される。
CF(k)=CF(k−1)−error
ここで、kは判定繰返し回数
ただし、判定精度の設定によって、errorの重み付けを変更する必要があるため、セレクト信号CF〔m−1:0〕の実際の補正計算式は、以下のようになる。
CF(k)=CF(k−1)−error×n max/n …(8)
まず、「広帯域化」は、図2に示されたVCO回路図に示されるように、切替え容量群12を構成する固定容量の数を増やすことによって可能となる。切替え容量群12を構成する固定容量の数を増やすことは、セレクト信号CF〔m−1:0〕とVCO発振周波数との関係を示す図3において、セレクト信号CF〔m−1:0〕−発振周波数fVCO特性の傾きは同じで、横軸セレクト信号CF〔m−1:0〕の範囲を広げることを意味する。
上述の「広帯域化」の例では、セレクト信号CF〔m−1:0〕は、10ビットのバイナリ値(CF〔9:0〕)であって、0〜1023の範囲で変化する。この場合、従来技術では、現在の発振周波数fVCOを判定する工程が二値判定であったため、セレクト信号CF〔m−1:0〕の初期値が "0”の場合、判定が最大1023回繰り返される。この判定回数を少なくするために、セレクト信号CF〔m−1:0〕の初期値を "511”に設定した場合でも、判定は最大512回繰り返される。
1.セレクト信号CF〔m−1:0〕の初期値を、PLL部2に入力されるチャネル選択情報から決定されるPLL部2のSIG分周器24の分周数 "N”と、式(6)から求める。
すなわち、発振周波数fVCOの最終値から計算される式(6)のCF 0を使用するため、セレクト信号CF〔m−1:0〕が最終目的値に近い初期値からスタートすることが可能となり、PLL周波数シンセサイザの収束までの判定繰り返し判定回数を減少させることが可能である。
図5に示されたこの例の動作フローチャートにおいて、ステップS110の発振周波数fVCO検出工程とステップS111の発振周波数fVCO判定工程とを経たのちに、収束条件を満たさなかった場合には、ステップS107の発振周波数fVCO補正工程において、セレクト信号CF〔m−1:0〕は式(8)の補正計算によって求められる。
すなわち、従来技術の二値判定では、発振周波数fVCOの補正は "+1”かまたは "−1”であったが、この例のPLL周波数シンセサイザでは、次回の発振周波数fVCOをfVCO期待値との差分だけ補正することが可能となった。これは、判定繰り返し回数を減少させることを意味している。
図7に示すように、判定精度と判定時間とはトレードオフの関係にある(判定精度良=判定時間大)。そこで、判定回数ごとの判定精度が外部から設定可能とし、その組み合わせを調整することによって、最初は粗く、最後は細かく判定することができるので、最短の収束時間を得ることが可能となる。
fVCO=1/2π√(L×C)
ここで、πは円周率
このようなLC発振器を半導体基板上に形成した場合、同一のセレクト信号CF〔m−1:0〕に対して、インダクタ(L)と容量(C)の製造ばらつきによって、図8に示されるように発振周波数fVCOがばらつく。
図1に示された演算回路(1)34では、定義[10]の内部理想計算式を用いて初期値CF 0を計算するが、図8に示すような製造ばらつきが存在すると、この計算結果と実際のセレクト信号CF〔m−1:0〕−発振周波数fVCO特性との差分にばらつきを生じるという問題がある。このばらつきは、判定繰り返し回数の増加の原因となり、収束時間増加の原因となっている。
以下においては、このような、内部理想計算式による計算結果と実際のセレクト信号CF〔m−1:0〕−発振周波数fVCO特性との差分にばらつきを生じる場合でも、判定繰り返し回数の増加と収束時間の増加とを防止可能にした場合の実施例を説明する。
これらのうち、VCO部1,PLL部2,LPF部4,バイアス回路5,スイッチ回路6は、図1に示された第1実施例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
これらのうち、カウンタ(1)31,カウンタ(2)32,比較器33,演算回路(1)34は、図1に示された第1実施例の場合と同様である。
演算回路(2)35Aは、比較器33からの "error”情報に応じてセレクト信号CF〔m−1:0〕を補正する処理を行うとともに、処理の初期において、 "error”情報に応じてセレクト信号CF〔m−1:0〕の差分値ΔCFを求めて出力する。fVCO初期値レジスタ36は、演算回路(2)35Aで求められたセレクト信号CF〔m−1:0〕の差分値ΔCFを保持する。
A.Digital Tuning工程
・各データ入力(チャネル選択情報,収束判定条件,判定精度)(ステップS201)
チャネル選択情報が、PLL部2,Digital Tuning制御部3Aへ入力される。また、収束判定条件と判定精度が、Digital Tuning制御部3Aへ入力される。
・電源投入後1回目か?(ステップS202)
電源投入後1回目の動作であれば、ステップS203へ進む。電源投入後2回目以降の動作であれば、ステップS214へジャンプする。
・fVCO期待値を使用帯域中心にセットする(ステップS203)
fVCO期待値とは、Digital Tuning工程とAnalog Tuning 工程の終了後の最終的な発振周波数fVCOである。fVCO期待値を全使用帯域の中心にセットし、その後の工程で内部理想計算式と、実際の発振周波数fVCO特性でのセレクト信号CF〔m−1:0〕の差分を検出する。
ステップS203で設定されたfVCO期待値に基づいて、理想の計算結果 "q cal’”と、CF初期値 "CF 0”の2つのパラメータが計算される。 "q cal’”の計算式は前述の式(4)を、また、CF初期値 "CF 0”の計算式は前述の式(6)を参照。
・スイッチ回路切替え。位相比較器,チャージポンプの動作停止(ステップS205)
スイッチ回路6の入力をバイアス回路5側に接続する。同時に、PLL部2の位相比較器25とチャージポンプ26の動作を停止して、PLL部2の出力が発生しない状態にする。
・カウンタ(1)31,カウンタ(2)32をリセット(ステップS206)
カウンタ(1)31,カウンタ(2)32の内部カウント値を "0”に設定する(カウンタリセット)。
CF初期値 "CF 0”が、VCO部1の切替え容量群12に入力される。これによって発振周波数fVCOが定まる。
・プリスケーラによりfVCOをP分周し、fVCO/Pの信号をカウンタ(2)32へ入力(ステップS208)
ステップS207で決定した発振周波数fVCOは、PLL部2のプリスケーラ24−1に入力され、プリスケーラ分周数 "P”で分周された信号 "fVCO/P”がカウンタ(2)32に入力される。
・カウンタ(1)31の出力 "trig”が "High”の期間、カウンタ(2)32は "fVCO/P”をカウントアップする(fVCO検出工程1)(ステップS209)
カウンタ(1)31に設定された "n”のカウント期間、出力信号 "trig”は "High”になる。この出力信号 "trig”が "High”の間、カウンタ(2)32は "fVCO/P”のカウントアップ動作を行う。カウンタ(2)32のカウント結果 "q”は比較器33へ出力される。
比較器33では、ステップS204の計算結果の "q cal’”と、ステップS209の計算結果の "q”との差分を求め、その情報を "error”として演算回路(2)35Aへ出力する。
・ "error”から "ΔCF”を求め、fVCO初期値レジスタに格納する(ステップS211)
ステップS210で求めた "error”は、発振周波数fVCO中心値での内部理想計算式と、実際の発振周波数fVCO特性との差分となる。この差分情報をセレクト信号CF〔m−1:0〕の差分 "ΔCF”として、fVCO初期値レジスタ36に格納しておく。以降、CF初期値 "CF 0”の計算には必ずこの "ΔCF”を使用する。
・fVCO期待値をチャネル選択情報の周波数に戻す(ステップS212)
ステップS203〜ステップS211ではfVCO期待値を使用帯域中心にセットしていたが、このfVCO期待値をチャネル選択情報に基づいた値に戻す。
演算回路(1)34に入力されている、チャネル選択情報,収束判定条件,判定精度に基づいて、理想の計算結果 "q cal’”,CF初期値 "CF 0”の2つのパラメータが計算される。 "q cal’”の計算式は前述の式(4)を参照。一方、 "CF 0”の計算式は、前述の式(6)に "ΔCF”を補正した式とする必要があるため、
CF 0=(fVCO 0/fref)×(n/P)−(N×n/P)−ΔCF …(9)となる。計算が終了したらステップS216へジャンプする。
・演算回路(1)34による、 "n”, "q cal’”,CF初期値 "CF 0”の計算と、 "ΔCF”を用いたCF 0補正計算の実行(ステップS214)
演算回路(1)34に、チャネル選択情報,収束判定条件,判定精度が入力され、理想の計算結果 "q cal’”,CF初期値 "CF 0”の2つのパラメータが計算される。 "q cal’”の計算式は前述の式(4)を、 "CF 0”の計算式は前述の式(9)を参照。
スイッチ回路6の入力をバイアス回路5側に接続する。同時に、PLL部2の位相比較器25,チャージポンプ26の動作を停止して、PLL部2の出力が発生しない状態にする。
・判定繰り返し回数 "k”に "0”をセットする(ステップS216)
判定繰り返し回数 "k”を "0”に設定する。
・カウンタ(1)31,カウンタ(2)32をリセット(ステップS217)
カウンタ(1)31,カウンタ(2)32の内部カウント値を "0”に設定する(カウンタリセット)。
・ "k”= "0”?(ステップS218)
判定繰り返し回数 "k”の値が "0”ならば、ステップS220へジャンプする。判定繰り返し回数 "k”の値が "0”以外ならば、ステップS219へ進む。
演算回路(2)35Aで、現在のセレクト信号CF〔m−1:0〕と比較器33出力の "error”によって、次に設定すべきセレクト信号CF〔m−1:0〕を計算する。セレクト信号CF〔m−1:0〕の補正計算式は前述の式(8)を参照。
・現在のCF〔m−1:0〕が切替え容量群に入力され、fVCOが確定する(ステップS220)
現時点でのセレクト信号CF〔m−1:0〕が、VCO部1の切替え容量群12へ出力される。これを受けて発振周波数fVCOが変化する。
・プリスケーラによりfVCOをP分周し、fVCO/Pの信号をカウンタ(2)32へ入力(ステップS221)
ステップS220で決定した発振周波数fVCOは、PLL部2のプリスケーラ24−1に入力され、プリスケーラ分周数 "P”で分周された信号 "fVCO/P”がカウンタ(2)32に入力される。
カウンタ(1)31に設定された "n”のカウント期間、出力信号 "trig”は "High”となる。この出力信号 "trig”が "High”の間、カウンタ(2)32はカウントアップ動作を行う。カウンタ(2)32のカウント結果 "q”は比較器33へ出力される。
・比較器で、カウンタ(2)32のカウント結果 "q”と演算回路(1)34で求めた "q cal’”の差分を "error”として出力する(fVCO判定工程)(ステップS223)
比較器33では、ステップS213またはステップS214の計算結果の "q cal’”と、ステップS222のカウント結果の "q”との差分を求め、その情報を "error”として演算回路(2)35Aへ出力する。
判定繰り返し回数 "k”を "1”増加させる。
・ "error”が収束判定条件以内か?(ステップS225)
ステップS201で設定された収束判定条件と、ステップS223で求めた "error”とを比較して、 "error”が収束判定条件以内であれば、ステップS226へ進み、 "error”が収束判定条件より大きい場合は、ステップS217へジャンプする。
・CF〔m−1:0〕をホールドして、Digital Tuning工程終了(ステップS226)
現時点でのセレクト信号CF〔m−1:0〕を保持したまま、Digital Tuning工程を終了する。Digital Tuning工程の終了後は、ステップS227へ進む。
・スイッチ回路切替え。位相比較器,チャージポンプの動作開始(ステップS227)
これ以降はAnalog Tuning 工程となるため、スイッチ回路6の入力をチャージポンプ26側へ接続する。また、Digital Tuning工程で動作を停止していた位相比較器25,チャージポンプ26の動作を開始する。
・Analog Tuning 工程の動作開始(PLL部でVCO部を制御)(ステップS228)
PLL部2によって、VCO部1の制御電圧Vtuneを変化させ、ステップS201で入力されたチャネル選択情報の周波数に発振周波数fVCOを収束させる。発振周波数fVCOが収束したら、全工程を終了する。
1.内部理想計算式と、実際の発振周波数fVCO特性との差分 "ΔCF”を利用することによって、セレクト信号CF〔m−1:0〕の初期値 "CF 0”の、fVCO期待値に対する精度向上を図ることができる。
すなわち第1実施例では、セレクト信号CF〔m−1:0〕の初期値 "CF 0”を内部理想計算式から求めていたが、第2実施例では内部理想計算式と、実際の発振周波数fVCO特性との差分 "ΔCF”から求めることによって、セレクト信号CF〔m−1:0〕の初期値 "CF 0”のfVCO期待値に対する精度を向上することが可能であり、これによって、判定回数の低減を図ることができる。
11 LCタンク回路
12 切替え容量群
13 発振用回路
2 位相制御部(PLL部)(位相制御手段)
22 REF分周器
24 SIG分周器
24−1 プリスケーラ
24−2 NAカウンタ
25 位相比較器
26 チャージポンプ
3,3A ディジタルチューニング制御部(Digital Tuning制御部)ディジタルチューニング制御手段
31 カウンタ(1)(第1のカウンタ手段)
32 カウンタ(2)(第2のカウンタ手段)
33 比較器(比較手段)
34 演算回路(1)(第1の演算手段)
35,35A 演算回路(2)(第2の演算手段)
36 fVCO初期値レジスタ
4 低域濾波器部(LPF部)(低域濾波手段)
5 バイアス回路
6 スイッチ回路(スイッチ手段)
Claims (3)
- インダクタと可変容量素子とからなるLCタンク回路と、該LCタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備え、前記LCタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周信号と前記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記LCタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備え、ディジタルチューニング制御時、固定バイアス電圧を選択し、アナログチューニング制御時、前記位相制御手段の出力電流を変換した電圧を選択して前記可変容量素子に供給するように構成されているPLL周波数シンセサイザであって、
最初の動作時、前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、使用帯域の中心に設定された期待値周波数に対応する選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、前記期待値周波数の分周信号のカウント結果の計算値とのエラーから前記選択信号の差分を求めて記憶し、
次に、前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、前記記憶されている差分に応じて補正したチャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく前記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、前記選択信号を補正して再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき処理を終了することによって、前記アナログチューニング制御に移行するとともに、次回以降の動作時は、その都度前記差分による選択信号の初期値の補正を行ってからディジタルチューニング制御の処理を開始するように構成されていることを特徴とするPLL周波数シンセサイザ。 - 前記ディジタルチューニング制御手段において、最初の動作時、第1のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第2のカウンタ手段が前記第1のカウント手段の前記カウント期間、第1の演算手段が使用帯域の中心に設定された期待値周波数に応じて出力した選択信号の初期値に対応する前記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が前記第2のカウンタのカウント結果と前記第1の演算手段が前記期待値周波数に応じて出力した第2のカウンタのカウント結果の計算値とを比較してエラーを出力することによって、第2の演算手段が選択信号の差分を求めてレジスタ手段に記憶し、
次に、第1のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第2のカウンタ手段が前記第1のカウンタ手段の前記カウント期間、第1の演算手段がチャネル選択情報に応じて出力した選択信号の初期値を前記選択信号の差分だけ補正した選択信号に対応する前記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が前記第2のカウンタ手段のカウント結果と前記第1の演算手段がチャネル選択情報に応じて出力した前記第2のカウンタ手段のカウント結果の計算値とを比較して前記エラーを出力することによって、第2の演算手段が前記エラーの大きさに応じて前記選択信号の初期値を補正した選択信号を出力することによって、前記比較手段において再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき、ディジタルチューニング制御手段における処理を終了するとともに、次回以降の動作時は、その都度前記差分による選択信号の補正を行ってからディジタルチューニング制御の処理を開始することを特徴とする請求項1記載のPLL周波数シンセサイザ。 - インダクタと可変容量素子とからなるLCタンク回路と、該LCタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備えた電圧制御発振手段と、基準周波数の分周信号と前記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記LCタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備えた発振器において、
最初の動作時、前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、使用帯域の中心に設定された期待値周波数に対応する選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、前記期待値周波数の分周信号のカウント結果の計算値とのエラーから前記選択信号の差分を求めて記憶し、
次に、前記ディジタルチューニング制御手段が、前記可変容量素子に固定バイアス電圧を供給するとともに、前記基準周波数の分周信号の所定値のカウント期間における、前記記憶されている差分に応じて補正したチャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく前記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、前記選択信号を補正して再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき処理を終了し、
アナログチューニング制御時、前記可変容量素子に前記位相制御手段の出力電流を変換した電圧を供給して、前記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、前記電圧制御発振手段から前記LCタンク回路と切替え容量群とによって定まる発振周波数の信号を出力するとともに、次回以降の動作時は、その都度前記差分による選択信号の初期値の補正を行ってからディジタルチューニング制御の処理を開始することを特徴とする発振器の周波数自動選択方法。
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