KR20060045054A

KR20060045054A - 위상제어루프주파수합성기

Info

Publication number: KR20060045054A
Application number: KR1020050026804A
Authority: KR
Inventors: 다쓰야 우라카와
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2004-03-31
Filing date: 2005-03-30
Publication date: 2006-05-16
Also published as: KR100679336B1; DE602005001077T2; US20050219003A1; DE602005001077D1; EP1583241A1; US7292119B2; JP4335733B2; EP1583241B1; JP2005295273A

Abstract

위상제어루프주파수합성기는, 입력전압에 의존하여 용량이 변하는 인덕터와 가변커패시터를 포함하는 LC-탱크회로; LC-탱크회로에 병렬로 접속된 고정값커패시터군; LC-탱크회로 및 고정값커패시터군에 의해 결정된 주파수를 가지는 신호를 출력하는 전압 제어발진부; 기준주파수의 분주주파수를 가지는 제1신호 및 전압제어발진부로부터 출력된 주파수의 분주주파수를 가지는 제2신호의 사이에 오차성분에 기초하여 출력전류를 발생시키는 위상제어부; 제2신호의 분주비에 관한 정보를 포함하는 주파수분주비설정신호에 기초하여 LC-탱크회로에 병렬로 접속된 고정값커패시터들의 조합을 결정하는 선택신호를 출력하고, 선택신호에 기초한 고정값커패시터군으로부터 선택된 고정값커패시터들을 LC-탱크회로에 병렬로 접속하는 것을 제어하는 고정값커패시터제어부; 및 위상제어부로부터 출력된 출력전류를 전환하는 것에 의해 얻어진 전압 및 고정바이어스전압 중 하나를 선택하고 LC-탱크회로의 가변커패시터에 선택된 전압을 입력하는 가변커패시터제어부를 포함한다.

위상제어루프주파수합성기, LC-탱크회로, 고정값커패시터군, 전압제어발진부, 위상제어부, 고정값커패시터제어부, 가변커패시터제어부

Description

위상제어루프주파수합성기{Phase locked loop frequency synthesizer}

도 1은 본 발명에 따른 제1실시예의 PLL주파수합성기의 블록도를 나타낸다;

도 2는 본 발명에 따른 실시예의 VCO부의 상세한 구조를 나타낸다;

도 3은 본 발명에 따른 실시예의 선택신호 (CF［m-1:0］)및 VCO주파수 사이의 관계를 나타낸다;

도 4는 본 발명에 따른 실시예의 제어전압 (Vtune) 및 VCO부의 VCO주파수 사이의 관계를 나타낸다;

도 5A 및 5B는 본 발명에 따른 실시예의 PLL주파수합성기의 동작의 순서도들을 나타낸다;

도 6은 본 발명에 따른 실시예의 제1카운터 및 제2카운터의 동작을 보여준다;

도 7은 판정정밀도 및 판정을 위해 필요한 시간 사이의 관계를 나타낸다;

도 8은 PLL주파수합성기를 제조하는데 발생된 변화의 양을 고려할 때에 선택신호(CF［m-1:0］)및 VCO발진주파수 사이의 관계를 나타낸다;

도 9는 본 발명에 따른 제2실시예의 PLL주파수합성기의 블록도를 나타낸다;

도 10은 본 발명에 따른 실시예의 PLL주파수합성기의 동작에 관한 순서도를 나타낸다;

도 11은 본 발명에 따른 실시예의 PLL주파수합성기의 동작에 관한 순서도를 나타낸다;

도 12는 본 발명에 따른 실시예에서 VCO부의 선택신호 (CF［m-1:0］)및 VCO주파수 (f_VCO)사이의 관계, 및 내부이상계산식 나타낸다;

도 13은 종래의 PLL주파수합성기의 실시예를 나타낸다;

도 14는 종래의 PLL주파수합성기의 또 다른 실시예를 나타내고;

도 15는 제어전압과 도 14에 나타난 VCO부의 출력주파수(Vcnt - f_VCO 특성들) 사이의 관계를 나타내고;

도 16은 선택신호 (VCOSEL［m-1:0］)및 발진주파수 (f_VCO)사이의 관계를 나타낸다.

* 도면의 주요 부분에 대한 부호의 설명

1 : 국부발진기부(VCO부)(전압제어발진수단) 2 : 위상제어부(PLL부)(위상제어수단) 3 : 지털튜닝제어부(디지털튜닝제어수단) 4 : 저역여파기(LPF부)(저역여파수단) 5 : 바이어스회로 6 : 스위치회로(스위치수단)

본 발명은 반도체장치에 집적되어, 전압제어발진기 및 전압제어발진기의 발진주파수를 제어하는 위상제어루프를 포함하는 PLL주파수합성기 및, 전압제어발진 기의 발진주파수를 자동적으로 선택할 수 있는 방법에 관한 것이다.

각종 무선통신시스템에 있어, 송수신주파수는 통신방식에 따라 다양하다. 발진기 및 위상제어루프(PLL)를 포함하는 PLL주파수합성기는 통신시스템에 있어 승인된 주파수를 결정할 수 있다.

도 13 은 종래의 PLL주파수합성기의 예를 보여준다.

종래 회로는 전압제어발진기(VCO) (100), 위상제어루프부(PLL unit) (200)와 저역여파기(LPF) (300)를 포함한다.

PLL부 (200)는 버퍼 (201), 기준주파수분주기(REF divider) (202), 버퍼 (203), SIG주파수분주기(SIG divider) (204), 위상비교기 (205), 및 전하펌프 (206)를 포함한다. 기준주파수 (f_ref)를 가지는 기준신호는 버퍼 (201)를 통해 REF분주기 (202)로 입력된다. REF분주기 (202)는 R에 의해 입력신호 (f_ref)를 분주하여 f_ref/R의 신호를 출력한다. VCO (100)로부터 출력된 신호 (f_VCO)는 버퍼 (203)를 통해 SIG분주기 (204)로 입력된다. SIG분주기 (204)는 N으로 입력신호 (f_VCO)를 분주하여 f_VCO/N의 신호를 출력한다. f_ref/R의 신호 및 f_VCO/N의 신호는 위상비교기 (205)로 입력된다. 위상비교기 (205)는 입력신호 f_ref/R 및 f_VCO/N을 비교하여 신호 f_ref/R및 f_VCO/N의 주파수오차에 기초한 출력신호를 전하펌프 (206)로 출력한다. 전하펌프 (206)는 오차성분에 기초한 출력신호 (Iout)를 출력한다. 출력신호 (Iout)는 LPF (300)에 의해 전압값으로 변하고, 전압 (Vtune)이 된다.

VCO (100)은 일반적으로 전압제어발진기를 포함한다. 제어전압 (Vtune)이 VCO (100)에 입력되면, VCO (100)는 버퍼 (203)를 통해 SIG분주기 (204)로 차례로 입력되어, 입력제어전압 (Vtune)에 기초한 발진주파수 (f_VCO)를 가지는 신호를 출력하게 된다. 그러므로, VCO주파수 (f_VCO)는 제어전압 (Vtune)을 제어하는 것에 의해 조절될 수 있다.

여기서, PLL부 (200)는 위상비교기 (205)에 입력된 입력신호들 f_VCO/N 및 f_ref/R의 주파수들 및 위상들이 동일해지도록 제어전류 (Iout)를 발생시킨다. 그러므로, 다음의 주파수 관계는 정상상태 "f_VCO= N × f_ref /R"에서 얻어질 수 있다.

SIG분주기 (204)의 분주비 (N)의 값은 PLL부 (200)에 외부에서 입력된 주파수분주비설정신호(frequency dividing ratio setting signal)에 의해 결정된다. 그러므로, 소망의 주파수 (f_VCO)를 가지는 출력신호는 주파수분주비설정신호를 조작하는 것에 의해 얻어질 수 있다.

도 13에 나타나 있는 VCO (100)와 PLL부 (200)는 일반적으로 반도체장치에 집적된다. 반도체장치는 회로소자들이 접속된 트랜지스터들, 저항들 및 콘덴서들과 같은 다수의 회로소자를 포함하여 반도체장치가 요구하는 회로동작과 기능을 실현시키도록 한다.

주로, VCO (100) 와 PLL부 (200)를 위한, "고집적화", "저소음화", "고속응답" 및 "광대역화"의 4가지 요구가 있다.

"고집적화"은 VCO 및 PLL로 구성된 모든 회로가 반도체장치에 집적될 수 있음을 의미한다. "저소음화"은 PLL부 (200)에 의해 제어되는 입력신호에 따라 VCO (100)로부터 출력신호 (VCO)에 있어 소음성분이 감소될 수 있음을 의미한다. 이것은 소음성분의 출력전원에서 캐리어성분의 출력전원을 가리키는 출력전원비 (CN)에 의해 결정된다. "고속응답"은 기준주파수 뒤에 소망의 값으로 안정화되기 위해 출력주파수에 요구되는 반응시간이 VCO (100)에 입력된다는 것을 의미한다. "광대역화"은 VCO (100)의 VCO주파수 (f_VCO)의 주파수대역이 증가됨을 의미한다.

도 14는 종래의 PLL주파수합성기의 또 다른 예를 나타낸다.

도 14에 나타난 종래의 PLL주파수합성기는 발진기부(VCO unit) (110), VCO실렉터(selector) (120), 위상제어기(PLL unit) (200A) 및 저역여파기부(LPF unit) (300)를 포함한다.

VCO부 (110)은 LC발진기를 포함한다. LC발진기는 서로 병렬로 접속된 인덕터(L) (111), 가변커패시터 (Cv) 및 음성상호컨덕턴스(-G) (113)를 포함한다. VCO의 출력주파수는 인덕터(L) (111) 및 용량 (Cv)의 공진주파수에 의해 결정된다. LC발진기는 음성상호컨덕턴스(-G) (113)의 기능을 가진 공진주파수에서 발진한다. VCO부 (110)에서, 버랙터다이오드를 포함하는 가변커패시터 (Cv)의 값은 입력 제어-전압 (Vcnt)에 따라 계속해서 변하고, 이것은 차례로 LC공진회로의 공진주파수를 변하게 한다. 따라서, VCO의 VCO주파수 (f_VCO)는 변하므로 제어전합 (Vcnt)에 의해 VCO부의 출력주파수 (f_VCO)를 연속적으로 바꿀 수 있다.

더욱이, VCO부 (110)는 각각 스위치 (S0, S1, S2, ..., 및 Sm-1)를 통해 가변커패시터 (112)에 병렬로 접속된 m개의 고정값커패시터들(fixed-value capacitors) (C0, C1, C2, ..., 및 Cm-1)을 포함한다. 스위치들 (S0, S1, S2, ..., 및 Sm-1)을 선택하는 것에 의해, LC발진기의 공진주파수는 이산적으로 바뀔 수 있고, 그런 다음 VCO부 (110)의 출력주파수는 이산적으로 조절될 수 있다.

도 15는 도 14에 나타난 VCO부 (110)의 출력주파수(Vcnt - f_VCO특성들) 및 제어전압 사이의 관계를 나타낸다. 이는 출력주파수 (f_VCO)가 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)을 선택하는 것, 및 연속적으로 가변커패시터(CV) (112)에 의해 이산적으로 변하는 것을 보여준다. 따라서, VCO부 (110)의 f_VCO에 대한 광대역 발진은 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)에 의존하는 이산적인 주파수 변화 및 가변커패시터 (Cv)에 의존하는 연속적인 주파수 변화의 조합에 의해 실현된다.

도 14를 참조하여, VCO실렉터부 (120)은 개별적으로 VCO부 (110)의 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)에 대한 스위치들 (S0, S1, S2, ..., 및 Sm-1)의 온/오프(on/off)를 제어한다. VCO실렉터부 (120)에 대한 입력신호들은 N-분주기 (220)의 프리스캐일러(PSC) (221)에 의한 VCO주파수 (f_VCO)를 분주하는 것에 의해 얻어진 신호 (fCLK), 및 R-분주기 (210)에 의한 기준주파수신호를 분주하는 것에 의해 얻어진 신호 (ENCLK)이다.

신호 (fCLK)는 카운터 (121)의 동작클럭이다. 카운터 (121)의 동작기간은 신 호 (ENCLK)에 의해 결정된다. 카운터 (121)는 신호 (ENCLK)에 의해 제공된 기간동안 신호 (fCLK)를 연산한다. 카운터 (121)의 카운트 (M')는 신호 (ENCLK) 및 주파수 (fCLK)에 의해 제공된 시기에 의해 결정된다. 카운트 (M')는 연산회로 (122)로 전달된다.

연산회로 (122)는 연산차(M-M')를 계산하고, 여기서, M은 소망주파수에 일치하는 카운트이고, M'는 카운터 (121)의 카운트이며, 사전 설정된 수렴범위 (△M)로 연산차 (M-M')를 비교한다.

이런 경우에 M-M'<△M 이면, VCO 선택에 대한 과정은 종료된다. 그렇지만, M-M'>△M 이면, VCO주파수 (f_VCO)가 희망주파수보다 높은지 낮은지 판정하게 되고, 선택신호 (VCOSEL［m-1:0］)가 변하여 VCO주파수 (f_VCO)가 희망주파수에 접근한다. 상기설명된 바에 따라, 제어신호들 (vcosel<0>, vcosel<1>, vcosel<2>, ..., 및 vcosel<m-1>)의 일부는 디코더 (123)를 통해 발생하여 스위치들 (S0, S1, S2, ..., 및 Sm-1)을 제어하고 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)의 온/오프(on/off)를 결정한다.

PLL부 (200A)는, R에 의해 기준신호 (f_ref)를 분주하는 것에 의해 얻어진 신호 (fr)을 출력하는 R-분주기 (210), N에 의해 VCO부 (110)의 VCO주파수 (f_VCO)를 분주하는 것에 의해 얻어진 신호 (fn)를 출력하는 N-분주기 (220), 신호 (fn) 및 신호 (fr)의 위상을 비교하는 위상비교기 (230), 및 위상비교기 (230)의 위상비교에 의해 얻어진 위상오차성분에 기초한 출력전류 (Iout)를 발생시키는 전하펌프 (240)를 포함한다. 전하펌프 (240)의 출력전류 (Iout)는 LPF (300)를 통하여 제어전압 (Vcnt)으로 변환된다.

N-분주기 (220)은 프리스캐일러(PSC) (221) 와 N/A-카운터 (222)를 포함한다. PSC (221)는 VCO부 (110)로부터 VCO주파수 (f_VCO)를 받고, 상수값 P에 의해 VCO주파수 (f_VCO)를 분주하고, P-분주신호 (fpsc)를 발생시킨다. N/A-카운터는 상수값 N'에 의해 P-분주신호 (fpsc)를 분주하고, N-분주신호 ［fn (=f_VCO /PN')］를 발생시킨다.

도 14에 나타난 PLL주파수합성기의 동작은 이하에서 설명된다.

A. VCO주파수 (f_VCO)에 대한 이산적인 조절과정

이산적인 조절과정은 VCO실렉터부 (120)로 VCO부 (110)를 제어하는 것에 의해 얻어질 수 있다. VCO실렉터부 (120)는 VCO부 (110)가 일정 전압을 유지하도록 하는 동안 제어전압 (Vcnt)과 함께 접속된 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)의 일부를 선택한다. 이때, 선택신호 (VCOSEL［m-1:0］)가 선택되어 희망주파수에 가장 근접하게 VCO주파수 (f_VCO)를 접근한다. PLL부 (200A)의 위상비교기 (230)와 전하펌프 (240)는 이때에 동작하지 않는다. 더욱이, VCO주파수 (f_VCO)는 VCO주파수 (f_VCO)가 이산적으로 변하므로 희망주파수와 완벽하게 일치될 리가 없다.

B. VCO주파수 (f_VCO)에 대한 연속적인 조절과정

VCO주파수 (f_VCO)에 대한 연속적인 조절과정은 VCO부 (110)에서 PLL부 (200A)의 선택신호 (CF［m-1:0］)에 의해 얻어질 수 있다. VCO주파수 (f_VCO)에 대한 이산적인 조절과정이 완료된 때, 선택신호 (VCOSEL［m-1:0］)는 최종결과에 고정되고 VCO실렉터부 (120)의 동작은 종료된다. 그런 다음, VCO부 (110)에 대한 제어전압 (Vcnt)은 이전의 고정전압으로부터 해제된다. 그런 다음, PLL부 (200A)의 위상비교기 (230) 와 전하펌프 (240)의 동작이 개시된다. 따라서, 제어전압 (Vcnt)은 PLL부 (200A)에 의해 제어되고, 결과적으로 VCO주파수 (f_VCO)는 연속적으로 변한다. VCO주파수 (f_VCO)가 이 과정에서 연속적으로 변하므로 VCO주파수 (f_VCO)는 소망의 주파수와 완벽하게 일치될 수 있다.

일본 공개 특허 공보 2001-339301호에서, 주파수합성기는 VCO의 출력의 주파수분주신호를 출력하는 프리스캐일러 및 카운터, 기준신호원의 주파수를 주파수분주하는 기준주파수분주기, 카운터 및 기준주파수분주기의 사이에 출력신호의 주파수오차를 검출하고 검출결과에 의존하는 VCO의 공진회로의 커패시턴스 또는 저항을 바꾸는 출력신호를 제공하는 것을 의미하는 주파수조절수단들, 및 높은 임피던스 단계까지 전하펌프의 출력신호를 가져오는 주파수조절수단들의 동작에 VCO의 제어전압 말단에 최적전압 (V1)을 제공하는 것을 의미하는 바이어스제어(bias control)가 제공된다는 사실을 기술하고 있다. 상기 일본 공개 특허 공보에, 공진회로의 공진주파수가 VCO의 실제 발진된 주파수에 반응하여 변하므로, VCO는 희망된 주파수에 위상제어되고, VCO가 IC로서 집적될 수 있으므로, VCO는 낮은 비용으 로 소형화될 수 있다고 나타나 있다.

일본 공개 특허 공보 2003-152535호에서, PLL회로를 구성하는 VCO는 다수의 밴드(band)에서 동작할 수 있도록 형성되었다는 사실을 기술하고 있다. 이 상태에서 VCO의 발진용회로의 제어전압이 사전 설정된 값에 고정되는 바, 발진용회로의 발진주파수들은 개별적 밴드들에서 측정되어 기억회로에 저장되어진다. 그런 다음, 저장된 주파수 측정값들 및 주어진 할당된 밴드에 대한 설정값의 비교에 의해, PLL회로가 동작하는 때에, 발진용회로에서 실제로 사용된 밴드가 상기 비교결과로부터 결정된다.

일본 공개 특허 공보 2003-2664461호에서, 제어신호들 (CSW1 내지 4)의 사용에 의해 다수의 주파수대를 선택할 수 있는 전압-제어발진기를 가지는 주파수합성기에 있어서, 전압-제어발진기의 제어전압 (Vt)은 전원이 공급된 때 상수전압 (V2)으로 설정되고, 제어신호들 (CSW1 내지 4)은 기준주파수에 기초한 고정된 시간간격들에 변하고, Vt=V2에서 개개의 주파수 밴드들의 발진주파수들은 카운터에 의해 검출되고 레지스터(register)에 저장된다는 사실을 기술하고 있다. CWS1 내지 4의 값은 분주비데이타가 입력된때 변환회로를 사용하는 것에 의해 분주비데이타를 주파수데이타로 변환하는 것 및 결과적인 주파수데이타 및 레지스터값을 비교하는 것에 의해 결정된다.

일본 공개 특허 공보 2003-318732호에서, PLL회로를 구성하는 발진용회로(VCO)는 다수의 밴드들에서 실시 가능하게 구성되어진 사실을 기술하고 있다. 발진용회로의 제어전압 (Vc)은 사전 설정된 값(V DC)에 고정되고, 밴드 각각에서 발진 회로의 발진주파수가 측정되고 기억회로에 저장된다. 상기 방법으로 저장된 측정된 주파수값과 PLL이 동작하는 동안 주어진, 특별화된 밴드의 설정값은 비교되고 발진용회로에서 실제로 사용된 밴드는 비교결과에 의해 결정된다. 또한, 선택된 밴드의 최대주파수 및 설정주파수 사이의 차이가 발견되고, 설정주파수에 가장 근접한 제어전압은 선택된 밴드의 주파수의 가변범위에 따라 주파수 차이로부터 결정된다. 제어전압은 발진동작들이 개시되는 동안 발진용회로에 적용되고, 그런 다음 PLL루프는 닫히고 고정된다.

도 14에 나타난 종래의 PLL주파수합성기에 관한 한은, 이산적인 조절과정에서, 소망의 VCO주파수 (f_VCO)가 얻어지는 것에 의해 선택신호 (VCOSEL［m-1:0］)의 값을 검출하기 위한 단계의 반복회수들은 VCO부 (110)에 포함된 고정값커패시터의 수에 비례하여 증가한다. 여기서, VCO부 (110)가 다수의 고정값커패시터를 포함한다면, 최종목적선택신호 (VCOSEL［m-1:0］)를 검출하는데 많은 시간이 필요하고, 결과적으로 VCO부와 PLL부에 대한 "고속응답"과 "광대역화"는 얻어질 수 없다.

이는 "광대역화"의 요구를 실현하기 위해서, 도 14에 나타난 고정값커패시터들 (C0, C1, C2, ..., Cm-1)의 수가 증가될 필요가 있다는 것을 의미한다. 그렇지만, 고정값커패시터들의 증가는 도 16에 나타난 선택신호 (VCOSEL［m-1:0］)의 범위의 연장을 의미한다. 선택신호 (VCOSEL［m-1:0］)가 이진수(binary values)로 표 시된다면, 선택신호값의 범위는 0 내지 2^m-1이다. 예를 들면, 고정값커패시터들의 수가 10이면, 선택신호 (VCOSEL［m-1:0］)는 10 비트-이진수(10 bit-binary values)로 표현될 수 있으며, 따라서 선택신호값의 범위는 0 내지 1023이 된다.

도 14에 나타난 PLL주파수합성에 관한 한은, VCO주파수 (f_VCO)에 대한 이산적인 조절과정이 VCO실렉터부 (120)에 의해 제어된다. 이 경우에, 먼저, 기대값에 관한 어느 시점에서 VCO주파수 (f_VCO)의 수렴테스트가 동작된다. 그 점에서 VCO주파수 (f_VCO)가 수렴범위를 만족시키지 않을때, 주파수가 평가된 기대값보다 더 높아지게(또는 더 낮아지게)판정되는 이치테스트(binary test)가 동작된다. 그런 다음, 선택신호 (VCOSEL［m-1:0］)는 이치테스트에 기초하여 1만큼 바뀐다. 그런 다음, 수렴테스트가 다시 동작된다. 이러한 과정들은 주파수 (f_VCO)가 수렴범위를 만족시킬 때까지 반복된다.

고정값커패시터들의 수가 10이고, 선택신호 (VCOSEL［m-1:0］)가 10 비트-이진수들로 표현되는 경우에 있어서, 상기 설명된 바와 같이, 선택신호 (VCOSEL［m-1:0］)의 초기값이 0이면, 수렴테스트는 최대 1023회 반복된다. 비록 선택신호 (VCOSEL［m-1:0］)의 초기값이 "511"로 되게 하여 수렴테스트들의 수가 감소할 지라도, 테스트는 최대 512회 반복된다.

그러므로, 종래의 PLL주파수합성기에 있어서 문제점은 VCO주파수 (f_VCO)에 대한 이산적인 조절과정을 위해 필요한 시간이 "광대역화"에 비례하여 증가하기 때문 에 "고속응답" 및 "광대역화"의 요구는 양립할 수 없다는 것이다.

게다가, 상기 언급된 일본 공개 특허 공보들에 설명된 기술들에 관한 한은, 동시에 "고속응답" 및 "광대역화"에 대한 요구를 실현하는 것은 어렵다.

본 발명은 앞서 말한 환경들의 관점에서 생산된 것이고 PLL주파수합성기 및 동시에 광대역화 및 고속응답을 실현시키기 위한 주파수의 자동선택방법을 제공하는 것을 목적으로 한다.

본 발명에 따르면, 인덕터 및 용량이 입력전압에 의존하여 변하는 가변커패시터를 포함하는 LC-탱크회로; 상기 LC-탱크회로에 병렬로 접속된 고정값커패시터군; 상기 LC-탱크회로 및 상기 고정값커패시터들군에 의해 결정된 주파수를 가지는 신호를 출력하는 전압제어발진부; 기준주파수의 분주된 주파수를 가진 제1신호 및 상기 전압제어발진부로부터의 출력된 상기 주파수의 분주된 주파수를 가지는 제2신호 사이에 오차성분에 기초하여 출력전류를 발생시키는 위상제어부; 상기 제2신호의 분주비에 관한 정보를 포함하는 주파수분주비설정신호에 기초하고 상기 LC-탱크회로에 병렬로 접속된 상기 고정값커패시터들의 조합을 결정하는 선택신호를 출력하고, 상기 선택신호에 기초한 상기 고정값커패시터군으로부터 선택된 상기 고정값커패시터들을 상기 LC-탱크회로에 병렬로 접속하는 것을 제어하는 고정값커패시터제어부; 및 고정바이어스전압 및 상기 위상제어부로부터 출력된 상기 출력전류를 변환하는 것에 의해 얻어진 전압 중 어느 하나를 선택하고, 상기 LC-탱크회로의 상기 가변커패시터에 선택된 전압을 입력하는 가변커패시터제어부를 포함하는 위상제 어루프주파수합성기가 제공된다. 위상제어부는 제1신호의 위상 또는 주파수를 제2신호의 위상 또는 주파수와 비교하여 오차성분을 출력한다.

본 발명의 위상제어루프주파수합성기에 있어서, 상기 고정값커패시터제어부는 상기 가변커패시터제어부가 상기 고정바이어스전압을 선택하는 동안 선택신호를 변하도록 동작되어 최적의 선택신호를 결정하고, 상기 가변커패시터제어부는 상기 고정값커패시터제어부가 고정되어 상기 최적의 선택신호를 출력하도록 고정되는 동안 상기 위상제어부로부터 출력된 상기 출력전류를 변환하는 것에 의해 얻어진 상기 전압을 선택하도록 동작된다.

본 발명의 위상제어루프주파수합성기에 있어서,상기 고정값커패시터제어부는 상기 주파수분주비설정신호에 기초하여 상기 선택신호의 초기값을 결정한다.

본 발명의 위상제어루프주파수합성기에 있어서, 상기 고정값커패시터제어부는 상기 제1신호를 계산하는 제1카운터; 상기 제1카운터가 상기 제1신호의 사전 설정된 수들을 계산하는 동안 상기 카운트2의 카운트수를 계산하는 제2카운터; 상기 제1신호의 사전 설정된 수들이 계산되어지는 동안 상기 제2신호의 상기 카운트수에 대한 이상값을 계산하는 계산부; 및 상기 제2카운터에 의해 계산된 상기 카운트수 및 상기 연산부에 의해 계산된 상기 이상값을 비교하여 그것으로부터 차등성분을 출력하는 비교기를 포함하고, 상기 고정값커패시터제어부가 상기 차등성분에 기초하여 상기 선택신호를 보정하여 전압제어발진에 출력할 수 있다.

본 발명의 위상제어루프주파수합성기에 있어서, 상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 판정정밀도의 설정을 승인하고 상기 판정정밀도에 기초한 상기 제1신호의 상기 사전 설정된 수들을 설정하는 카운트수설정부를 포함한다.

본 발명의 위상제어루프주파수합성기에 있어서, 상기 고정값커패시터제어부는 상기 선택신호가, 초기차등성분으로서, 사용대역의 중심주파수에 기초하여 결정되어지는 때에 상기 비교기에 의해 얻어진 상기 차등성분을 저장하는 기억부를 포함하고, 상기 고정값커패시터제어부는 상기 초기차등성분이 상기 기억부에 저장되는 때에 상기 초기차등성분에 기초하여 상기 선택신호의 초기값을 결정할 수 있다.

본 발명의 위상제어루프주파수합성기에 있어서, 상기 고정값커패시터제어부는 상기 비교기로부터 출력된 상기 차등성분이 사전 설정된 수렴범위내인지 아닌지 판정하는 판정부를 포함하고, 상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 과정의 종료를 나타내는 종료신호를 출력할 수 있다.

본 발명에 따라, 입력전압에 의존하여 용량을 바꾸는 가변커패시터 및 인덕터를 포함하는 LC-탱크회로 및 상기 LC-탱크회로에 병렬로 접속된 고정값커패시터군을 포함하고, 상기 LC-탱크회로 및 상기 고정값커패시터군에 의해 결정된 주파수를 가진 신호를 출력하는 전압제어발진부를 가지는 발진기의 주파수를 자동적으로 선택하는 방법에 있어서, 상기의 방법은 상기 전압제어발진부로부터 출력된 주파수의 분주된 주파수를 가지는 신호의 분주비에 관한 정보를 포함하는 주파수분주비설정신호에 기초하여 상기 LC-탱크회로에 병렬로 접속된 상기 고정값커패시터들의 조합을 결정하는 선택신호를 출력하는 것을 포함하고, 상기 LC-탱크에 병렬로 상기 선택신호에 기초한 상기 고정값커패시터군으로부터 선택된 상기 고정값커패시터들 의 접속을 제어하는 디지털튜닝과정(digital tuning process); 및 기준주파수의 분주된 주파수를 가지는 제1신호 및 상기 전압제어발진부로부터 출력되는 상기 주파수의 분주된 주파수를 가지는 제2신호사이의 오차성분에 기초하여 발생되는 출력전류를 변환하는 것을 포함하고, 상기 가변커패시터에 상기 오차성분을 입력하는 아날로그튜닝단계(analog tuning process)를 포함하고, 상기 변환하는 것과 상기 입력하는 것은 상기 제2신호가 상기 제1신호와 같게 되는 때까지 반복되고; 고정바이어스전압은 상기 디지털튜닝과정에서 상기 가변커패시터에 공급되고, 상기 선택신호는 상기 아날로그튜닝과정에서, 상기 티지털 튜닝 공정에서 설정된 최종선택신호에 고정되는 발진기의 주파수를 자동으로 선택하는 방법을 제공한다.

본 발명의 발진기 주파수의 자동선택방법에 있어서, 상기 디지털튜닝과정은 상기 주파수분주비설정신호에 기초한 상기 선택신호의 최초값을 결정하는 것을 더 포함한다.

본 발명의 발진기 주파수의 자동선택방법에 있어서, 상기 디지털튜닝과정은 상기 제1신호를 계산하는 것과; 상기 제1신호를 계산하는 것이 상기 제1신호의 사전 설정된 수들을 계산하고 있는 동안 상기 제2신호의 카운트 수를 계산하는 것과; 상기 제1신호의 사전 설정된 수들이 계산되어 지는 동안 상기 제2신호의 상기 카운트수에 대한 이상값을 계산하는 것과; 상기 제2신호의 카운트수를 상기와 같이 계산하는 것에 있어 계산된 상기 카운트수 및 이로부터 차등성분을 출력하는 이상값을 상기와 같이 계산하는 것에 있어 계산된 상기 이상값을 비교하는 것과; 이로부터 출력하는 상기 차등성분에 기초한 상기 선택신호를 보정하는 것을 포함한다.

본 발명의 발진기 주파수의 자동선택방법에 있어서, 상기 디지털튜닝과정은 상기 비교에서 상기 차등성분 출력이 사전 설정된 수렴범위내인지 여부를 판정하는 것, 및 상기 디지털튜닝과정의 종료를 나타내는 종료신호를 출력하고, 상기 아날로그튜닝과정은 상기 디지털튜닝과정의 상기 종료신호에 기초하여 개시되는 것을 더 포함한다.

본 발명의 발진기 주파수의 자동선택방법에 있어서, 상기 디지털튜닝과정은 상기 선택신호가 사용된 주파수 대역폭의 주파수의 중심에 기초하여 결정되어지는 때에 초기차등성분으로서, 상기 비교에서 얻어진 상기 차등성분을 저장하는 것, 및 상기 초기차등성분이 상기 저장장치에 저장된 후 상기 초기차등성분에 기초한 상기 선택신호의 초기값을 결정하는 것을 더 포함한다.

본 발명은 예시된 실시예를 참조로 현재 설명될 것이다. 당해 기술분야의 숙련된 자들은 많은 대안책들이 본 발명의 가르침들을 이용하여 실현할 수 있으며, 발명은 설명을 목적으로 예시된 실시예들에 의해 제한되지 않는다는 것을 알 수 있을 것이다.

제1실시예

도 1은 본 발명에 따른 제1실시예의 PLL주파수합성기 회로구성도를 나타낸다.

도 1에 나타난 바와같이, 실시예의 PLL주파수합성기는 발진기부(VCO unit) (1), 위상제어부(PLL unit) (2), 디지털튜닝제어부 (3), 저역여파기부(LPF unit) (4), 바이어스회로 (5), 및 스위치회로 (6)를 포함한다.

VCO부 (1)은 LC-탱크회로 (11), 고정값커패시터군 (12) 및 발진용회로 (13)를 포함한다.

도 2는 도 1에 나타난 VCO부의 상세한 구조를 나타낸다. LC-탱크회로 (11)는 인덕터 (L) 및 각각 버랙터다이오드들을 포함하는 2개의 가변커패시터들 (Cv)을 포함하고, 여기서 가변커패시터들 (Cv)은 서로 직렬로 접속되고 인덕터 (L)는 가변커패시터들 (Cv)에 병렬로 접속된다. 따라서, 병렬 공진회로가 구성된다. 여기서, VCO부 (1)은 각각 다수의 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)을 포함하는 2개의 고정값커패시터군 (12)을 포함한다. 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)의 각각은 그것들과 함께 접속된 스위치에 의해 접지된 때에 효과적이 된다. 스위치들 각각은 선택신호 (CF［m-1:0］)에 의해 온/오프(on/off)로 제어된다. 발진용회로 (13)는 음성상호컨덕턴스(-G)를 포함하고 LC-탱크회로 (11) 및 고정값커패시터군 (12)으로부터 선택된 고정값커패시터들 (C0, C1, C2, ..., 및 Cm-1)의 일부에 의해 결정된 주파수 (f_VCO)로 발진한다.

다시 도 1을 참조하면, PLL부 (2)는 버퍼 (21), 기준주파수분주기(REF divider) (22), 버퍼 (23), 발진신호분주기(SIG divider) (24), 위상비교기 (25) 및 전하펌프 (26)를 포함한다.

버퍼 (21)는 기준신호원 (7)으로부터 출력된 기준주파수 (f_ref) (reference signal f_ref)로 신호를 버퍼시키고 REF분주기 (22)로 그것을 출력한다. REF분주기 (22)는 R로 기준신호 (f_ref)를 분주하고 R-분주신호 (f_ref/R)를 출력한다.

버퍼 (23)는 VCO부 (1)로부터 출력된 VCO주파수 (f_VCO)를 버퍼시키고 SIG분주기 (24)에 그것을 출력한다.

SIG분주기 (24)는 프리스캐일러 (24a) 및 NA카운터 (24b)를 포함한다. 프리스캐일러 (24a)는 P로 버퍼 (23)로부터 출력된 발진신호 (f_VCO)를 분주하고 P-분주신호 (f_VCO)/P를 출력한다. NA카운터 (24b)는 2단계 카운터를 포함하고 N으로 발진신호 (f_VCO)를 분주하여 N-분주신호 (f_VCO/N)를 출력한다.

위상비교기 (25)는 REF분주기 (22)로부터 출력된 R-분주신호 (f_ref/R) 및 SIG분주기 (24)의 NA카운터 (24b)로부터 출력된 N-분주신호 (f_VCO/N)의 주파수 및 위상을 비교하여 이로부터 오차성분을 출력한다. 전하펌프 (26)는 위상비교기 (25)에 의해 비교된 결과의 오차성분에 기초하여 출력전류 (Iout)를 발생시킨다.

디지털튜닝제어부(또는 고정값커패시터제어부) (3)는 제1카운터 (31), 제2카운터 (32), 비교기 (33), 제1연산회로 (34) 및 제2연산회로 (35)를 포함한다.

제1카운터 (31)는 REF분주기 (22)로부터 출력된 R-분주신호 (f_ref/R) 의 주기들을 계산한다. 제1카운터 (31)는 계산값이 "n"이 될 때까지 "하이(High)"로 설정된 출력신호(trig)를 출력하고, 계산값이 "n"에 도달한때 "로우(Low)"로 설정된 출 력신호 (trig)를 출력한다. 계산값 "n"은 외부신호로 주어진 판정정밀도에 기초하여 제1연산회로 (34)에 의해 설정된 가변값이다.

제2카운터 (32)는 제1카운터 (31)로부터 출력된 출력신호 (trig)가 "하이"에 고정되는 동안 P-분주신호 (f_VCO/P)의 주기를 계산하고 비교기 (33)에 계산결과 "q"를 출력한다.

제1연산회로 (34)는 디지털튜닝제어부 (3)의 전체 동작을 제어한다. 제1연산회로 (34)는 외부의 신호들로서 부여되는 주파수분주비설정신호 (또는 채널선택정보), 사전 설정된 수렴범위 및 판정정밀도를 입력한다. 게다가, 제1연산회로 (34)는 비교기 (33)로부터 출력 "error"를 입력한다. 제1연산회로 (34)는 비교기 (33)에 계산값 "q_cal'"을 출력한다.

제1연산회로 (34)는 내부계산식 및 주파수분주비설정신호에 기초한 VCO부 (1)의 고정값커패시터들의 스위치들을 위해 선택신호 (CF［m-1:0］)의 초기값 "CF_0"을 계산한다. 더욱이, 제1연산회로 (34)는 비교기 (33)로부터 출력 "error" 및 사전 설정된 수렴범위를 비교하는 것에 의해 디지털튜닝과정의 종료를 위한 종료신호를 출력한다. 더욱이, 제1연산회로 (34)는 REF분주기 (22)의 분주값 R, SIG분주기 (24)의 분주값 N 및 프리스캐일러 (24a)의 분주값 P를 출력한다.

비교기 (33)는 제2카운터 (32)로부터 출력된 계산결과 "q" 및 계산값 "q_cal'"을 비교하여 출력 "error"로 차등성분을 출력한다.

제2연산회로 (35)는 비교기 (33)로부터 출력 "error"에 기초하여 선택신호 (CF［m-1:0］)를 보정하여 VOC부 (1)의 고정값커패시터군 (12)에 보정값을 출력한다.

바이어스회로 (5)는 바이어스전압으로 기준전압을 출력한다. 스위치회로 (6)는 바이어스회로 (5) 또는 전하펌프 (26)에 LPF부 (4)를 선택적으로 접속하기 위한 스위치를 포함한다. 스위치회로 (6)는 디지털튜닝과정에 바이어스회로 (5)에 LPF부(4)를 접속하고 아날로그튜닝과정에 전하펌프 (26)에 LPF부 (4)를 접속한다.

LPF부 (4)는 커패시턴스들(C) 및 저항들(R)과 같은 수동소자회로들을 포함한다. LPF부 (4)는 디지털튜닝과정에서 바이어스회로 (5)로부터 출력된 출력전압을 출력하고 아날로그튜닝과정에 전하펌프 (26)로부터 출력된 출력전류를 LPF부 (4)에서 용량들에 출력전류를 충전 또는 방전하는 것에 의해 전압으로 변환한다.

이 실시예에 있어 PLL주파수합성기의 동작은 도 3 및 도 4를 참조하여 설명될 것이다.

이 실시예에 있어 PLL주파수합성기의 동작은 두 과정들을 포함하는데, 이는 디지털튜닝과정 및 아날로그튜닝과정이며, 이들 과정들은 이 순서로(디지털튜닝과정-> 아날로그튜닝과정) 실시된다. 도면으로 표현되지 않지만, PLL주파수합성기는 PLL주파수합성기의 부품들의 동작을 제어하는 제어부를 포함하여 디지털튜닝과정 및 아날로그튜닝과정은 이 순서에 따라 실시된다.

도 3은 선택신호 (CF［m-1:0］)및 VCO주파수 (f_VCO)사이의 관계를 나타낸다. 디지털튜닝과정에서, VCO주파수 (f_VCO)는 선택신호 (CF［m-1:0］)가 변하는 것과 같 이 이산적으로 변할 수 있다. 이 과정에서, PLL부 (2)의 위상비교기 (25) 및 전하펌프 (26)의 동작이 멈추고 스위치회로 (6)는 LPF부 (4)를 바이어스회로 (5)에 접속한다. 따라서, VCO부 (1)의 제어전압 (Vtune)은 바이어스회로 (5)로부터 출력된 사전 설정된 바이어스전압에 고정된다.

이는 VCO주파수 (f_VCO)가 오직 선택신호 (CF［m-1:0］)에 의해 제어되는 것을 의미하므로, 따라서 디지털튜닝제어부 (3)은 VCO주파수 (f_VCO)를 제어한다. 선택신호 (CF［m-1:0］)는 다수의 비트들, 고정값커패시터들의 수와 같은 비트수를 포함한다. 고정값커패시터들의 조합은 선택신호 (CF［m-1:0］)의 개별적인 비트들의 값에 의해 정해지고, 선택신호 (CF［m-1:0］)가 결정되어 VCO주파수 (f_VCO)의 이산적인 변화들은 거의 규칙적인 간격을 가진다.

도 4는 VCO부 (1)에서 제어전압 (Vtune) 및 VCO주파수 (f_VCO)사이의 관계를 나타낸다.

아날로그튜닝과정에서, VCO주파수 (f_VCO)는 제어전압 (Vtune)을 바꾸는 것에 의해 변한다. 이 과정에서, 디지털튜닝제어부 (3)의 동작은 디지털튜닝 최종단계에 고정된 선택신호 (CF［m-1:0］)를 유지한 채로 멈춘다. 스위치회로 (6)는 LPF부 (4)를 전하펌프 (26)에 접속한다. 동시에, 디지털튜닝과정에서 멈췄던, 위상비교기 (25) 및 전하펌프 (26)의 동작은 개시된다. 이는 VCO주파수 (f_VCO)가 오직 제어전압 (Vtune)에 의해 제어되는 것을 의미하고, 따라서 PLL부 (2)는 VCO주파수 (f_VCO)를 제어한다.

이 실시예에 있어 PLL주파수합성기의 동작은 도 5A 및 5B에 참조해서 보다 상세하게 설명될 수 있다. 도 5A 및 5B는 PLL주파수합성기의 동작에 관한 순서도를 나타낸다.

A.디지털 튜닝의 과정

-데이타 입력 (단계 S101)

주파수분주비설정신호는 PLL부 (2) 및 디지털튜닝제어부 (3)에 입력된다. 사전 설정된 수렴범위 및 판정정밀도 또한 디지털튜닝부 (3)에 입력된다.

-제1연산회로 (34)에 의해 계산값 "q_cal'" 및 초기값 "CF_0"의 계산 (단계 S102)

주파수분주비설정신호, 사전 설정된 수렴범위 및 판정정밀도는 제1연산회로 (34)에 입력되고, 계산값 "q_cal'" 및 초기값 "CF_0"를 포함하는 두 파라미터가 계산된다. 계산값 "q_cal'" 및 초기값 "CF_0"을 계산하는 것에 관한 한은, 이하에서 설명되는, 식 (4) 및 (6)이 각각 이용된다.

-스위치회로 (6)의 절환 및 위상비교기 (25) 및 전하펌프 (26)의 동작정지 (단계 S103)

스위치회로 (6)의 입력은 바이어스회로 (5)에 접속되고 PLL부 (2)의 위상비 교기 (25) 및 전하펌프 (26)의 동작이 멈춰서 PLL부 (2)의 출력 (Iout)이 스위치회로 (6)에 입력되지 않는다.

-판정을 위한 반복회수 "k"를 "0"으로 설정 (단계 S104)

판정을 위한 반복회수 "k"는 0으로 설정된다.

-제1카운터 (31) 및 제2카운터 (32)의 재설정 (단계 S105)

제1카운터 (31) 및 제2카운터 (32)에 내부계산수들은 "0"으로 설정된다.

-"k"=0 인지 판정 (단계 S106)

반복회수 "k"가 0 인지 아닌지가 판정된다. 반복회수 "k"가 "0"이면 (단계 S106의 통과), 도 5B에 나타나 있듯이, 다음 단계가 S108이 된다. 반복회수 "k"가 "0"이 아니면 (단계 S106의 통과 실패), 다음 단계가 S107이 된다.

-제2연산회로 (35)에의한 CF［m-1:0］의 보정 ( f_VCO를 보정하는 과정) (단계 S107)

다음 단계에 설정된 선택신호 (CF［m-1:0］)는 현재 선택신호 (CF［m-1:0］) 및 비교기 (33)로부터 출력 "error"에 기초한 제2연산회로 (35)에 의하여 계산된다. (CF［m-1:0］)의 보정을 위한 식은 후술하는 식 (8)과 같이 나타난다.

-현재 CF［m-1:0］는 고정값커패시터군에 입력되어 f_VCO를 결정한다 (단계 S108)

현재 선택신호 (CF［m-1:0］)는 VCO부 (1)의 고정값커패시터군에 입력되어 VCO주파수 (f_VCO)를 바꾼다.

-프리스캐일러 (24a)에 의한 f_VCO를 분주 및 신호 f_VCO/P를 제2카운터 (32)에 입력 (단계 S109)

단계 S108에서 결정된 VCO주파수 "f_VCO"는 PLL부 (2)의 프리스캐일러 (24a)에 입력된다. 그런 다음 프리스캐일러 (24a)에 의해 분주된 분주신호 "f_VCO/P"는 NA카운터 (24b)에 입력된다.

-제1카운터 (31)로부터 출력된 출력"trig"가 "하이"에 설정되어 있는 동안 제2카운터 (32)는 신호 f_VCO/P를 계산한다 (f_VCO를 검출하는 단계) (단계 S110)

제1카운터 (31)의 계산수가 제1카운터 (31)에 설정된 "n"이 될 때까지 제1카운터 (31)로부터 출력신호 "trig"는 "하이"에 유지된다. 출력신호 "trig"가 "하이"에 설정되어 있는 기간동안 제2카운터 (32)는 P-분주신호 "f_VCO/P"를 계산한다. 제2카운터 (32)에 의해 계산결과 "q"는 비교기 (33)에 출력된다.

-비교기 (33)는 제2카운터 (32)에 의한 계산결과 "q" 및 제1연산회로 (34)에 의한 계산값 "q_cal'"사이에 차등성분을 출력 "error"로서 출력한다 (f_VCO를 판정하는 과 정) (단계 S111)

비교기 (33)는 단계 S102에서 얻어진 계산값 "q_cal'" 및 단계 S110에서 얻어진 계산값 "q"를 비교하여 그들사이에 차등성분을 얻고 출력 "error"로서 결과를 제2연산회로 (35)에 출력한다.

-k=k+1 설정 (단계 S112)

반복회수 "k"에 "1"이 더해진다.

-출력 "error"가 사전 설정된 수렴범위내인지 판정 (단계 S113)

단계 S111에서 얻어진 출력 "error"는 단계 S102에서 설정된 사전 설정된 수렴범위와 비교된다. 출력 "error"가 조건내일 때 (단계 S113의 통과), 다음 단계는 단계 S114가 될 것이다. 출력 "error"가 조건내가 아닐 때 (단계 S113의 통과 실패), 다음 단계는 단계 S105가 될 것이다.

-디지털튜닝과정이 설정된 선택신호 (CF［m-1:0］)를 유지한 채 종료 (단계 S114)

디지털튜닝과정은 현재 선택신호 (CF［m-1:0］)를 유지한 채 종료되어 진다. 그런 다음, 다음 단계는 단계 S115가 될 것이고 아날로그튜닝과정이 개시된다.

B.아날로그 튜닝의 과정

-스위치회로 (6)의 절환과 위상비교기 (25) 및 전하펌프 (26)의 동작개시 (단계 S115)

스위치회로 (6)의 입력단은 전하펌프 (6)에 접속되고, 디지털튜닝과정 동안 멈춰져왔던, 위상비교기 (25) 및 전하펌프 (26)의 동작은 개시된다.

-아날로그튜닝과정의 개시 (여기서 f_VCO가 PLL부 (2)에 의해 제어된다) (단계 S116)

PLL부 (2)는 VCO부 (1)의 제어전압 (Vtune)을 바꿔서 단계 S101에서 입력된 주파수분주비설정신호로 제공된 주파수로 VCO주파수 (f_VCO)를 수렴시킨다. 전체 과정은 VCO주파수 (f_VCO)가 수렴되면 종료된다.

다음으로, 상기 기술된 과정들에서 계산들을 위해 필요한 계산식들이 설명될 것이다.

［1］T1: 제1카운터 (31)에의 입력신호의 시간 또는 주기(T1=R/f_ref).

［2］T2: 제2카운터 (32)에의 입력신호의 시간 또는 주기(T2=P/f_VCO)_.

［3］Tg: 제1카운터 (31)에 출력 "trig"가 "하이"로 유지되는 시간(Tg=T1 ×n)

［4］n: 제1연산회로 (34)에 의해 설정된 제1카운터 (31)에 대한 설정값

［5］q: 제2카운터 (32)에 의해 계산결과

［6］q_cal': 제2카운터 (32)의 계산결과 q에 대한 계산된 이상계산값. VCO주파수 (f_VCO)가 주파수분주비설정신호에 의해 설정된 주파수와 같아지면 제2카운터 (32)에 의해 얻어진 계산결과는 q_cal'이 된다.

［7］freso: 제2카운터 (32)의 계산결과 q가 "1"을 바꾸는 때 VCO주파수의 변화량들 (freso = f_VCO(q+1) - (f_VCO (q)).

［8］(f_VCO_0: 선택신호 (CF［m-1:0］)= 0인 때 VCO주파수

［9］CF_0: 디지털튜닝의 초기상태의 선택신호 (CF［m-1:0］)

［10］내부이상계산식: 선택신호 (CF［m-1:0］) 및 1차 방정식에 의해 정의된 VCO주파수 (f_VCO)의 관계. (f_VCO = f_VCO_0 - freso ×(CF［m-1:0］))

［11］N: PLL부 (2)의 SIG-분주기 (24)의 주파수분주비 (f_VCO = f_ref ×N ).

도 6은 제1카운터 (31) 및 제2카운터 (32)의 계산동작 사이의 관계를 나타낸다. 도6에 나타난 관계로부터, 이하를 얻을 수 있다:

Tg = T1 ×n ≒ T2 ×q (1)

계산결과 q가 ±1의 오차이므로, 기호 " ≒"가 식 (1)에서 사용되지만, 기호 " ≒"는 이하에서 "="로 간단하게 표기될 것이다.

정의 ［1］및［2］ 및 식 (1)로부터,

(R / f_ref) ×n = (f / (f_VCO) ×q, 그러므로

(f_VCO = q ×f_ref×P/(R ×n)

여기서, 식을 간단하게 하기 위하여, R=1이라 가정하면,

(f_VCO = q ×f_ref ×P/n (2)

정의 ［11］ 및 식 (2)로부터,

q = (f_VCO/ f_ref) ×(n/P), 그러므로

q = N ×n/P (3)

식 (3)의 우항을 살펴보면, VCO주파수 (f_VCO)가 바뀔 때 "N"만 바뀐다. 그러므로, 식 (3)을 통해 주파수분주비설정신호에 기초한 이상계산값 "q_cal'"을 얻을 수 있다.

q에 이상계산값인 계산값 "q_cal'"은 다음과 같이 계산될 수 있다.

q_cal' = N ×n/P (4)

정의［7］ 및 식 (2)로부터,

freso = ｛(q + 1) × f_ref × P/n｝ - ｛(q) × f_ref × P/n｝

= f_ref × P/n (5)

정의 ［10］ 및 식 (5)로부터,

(f_VCO = (f_VCO_0 - (f_{ref ×} P/n) × CF［m-1:0］

CF［m-1:0］ = (f_VCO_0 / f_ref ) × (n/P) - (N × n / P) (6)

여기서, 식 (6)의 우항을 살펴보면, 선택신호 CF［m-1:0］= 0인때 얻어진 VCO주파수 (f_VCO_0)가 미리 저장되었다면, VCO주파수 (f_VCO)가 바뀔 때 "N"만 바뀐다. 그러므로, 식 (6)을 통해 선택신호 (CF［m-1:0］)의 초기값인 값 (CF_0)을 계산하는 것이 가능하다.

선택신호 (CF［m-1:0］)의 초기값 (CF_0)은 다음의 식을 통해 얻을 수 있다.

CF_0 = (f_VCO_0 / f_ref) × (n / P) - (N × n / P)

제2비교기 (33)의 출력은,

error = q - q_cal' (7)

그러므로, 다음 식은 제2연산회로 (35)에서 계산된다,

CF(k) = CF(k-1) - error,

여기서 k는 판정을 위한 반복회수 이다.

여기서, 설정 판정정밀도에 기초한 오차값에 가중치를 더할 필요가 있으므로, 선택신호 (CF［m-1:0］)은 다음과 같다,

CF(k) = CF(k-1) - error × n_max / n (8)

앞서 언급한 바와 같이, "광대역화" 및 "고속응답"은 종래의 PLL주파수합성기들에서 서로 양립할 수 없다는 문제가 있었다. 그러나, 본 발명에 따른 실시예의 PLL주파수합성기에 있어 이런 균형을 취하는 일(trade-off)이 해결되었다. 이런 균형을 취하는 일을 해결하기 위한 메카니즘(mechanism)은 이하에서 설명될 것이다.

PLL주파수합성기의 "광대역화"은 도 2에 나타난 바와 같이 고정값커패시터군 (12)으로 구성되는 고정값커패시터들의 수가 증가하는 것에 의해 실현될 수 있다. 고정값커패시터군 (12)을 구성하는 고정값커패시터들의 증가는, 도 3에 나타난 그래프의 가로축, 선택신호 (CF［m-1:0］)의 범위가, 이미 유지된 VCO주파수 (f_VCO)의 기울기 특성을 가지고, 증가한다는 것을 의미한다.

예를 들면, 선택신호 (CF［m-1:0］)가 이진수로 주어진때, 선택신호 (CF［m-1:0］)의 범위가 0 내지 2^m-1이 된다. m=3 인때(고정값커패시터군 (12)에서, 이진수로 가중치에 의해 정의된, 3개의 고정값커패시터들이 포함된때), 선택신호 (CF［m-1:0］)의 범위가 0 내지 7이 된다. m=10 인때(고정값커패시터군 (12)에서, 이진수로 가중치에 의해 정의된, 10개의 고정값커패시터들이 포함된때), 선택신호 (CF［m-1:0］)의 범위는 0 내지 1023이 된다. 도 3에서 선택신호 (CF［m-1:0］)에 대한 VCO주파수 (f_VCO)의 기울기 특성이 변하지 않는다면, VCO주파수 (f_VCO)의 범위는 128배 증가된다.

"광대역화"에 추가하여, PLL주파수합성기의 "고속응답"이 다음과 같이 실현될 수 있다.

상기 설명된 바와 같이, m=10 및 선택신호가 10 비트-이진수로 표현되는 때에, PLL주파수합성기의 "광대역화"를 실현시키는데, 선택신호 (CF［9:0］)가 0 내지 1023이 된다. 이 경우에, 종래에는, 선택신호 (CF［m-1:0］)의 초기값이 "0"인때 VCO주파수 (f_VCO)를 판정하는 과정이 최대 1023회 반복되는 것이 필요하다. 반복회수를 줄이기 위하여 (CF［m-1:0］)의 초기값이 "511"로 설정되는 경우라도, VCO주파수 (f_VCO)를 판정하는 과정은 최대 512회 필요하다.

반면에, PLL주파수합성기의 본 실시예에 있어 다음의 3가지 방법을 적용하는 것에 의해 PLL주파수합성기의 수렴시간을 단축시키는 것이 가능하다.

1. 선택신호 (CF［m-1:0］)의 초기값이 PLL부 (2)에 입력된 주파수분주비설 정신호에 기초하여 결정된 PLL부 (2)의 SIG분주기 (24)의 분주값 "N" 및 식(6)에 의해 얻어진다. 이는 식 (6)을 통해 VCO주파수 (f_VCO)의 최종값에 기초하여 계산값 (CF_0)이 이용되고, 선택신호 (CF［m-1:0］)를 판정하는 과정을 위한 초기값이 최종기대값에 근접하게 설정될 수 있고, 따라서 PLL주파수합성기의 수렴시간을 위한 반복회수의 수가 줄어들 수 있다는 것을 의미한다.

2. 현재 VCO주파수 (f_VCO) 및 VCO주파수 (f_VCO)의 기대값 사이에 차등성분을 계산하는 것이 가능하여 차등성분에 기초한 피드백을 야기한다.

도 5A 및 5B에서 현재 실시예의 순서도에 나타난 바와 같이, 단계 S110에 VCO주파수 (f_VCO)를 검출하는 과정 및 단계 S111에 VCO주파수 (f_VCO)를 판정하는 과정후에 미리 설정된 수렴범위를 만족시키지 않는다면, 보정된 선택신호 (CF［m-1:0］)가 단계 S107의 VCO주파수 (f_VCO)를 보정하는 과정에서 식 (8)을 통해 계산된다.

이는, 이진 테스트로 VCO주파수 (f_VCO)를 보정하는 종래의 과정에서 "+1" 또는 "-1"에 의해 VCO주파수 (f_VCO)는 바뀔 수 있지만, 본 실시예에 따라 현재 VCO주파수 (f_VCO) 및 VCO주파수 (f_VCO)의 기대값 사이에 차등성분에 의해 VCO주파수 (f_VCO)를 보정하는 것이 가능하다. 그러므로 VCO주파수 (f_VCO)를 판정하는 반복회수가 감소될 수 있을 것이다.

3. 판정정밀도는 외부에서 설정될 수 있다.

도 7에 나타난 바와 같이, 판정정밀도 및 판정에 필요한 시간은 균형을 취하 는 관계(양호한 판정정밀도 = 긴 판정시간)를 가질 수 있다. 그러므로, 초기에는 나쁘게(거칠게) 최후에는 좋게(양호하게) 판정정밀도가 설정되는 것에 의해, 판정에 필요한 시간을 최소화할 수 있다.

따라서, "광대역화"가 PLL주파수합성기의 본 실시예에 있어 실현되더라도 PLL주파수합성기의 "고속응답"이 실현될 수 있다.

제2실시예

본 발명의 PLL주파수합성기는 LC공진기를 가진 발진기 (LC발진기)를 포함한다. LC발진기의 VCO주파수는 다음 식에 의해 결정된다.

(fV_CO) = 1 / 2π√(L × C)

여기서 π는 원주율이다. LC발진기는 반도체 기판위에 형성되었을 때, 동일한 선택신호 (CF［m-1:0］)에 대하여 제조단계에서 발생된 인덕터(L) 및 용량(C)의 변화들은 도 8에 나타난 바와 같이 VCO주파수 (f_VCO)의 특성들의 변화들을 야기한다.

제1연산회로 (34)에 의해 정의 ［10］에 나타난 상기 설명된 내부이상계산식에 기초하여 초기값 (CF_0)이 계산된다. 도 8에 나타난 바와같이, 제조과정 동안 야기된 제조품의 변화들은, 계산된 초기값 (CF_0) 및 선택신호 (CF［m-1:0］) 및 VCO주파수 (f_VCO)사이의 관계의 실제 특성들 사이에 오차를 야기한다. 차례로, 상기 의 오차는 수렴 테스트를 위한 반복시간들의 증가를 야기한다. 따라서 수렴을 위해 필요한 시간이 또한 증가된다.

이 실시예에서, 비록 계산된 초기값 (CF_0) 및 선택신호 (CF［m-1:0］) 및 VCO주파수 (f_VCO) 사이 관계의 실제 특성들 사이에 오차가 있을지라도, 수렴테스트를 위한 반복회수들 또는 수렴을 위해 필요한 시간의 증가를 막을 수 있다.

도 9는 본 발명에 따른 제2실시예의 PLL주파수합성기의 회로구성도를 나타낸다.

도 9에 나타난 바와 같이, 본 PLL주파수합성기는 발진기부(VCO unit) (1), 위상제어부(PLL unit) (2), 디지털튜닝제어부 (3A), 저역여파기부(LPF unit) (4), 바이어스회로 (5) 및 스위치회로 (6)를 포함한다. 도 9를 참조하여, 제1실시예에서 언급된 도 1에 설명된 것들과 유사한 부품들은 동일한 숫자로 주어지고, 상기 설명은 경우에 따라서 생략될 수 있다.

디지털튜닝제어부 (3A)는 제1카운터 (31), 제2카운터 (32), 비교기 (33), 제1연산회로 (34), 제2연산회로 (35A) 및 f_VCO 초기값레지스터를 포함한다.

제2연산회로 (35A)는 비교기 (33)로부터 출력 "error"에 기초한 선택신호 (CF［m-1:0］)를 보정하고, 과정의 초기에 비교기 (33)로부터 출력 "error"에 기초한 선택신호 (CF［m-1:0］)의 차등값 (△CF)을 계산한다. f_VCO 초기값레지스터 (36)은 제2연산회로 (35A)에 의해 계산된 (선택신호CF［m-1:0］)의 차등값 (△CF)을 저장한다.

이 실시예에 있어 PLL주파수합성기의 동작은 도 10 및 도 11에 참조하여 좀더 상세하게 설명될 수 있다.

A.디지털 튜닝의 과정

-데이타 입력 (주파수분주비설정신호, 사전 설정된 수렴범위, 및 판정정밀도) (단계 S201)

주파수분주비설정신호는 PLL부 (2) 및 디지털튜닝제어부 (3A)에 입력된다. 사전 설정된 수렴범위 및 판정정밀도는 또한 디지털튜닝제어부 (3A)에 입력된다.

-전원이 켜진후 첫 번째 동작인지 판정 (단계 S202)

첫 번째 동작이면 (단계 S202의 통과), S203 단계로 간다. 두 번째 또는 그 후 동작이면 (단계 S202의 통과 실패), S214 단계로 간다.

-f_VCO의 기대값으로 사용대역의 중심 주파수를 설정 (단계 S203)

f_VCO의 기대값은 디지털튜닝과정 및 아날로그튜닝과정 후에 최종적으로 얻을 수 있는 VCO주파수 (f_VCO)이다. 여기서, 사용대역의 중심주파수는 f_VCO의 기대값으로 설정된다. 그런 다음, 다음 단계로, 내부이상계산식에 의해 얻어진 선택신호 (CF［m-1:0］) 및 실제 선택신호 (CF［m-1:0］)의 사이에 차등값이 검출된다.

-제1연산회로 (34)에 의해 계산값 "q_cal'" 및 초기값 "CF_0"을 계산 (단계 S204)

계산값 "q_cal'" 및 초기값 "CF_0"를 포함하는 두 개의 파라미터들은 단계 S203에서 얻어진 f_VCO의 기대값에 기초하여 계산된다. 상기 설명된, 계산식 (4) 및 (6)는 각각 "q_cal'" 및 "CF_0"을 얻는 것에 사용된다.

-스위치회로 (6)의 절환 및 위상비교기 (25) 및 전하펌프 (26)의 동작정지 (단계 S205)

스위치회로 (6)의 입력단은 바이어스회로 (5)에 접속되어 있고 PLL부 (2)의 비교기 (25) 및 전하펌프 (26)의 동작이 멈춰져 PLL부 (2)의 출력 (Iout)은 스위치회로 (6)에 입력되지 않는다.

-제1카운터 (31) 및 제2카운터 (32)의 재설정 (단계 S206)

제1카운터 (31) 및 제2카운터 (32)에 내부계산수들은 "0"으로 설정된다 (카운터 재설정).

-VCO주파수 (f_VCO)는 CF_0이 고정값커패시터군에 입력되는 것으로 결정된다. (단계 S207)

선택신호 (CF［m-1:0］)의 초기값 "CF_0"은 VCO부 (1)의 고정값커패시터군 (12)에 입력된다. 그런 다음, VCO주파수 (f_VCO)가 결정된다.

-프리스캐일러 (24a)에 의해 f_VCO를 분주 및 제2카운터 (32)에 신호 f_VCO/p를 입력 (단계 S208)

단계 S207에서 결정된 VCO주파수 (f_VCO)는 PLL부 (2)의 프리스캐일러 (24a)에 입력된다. 그런 다음 프리스캐일러 (24a)에 의해 분주된 분주신호 "f_VCO/P"는 제2카운터 (32)에 입력된다.

-제1카운터 (31)로부터 출력 "trig"가 "하이"에 설정되어 있는 동안 제2카운터 (32)는 신호 f_VCO/P를 계산한다. (f_VCO를 검출하는 제1과정) (단계 S209)

제1카운터 (31)로부터 출력신호 "trig"는 제1카운터 (31)의 계산수가 제1카운터 (31)에 설정된 "n"이 될 때까지 "하이"로 유지된다. 제2카운터 (32)는 출력신호 "trig"가 "하이"로 설정되어 있는 동안에 P-분주신호 "f_VCO/P"를 계산한다. 제2카운터 (32)에 의해 계산된 계산결과 "q"는 비교기 (33)에 출력된다.

-비교기 (33)은 제2카운터 (32)에 의해 계산결과 "q" 및 제1연산회로 (34)에 의해 계산값 "q_cal'"의 사이에 차등성분을 출력 "error"로 출력한다 (f_VCO를 판정하는 제1과정) (단계 S210)

비교기 (33)은 단계 S204에서 얻어진 계산값 "q_cal'" 및 단계 S209에서 얻어진 계산값 "q"를 비교하여 그들사이에 차등성분을 얻고 제2연산회로 (35A)에 출력 "error"로 결과를 출력한다.

-출력 "error"로부터 "△CF" 구함 및 f_VCO 초기값레지스터 (36)에 그것을 저장 (단계 S211)

단계 S210에서 얻어진 출력 "error"는 f_VCO가 VCO주파수의 중심치인 내부이상계산식 및 VCO주파수 (f_VCO)의 실제 특성들의 사이에 차등성분이다. 이 차등성분은 선택신호 (CF［m-1:0］)의 차등값 "△CF"으로 f_VCO 초기값레지스터에 저장된다. 그런 다음, 이 "△CF"는 항상 초기값 "CF_0"을 계산하는 것으로 이용된다.

-주파수분주비설정신호에 기초하여 얻어진 주파수로 f_VCO의 기대값을 재설정 (단계 S212)

사용대역중심 주파수가 단계 S203 내지 S211에서 f_VCO의 기대값으로 설정되지만, f_VCO의 기대값은 주파수분주비설정신호에 기초하여 얻어진 주파수로 재설정된다.

-제1연산회로 (34)에 의해 "q_cal'" 및 초기값 "CF_0"의 계산, 및 차등값 "△CF"로 "CF_0"의 보정 (단계 S213)

주파수분주비설정신호, 사전 설정된 수렴범위 및 판정정밀도는 제1연산회로 (34)에 입력되고 계산값 "q_cal'" 및 초기값 "CF_0"을 포함하는 두 개의 파라미터들은 계산된다. 계산값 "q_cal'"을 계산하는 것에 관하여는 상기 설명된 계산식 (4)가 이용된다. 초기값 "CF_0"을 계산하는 것에 관한 한은, 다음 식 (9)가 이용된다.

CF_0 = ((fV_CO)_0 / f_ref) × (n/P) - (N × n / P) - △CF (9)

그런 다음, 단계 S216로 간다.

-제1연산회로 (34)에 의해 "n", 계산값 "q_cal'", 및 초기값 "CF_0"의 계산 및 차등값 "△CF"로 "CF_0"의 보정 (단계 S214)

주파수분주비설정신호, 사전 설정된 수렴범위 및 판정정밀도는 제1연산회로 (34)에 입력되고 계산값 "q_cal'" 및 초기값 "CF_0"을 포함하는 두 개의 파라미터들은 계산된다. 계산값 "q_cal'" 및 초기값 "CF_0"을 계산하는 것에 관한 한은, 상기 설명된, 식(4) 및 (9)가 각각 이용된다.

-스위치회로 (6)의 절환과 위상비교기 (25) 및 전하펌프 (26)의 동작정지. (단계 S215)

스위치회로 (6)의 입력단은 바이어스회로 (5)에 접속되고, PLL부 (2)의 위상 비교기 (25) 및 전하펌프 (26)의 동작이 멈춰져 PLL부 (2) 의 출력이 스위치회로에 입력되지 않는다.

-판정을 위한 반복회수 "k"에 "0"을 설정 (단계 S216)

판정을 위한 반복회수 "k"는 "0"으로 설정된다.

-제1카운터 (31) 및 제2카운터 (32)를 재설정 (단계 S217)

제1카운터 (31) 및 제2카운터 (32)에서 내부계산수들을 "0"으로 재설정한다.

-"k"=0 인지 판정 (단계 S218)

반복회수 "k"가 0인지 아닌지가 판정된다. 반복회수 "k"가 "0"이면 (단계 S218의 통과), 단계 S220로 간다. 반복수 "k"가 0이 아니면 (단계 S218 통과 실패), 단계 S219로 간다.

-제2연산회로 (35A)에 의해 CF［m-1:0］의 보정 (f_VCO를 보정하는 과정) (단계 S219)

다음 단계에 설정된 선택신호 (CF［m-1:0］)는 본 발명 선택신호 (CF［m-1:0］) 및 비교기 (33)로부터 출력 "error"에 기초한 제2연산회로 (35A)에 의해 식 (8)을 통해 계산된다.

-현재 CF［m-1:0］가 고정값커패시터군에 입력된 때 f_VCO가 결정된다 (단계 S220)

현재 선택신호 CF［m-1:0］는 VCO부 (1)의 고정값커패시터군 (12)에 출력되어 VCO주파수 (f_VCO)를 바꾼다.

-프리스캐일러 (24a)에 의해 f_VCO를 분주 및 제2카운터 (32)에 신호 f_VCO/P를 입력 (단계 S221)

단계 S220에서 결정된 VCO주파수 (f_VCO)는 PLL부 (2)의 프리스캐일러 (24a)에 입력된다. 그런 다음 프리스캐일러 (24a)에 의해 분주된 분주신호 "f_VCO/P"는 제2카운터 (32)에 입력된다.

-제1카운터 (31)로부터 출력 "trig"가 "하이"에 설정되어 있는 동안 제2카운터 (32)는 신호 f_VCO/P를 계산한다 (f_VCO를 검출하는 제2과정) (단계 S222)

제1카운터 (31)로부터 출력신호 "trig"는 제1카운터 (31)의 계산수가 제1카운터 (31)에 설정된 "n"으로 될 때까지 "하이"로 유지된다. 제2카운터 (32)는 출력신호 "trig"가 "하이"에 설정되어 있는 기간동안 P-분주신호 "f_VCO/P"를 계산한다. 제2카운터 (32)에 의해 계산된 계산결과 "q"는 비교기 (33)에 출력된다.

-비교기 (33)는 제2카운터 (32)에 의해 계산결과 "q" 및 제1연산회로 (34)에 의해 계산값 "q_cal'"의 사이의 차등성분을 출력한다 (f_VCO를 판정하는 제2과정) (단계 S223)

비교기 (33)은 단계 S213에서 얻어진 계산값 "q_cal'" 및 단계 S214에서 얻어진 계산값 "q"를 비교하여 그들사이에 차등성분을 얻고 제2연산회로 (35A)에 출력 "error"로 결과를 출력한다.

-k=k+1 설정 (단계 S224)

반복회수 "k"에 "1"이 더해진다.

-출력 "error"가 사전 설정된 수렴범위내인지 판정 (단계 S225)

단계 S223에서 얻어진 출력 "error"는 단계 S201에서 설정된 사전 설정된 수렴범위와 비교된다. 출력 "error"가 조건내이면 (단계 S225의 통과), 다음 단계는 S226이 될 것이다. 출력 "error"가 조건내가 아니면 (단계 S225 통과 실패), 다음 단계는 단계 S217이 될 것이다.

-디지털튜닝과정은 설정된 선택신호 (CF［m-1:0］)를 유지하는 것으로 종료된다. (단계 S226)

디지털튜닝과정은 현재 선택신호 (CF［m-1:0］)를 유지하는 것으로 종료된다. 그런 다음, 다음 단계는 단계 S227이 될 것이다.

B.아날로그 튜닝의 과정

-스위치회로 (6)의 절환 및 위상비교기 (25) 및 전하펌프 (26)의 동작개시 (단계 S227)

스위치회로 (6)의 입력단은 전하펌프 (6)에 접속되고, 디지털튜닝과정 동안 멈춰있었던, 위상비교기 (25) 및 전하펌프 (26)의 동작이 개시된다.

-아날로그튜닝과정을 개시 (f_VCO가 PLL부 (2)에 의해 제어된다) (단계 S228)

PLL부 (2)는 VCO부 (1)의 제어전압 (Vtune)을 바꿔서 VCO주파수 (f_VCO)가 단계 S201에서 입력된 주파수분주비설정신호로 제공된 주파수에 수렴하게 한다. 전체 과정은 VCO주파수 (f_VCO)가 수렴할 때 종료된다.

따라서, 도 12에 나타난 바와 같이, 내부계산식의 특징들은 f_VCO 초기값레지스터 (36)에 저장된 차등값 (△CF)에 따라 바뀐다.

제2실시예의 PLL주파수합성기에서는, 제1실시예의 개선효과들에 다음의 개선효과까지 추가로 얻어진다.

f_VCO의 기대값에 가까운 선택신호 (CF［m-1:0］)의 초기값 "CF_0"은 내부이상계산식 및 f_VCO의 실제 특징들 사이에 차등값 "△CF"를 이용하여 얻을 수 있다. 그 것의 기대값에 가까운 선택신호 (CF［m-1:0］)의 초기값 "CF_0"이 얻어지므로, 판정시간을 줄일 수 있다.

그러므로, 이 실시예에 있어, 제조과정에서 발생된 인덕커(L) 및 용량(C)의 변화들이 동일한 선택신호 (CF［m-1:0］)에 대한 VCO주파수 (f_VCO)의 특성들의 변화들을 야기하더라도 판정을 위한 수 또는 시간의 증가를 막을 수 있다.

본 발명의 바람직한 실시예를 참조하여 설명되었지만, 당해 기술분야의 숙련된 자들에게 실시예는 오직 전형적인 것이고, 다양한 변화들이 본 발명의 범위로부터 벗어남 없이 만들어질 수 있다는 것이 명백하다.

예를 들면, 고정값커패시터군 (12)의 각각에 있어서 포함된 고정값커패시터들의 수는 임의로 설정될 수 있고, 선택신호 CF［m-1:0］의 비트 길이 또한 임의로 설정될 수 있다.

본 발명에 따라 PLL주파수합성기는 다양한 발신 및 수신주파수들을 가지는 이동전화기 및 다양한 라디오통신장비들에 널리 적용될 수 있다.

본 발명에 따르면, LC-탱크회로에 병렬로 접속된 고정값커패시터들의 조합을 선택하는 선택신호의 초기값이 사전 설정된 주파수분주비설정신호에 기초하여 얻어지므로, 수렴을 위한 반복시간의 수가 감소할 수 있다.

본 발명에 따르면, 선택신호가 현재 실제값 및 계산된 기대값 사이의 차이에 따라서 피드백(feedback)에 의해 보정되어지므로, 수렴을 위한 반복회수가 감소할 수 있다. 더욱이, 본 발명에 따라, 판정정밀도가 외부에서 정해질 수 있으므로, 수렴을 위한 반복회수가 줄어들 수 있다. 따라서, 본 발명에 따라, 수렴을 위한 반복회수가 줄어들어 위상제어루프주파수합성기에 있어 "고속응답"과 "광대역화"의 두가지 요구를 가장 짧은 수렴시간에 실현될 수 있다.

Claims

인덕터 및 용량이 입력전압에 의존하여 변하는 가변커패시터를 포함하는 LC-탱크회로;

상기 LC-탱크회로에 병렬로 접속된 고정값커패시터군;

상기 LC-탱크회로 및 상기 고정값커패시터군에 의해 결정된 주파수를 가지는 신호를 출력하는 전압제어발진부;

기준주파수의 분주주파수를 가지는 제1신호 및 상기 전압제어발진부로부터 출력된 상기 주파수의 분주주파수를 가지는 제2신호 사이의 오차성분에 기초하여 출력전류를 발생시키는 위상제어부;

상기 제2신호의 분주비에 관한 정보를 포함하는 주파수분주비설정신호에 기초하고 상기 LC-탱크회로에 병렬로 접속된 상기 고정값커패시터들의 조합을 결정하는 선택신호를 출력하고, 상기 선택신호에 기초한 상기 고정값커패시터군으로부터 선택된 상기 고정값커패시터들을 상기 LC-탱크회로에 병렬로 접속하는 것을 제어하는 고정값커패시터제어부; 및

고정바이어스전압 및 상기 위상제어부으로부터 출력된 상기 출력전류를 변환하는 것에 의해 얻어진 전압 중 어느 하나를 선택하고, 상기 LC-탱크회로의 상기 가변커패시터에 선택된 전압을 입력하는 가변커패시터제어부를 포함하여 이루어지는 위상제어루프주파수합성기.
제 1 항에 있어서,

상기 고정값커패시터제어부는 상기 가변커패시터제어부가 상기 고정바이어스전압을 선택하는 동안 선택신호를 변하도록 동작되어 최적의 선택신호를 결정하고, 상기 가변커패시터제어부는 상기 고정값커패시터제어부가 고정되어 상기 최적의 선택신호를 출력하도록 고정되는 동안 상기 위상제어부으로부터 출력된 상기 출력전류를 변환하는 것에 의해 얻어진 상기 전압을 선택하도록 동작되는 위상제어루프주파수합성기.
제 1 항에 있어서,

상기 고정값커패시터제어부는 상기 주파수분주비설정신호에 기초하여 상기 선택신호의 초기값을 결정하는 위상제어루프주파수합성기.
제 2 항에 있어서,

상기 고정값커패시터제어부는 상기 주파수분주비설정신호에 기초하여 상기 선택신호의 초기값을 결정하는 위상제어루프주파수합성기.
제 1 항에 있어서,

상기 고정값커패시터제어부는:

상기 제1신호를 계산하는 제1카운터;

상기 제1카운터가 상기 제1신호의 사전 설정된 수들을 계산하는 동안 상기 제2신호의 카운트 수를 계산하는 제2카운터;

상기 제1신호의 상기 사전 설정된 수들이 계산되어지는 동안 상기 제2신호의 상기 카운트수에 대한 이상값을 계산하는 계산하는 계산부; 및

상기 제2카운터에 의해 계산된 상기 카운트수 및 상기 계산부에 의해 계산된 상기 이상값을 비교하여 그것으로부터 차등성분을 출력하는 비교기를 포함하고,

상기 고정값커패시터제어부가 상기 차등성분에 기초하여 상기 선택신호를 보정하여 전압제어발진에 출력하는 위상제어루프주파수합성기.
제 2 항에 있어서,

상기 고정값커패시터제어부는:

상기 제1신호를 계산하는 제1카운터;

상기 제1카운터가 상기 제1신호의 사전 설정된 수들을 계산하는 동안 상기 카운트2의 수를 계산하는 제2카운터;

상기 제1신호의 상기 사전 설정된 수들이 계산되어지는 동안 상기 제2신호의 상기 카운트수에 대한 이상값을 계산하는 계산하는 계산부; 및

상기 제2카운터에 의해 계산된 상기 카운트수 및 상기 계산부에 의해 계산된 상기 이상값을 비교하여 그것으로부터 차등성분을 출력하는 비교기를 포함하고,

상기 고정값커패시터제어부가 상기 차등성분에 기초하여 상기 선택신호를 보정하여 전압제어발진에 출력하는 위상제어루프주파수합성기.
제 3 항에 있어서,

상기 고정값커패시터제어부는:

상기 제1신호를 계산하는 제1카운터;

상기 제1카운터가 상기 제1신호의 사전 설정된 수들을 계산하는 동안 상기 카운트2의 수를 계산하는 제2카운터;

상기 제1신호의 상기 사전 설정된 수들이 계산되어지는 동안 상기 제2신호의 상기 카운트수에 대한 이상값을 계산하는 계산하는 계산부; 및

상기 제2카운터에 의해 계산된 상기 카운트수 및 상기 연산부에 의해 계산된 상기 이상값을 비교하여 그것으로부터 차등성분을 출력하는 비교기를 포함하고,

상기 고정값커패시터제어부가 상기 차등성분에 기초하여 상기 선택신호를 보정하여 전압제어발진에 출력하는 위상제어루프주파수합성기.
제 5 항에 있어서,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 판정정밀도의 설정을 승인하고 상기 판정정밀도에 기초한 상기 제1신호의 상기 사전 설정된 수들을 설정하는 카운트수설정부를 포함하는 위상제어루프주파수합성기.
제 6 항에 있어서,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 판정정밀도의 설정을 승인하고 상기 판정정밀도에 기초한 상기 제1신호의 상기 사전 설정된 수들을 설정하는 카운트수설정부를 포함하는 위상제어루프주파수합성기.
제 7 항에 있어서,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 판정정밀도의 설정을 승인하고 상기 판정정밀도에 기초한 상기 제1신호의 상기 사전 설정된 수들을 설정하는 카운트수설정부를 포함하는 위상제어루프주파수합성기.
제 5 항에 있어서,

상기 고정값커패시터제어부는 상기 선택신호가, 초기차등성분으로서, 사용대역의 중심주파수에 기초하여 결정되어지는 때에 상기 비교기에 의해 얻어진 상기 차등성분을 저장하는 기억부를 포함하고,

상기 고정값커패시터제어부는 상기 초기차등성분이 상기 기억부에 저장되는 때에 상기 초기차등성분에 기초하여 상기 선택신호의 초기값을 결정하는 위상제어루프주파수합성기.
제 6 항에 있어서,

상기 고정값커패시터제어부는 상기 선택신호가, 초기차등성분으로서, 사용대역의 중심주파수에 기초하여 결정되어지는 때에 상기 비교기에 의해 얻어진 상기 차등성분을 저장하는 기억부를 포함하고,

상기 고정값커패시터제어부는 상기 초기차등성분이 상기 기억부에 저장되는 때에 상기 초기차등성분에 기초한 상기 선택신호의 초기값을 결정하는 위상제어루프주파수합성기.
제 7 항에 있어서,

상기 고정값커패시터제어부는 상기 선택신호가, 초기차등성분으로서, 사용대역의 중심주파수에 기초하여 결정되어지는 때에 상기 비교기에 의해 얻어진 상기 차등성분을 저장하는 기억부를 포함하고,

상기 고정값커패시터제어부는 상기 초기차등성분이 상기 기억부에 저장되는 때에 상기 초기차등성분에 기초한 상기 선택신호의 초기값을 결정하는 위상제어루프주파수합성기.
제 8 항에 있어서,

상기 고정값커패시터제어부는 상기 선택신호가, 초기차등성분으로서, 사용대역의 중심주파수에 기초하여 결정되어지는 때에 상기 비교기에 의해 얻어진 상기 차등성분을 저장하는 기억부를 포함하고,

상기 고정값커패시터제어부는 상기 초기차등성분이 상기 기억부에 저장되는 때에 상기 초기차등성분에 기초한 상기 선택신호의 초기값을 결정하는 위상제어루프주파수합성기.
제 5 항에 있어서,

상기 고정값커패시터제어부는 상기 비교기로부터 출력된 상기 차등성분이 사전 설정된 수렴범위내인지 아닌지 판정하는 판정부를 포함하고,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 과정의 종료를 나타내는 종료 신호를 출력하는 위상제어루프주파수합성기.
제 6 항에 있어서,

상기 고정값커패시터제어부는 상기 비교기로부터 출력된 상기 차등성분이 사전 설정된 수렴범위내인지 아닌지 판정하는 판정부를 포함하고,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 과정의 종료를 나타내는 종료 신호를 출력하는 위상제어루프주파수합성기.
제 7 항에 있어서,

상기 고정값커패시터제어부는 상기 비교기로부터 출력된 상기 차등성분이 사전 설정된 수렴범위내인지 아닌지 판정하는 판정부를 포함하고,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 과정의 종료를 나타내는 종료 신호를 출력하는 위상제어루프주파수합성기.
제 8 항에 있어서,

상기 고정값커패시터제어부는 상기 비교기로부터 출력된 상기 차등성분이 사전 설정된 수렴범위내인지 아닌지 판정하는 판정부를 포함하고,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 과정의 종료를 나타내는 종료 신호를 출력하는 위상제어루프주파수합성기.
제 11 항에 있어서,

상기 고정값커패시터제어부는 상기 비교기로부터 출력된 상기 차등성분이 사전 설정된 수렴범위내인지 아닌지 판정하는 판정부를 포함하고,

상기 고정값커패시터제어부는 상기 고정값커패시터제어부의 과정의 종료를 나타내는 종료 신호를 출력하는 위상제어루프주파수합성기.