JPH08288845A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08288845A JPH08288845A JP7084141A JP8414195A JPH08288845A JP H08288845 A JPH08288845 A JP H08288845A JP 7084141 A JP7084141 A JP 7084141A JP 8414195 A JP8414195 A JP 8414195A JP H08288845 A JPH08288845 A JP H08288845A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力する基準信号の周波数が変化したときの
クロック周波数が安定するまでの収束時間を短くしたＰ
ＬＬ回路を提供することを目的としている。 【構成】 基準信号と１／Ｎ分周器４よりの比較信号と
の位相差を検出する位相比較部１と、ＬＰＦ２と、ＶＣ
Ｏ３と、該ＶＣＯよりのクロック信号を１／Ｎ分周する
１／Ｎ分周器４とで構成するＰＬＬ回路において、周波
数に対応した電圧Ｖｃｓを予め生成する複数の初期電圧
生成部５と、前記電圧Ｖｃｓと前記ＬＰＦよりのＶＣＯ
制御電圧Ｖｃとを切り換えてＶＣＯに入力する第１のセ
レクタ６と、前記基準信号の周波数を判別する周波数判
別部７と、該周波数判別結果から、周波数の変化を検出
する周波数変化検出部８と、前記判別結果ならびに周波
数変化検出結果から前記第１のセレクタの切り換え制御
信号および前記１／Ｎ分周器のリセット信号を一定時間
出力する制御信号発生部９とを設けた。
クロック周波数が安定するまでの収束時間を短くしたＰ
ＬＬ回路を提供することを目的としている。 【構成】 基準信号と１／Ｎ分周器４よりの比較信号と
の位相差を検出する位相比較部１と、ＬＰＦ２と、ＶＣ
Ｏ３と、該ＶＣＯよりのクロック信号を１／Ｎ分周する
１／Ｎ分周器４とで構成するＰＬＬ回路において、周波
数に対応した電圧Ｖｃｓを予め生成する複数の初期電圧
生成部５と、前記電圧Ｖｃｓと前記ＬＰＦよりのＶＣＯ
制御電圧Ｖｃとを切り換えてＶＣＯに入力する第１のセ
レクタ６と、前記基準信号の周波数を判別する周波数判
別部７と、該周波数判別結果から、周波数の変化を検出
する周波数変化検出部８と、前記判別結果ならびに周波
数変化検出結果から前記第１のセレクタの切り換え制御
信号および前記１／Ｎ分周器のリセット信号を一定時間
出力する制御信号発生部９とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ回路に係わり、
とくに、複数の周波数に対応するものに関する。
とくに、複数の周波数に対応するものに関する。
【０００２】
【従来の技術】ＰＬＬ回路は、図９に示すように、入力
する基準信号Ｓｒｅｆと１／Ｎ分周器４よりの比較信号
ｆｃｍｐの位相を比較して位相差検出信号Ｓｓを出力す
る位相比較部１と、前記位相差検出信号Ｓｓを積分して
ノイズ等の高周波成分を除去するＬＰＦ（ループフィル
タ）２と、該ＬＰＦで積分されたＶＣＯ制御電圧Ｖｃに
応じた周波数のクロック信号を発生するＶＣＯ（電圧制
御発振器）３と、該ＶＣＯ３よりのクロック信号Ｓｃｋ
を１／Ｎ分周する前記１／Ｎ分周器とで構成しており、
入力する基準信号Ｓｒの周波数ｆｒのＮ倍の周波数（ｆ
ｃｋ＝ｆｒ×Ｎ）のクロック信号Ｓｃｋを発生してい
る。いま、１／Ｎ値が一定とすると、入力する基準信号
Ｓｒの周波数ｆｒが変化するとこれに対応してＶＣＯ制
御電圧Ｖｃが変化し、クロック信号Ｓｃｋの周波数ｆｃ
ｋも変化する。例えば、図１０に示すように、入力する
基準信号Ｓｒの周波数ｆｒがｆｒ１からｆｒ２に変化す
ると、ＶＣＯ制御電圧ＶｃがＶｃ１からＶｃ２に変化
し、クロック信号のクロック周波数ｆｃｋがｆｃｋ１か
らｆｃｋ２に変化するといった一連の動作が起こる。こ
の変化には一定の収束時間ｔを要し、この収束時間ｔ
は、前記ＬＰＦの時定数Ｔにより略決定され、時定数Ｔ
が小さいほど収束時間も短くなる。しかし、前記ＬＰＦ
の時定数は、上述したように、前記位相差検出信号Ｓｓ
を積分してノイズ等の高周波成分を除去して安定した電
圧を得るため、大きいほどクロック周波数が安定し、前
記収束時間の場合と相反するものである。従って、時定
数はあまり小さくできないため、収束時間を短くできな
いという問題があった。
する基準信号Ｓｒｅｆと１／Ｎ分周器４よりの比較信号
ｆｃｍｐの位相を比較して位相差検出信号Ｓｓを出力す
る位相比較部１と、前記位相差検出信号Ｓｓを積分して
ノイズ等の高周波成分を除去するＬＰＦ（ループフィル
タ）２と、該ＬＰＦで積分されたＶＣＯ制御電圧Ｖｃに
応じた周波数のクロック信号を発生するＶＣＯ（電圧制
御発振器）３と、該ＶＣＯ３よりのクロック信号Ｓｃｋ
を１／Ｎ分周する前記１／Ｎ分周器とで構成しており、
入力する基準信号Ｓｒの周波数ｆｒのＮ倍の周波数（ｆ
ｃｋ＝ｆｒ×Ｎ）のクロック信号Ｓｃｋを発生してい
る。いま、１／Ｎ値が一定とすると、入力する基準信号
Ｓｒの周波数ｆｒが変化するとこれに対応してＶＣＯ制
御電圧Ｖｃが変化し、クロック信号Ｓｃｋの周波数ｆｃ
ｋも変化する。例えば、図１０に示すように、入力する
基準信号Ｓｒの周波数ｆｒがｆｒ１からｆｒ２に変化す
ると、ＶＣＯ制御電圧ＶｃがＶｃ１からＶｃ２に変化
し、クロック信号のクロック周波数ｆｃｋがｆｃｋ１か
らｆｃｋ２に変化するといった一連の動作が起こる。こ
の変化には一定の収束時間ｔを要し、この収束時間ｔ
は、前記ＬＰＦの時定数Ｔにより略決定され、時定数Ｔ
が小さいほど収束時間も短くなる。しかし、前記ＬＰＦ
の時定数は、上述したように、前記位相差検出信号Ｓｓ
を積分してノイズ等の高周波成分を除去して安定した電
圧を得るため、大きいほどクロック周波数が安定し、前
記収束時間の場合と相反するものである。従って、時定
数はあまり小さくできないため、収束時間を短くできな
いという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、入力する基準信号の周波数が変化したと
きのクロック周波数が安定するまでの収束時間を短くし
たＰＬＬ回路を提供することを目的としている。
題点を解決し、入力する基準信号の周波数が変化したと
きのクロック周波数が安定するまでの収束時間を短くし
たＰＬＬ回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、入力する基準信号と１／Ｎ分周器よりの比
較信号の位相を比較して位相差検出信号を出力する位相
比較部と、前記位相差検出信号を積分して高周波成分を
除去するＬＰＦ（ループフィルタ）と、該ＬＰＦで積分
されたＶＣＯ制御電圧Ｖｃに応じた周波数のクロック信
号を発生するＶＣＯ（電圧制御発振器）と、該ＶＣＯよ
りのクロック信号を１／Ｎ分周する前記１／Ｎ分周器と
で構成するＰＬＬ回路において、予め、入力する基準信
号の周波数に対応したＶＣＯ制御電圧に相当する電圧Ｖ
ｃｓを生成する複数の初期電圧生成部と、該初期電圧生
成部よりの電圧Ｖｃｓと前記ＬＰＦよりのＶＣＯ制御電
圧Ｖｃとを切り換えてＶＣＯに入力する第１のセレクタ
と、前記入力する基準信号の周波数を判別する周波数判
別部と、該周波数判別部の判別結果から、周波数が変化
したことを検出する周波数変化検出部と、前記判別結果
ならびに周波数変化検出結果から前記第１のセレクタの
切り換え制御信号および前記１／Ｎ分周器のリセット信
号を一定時間出力する制御信号発生部とを設けた。
決するため、入力する基準信号と１／Ｎ分周器よりの比
較信号の位相を比較して位相差検出信号を出力する位相
比較部と、前記位相差検出信号を積分して高周波成分を
除去するＬＰＦ（ループフィルタ）と、該ＬＰＦで積分
されたＶＣＯ制御電圧Ｖｃに応じた周波数のクロック信
号を発生するＶＣＯ（電圧制御発振器）と、該ＶＣＯよ
りのクロック信号を１／Ｎ分周する前記１／Ｎ分周器と
で構成するＰＬＬ回路において、予め、入力する基準信
号の周波数に対応したＶＣＯ制御電圧に相当する電圧Ｖ
ｃｓを生成する複数の初期電圧生成部と、該初期電圧生
成部よりの電圧Ｖｃｓと前記ＬＰＦよりのＶＣＯ制御電
圧Ｖｃとを切り換えてＶＣＯに入力する第１のセレクタ
と、前記入力する基準信号の周波数を判別する周波数判
別部と、該周波数判別部の判別結果から、周波数が変化
したことを検出する周波数変化検出部と、前記判別結果
ならびに周波数変化検出結果から前記第１のセレクタの
切り換え制御信号および前記１／Ｎ分周器のリセット信
号を一定時間出力する制御信号発生部とを設けた。
【０００５】
【作用】以上のように構成したので、本発明のＰＬＬ回
路によれば、入力する基準信号が変化すると、その基準
信号の周波数を判別し、周波数に対応した初期電圧を生
成する初期電圧生成部よりの電圧を一定時間ＶＣＯに印
加するとともに１／Ｎ分周器を一定時間リセットして強
制的に入力する基準信号の位相に合わせるようにしてい
る。
路によれば、入力する基準信号が変化すると、その基準
信号の周波数を判別し、周波数に対応した初期電圧を生
成する初期電圧生成部よりの電圧を一定時間ＶＣＯに印
加するとともに１／Ｎ分周器を一定時間リセットして強
制的に入力する基準信号の位相に合わせるようにしてい
る。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路を詳細に説明する。図１は本発明によるＰＬＬ回路の
一実施例を示すブロック図である。本例では、入力する
基準信号Ｓｒの周波数ｆｒをｆｒ１＝１５ＫＨｚ，ｆｒ
２＝２４ＫＨｚ，ｆｒ３＝３１ＫＨｚの３種類として説
明する。図に示すように、入力する基準信号Ｓｒと１／
Ｎ分周器４よりの比較信号Ｓｃの位相を比較して位相差
検出信号Ｓｓを出力する位相比較部１と、前記位相差検
出信号Ｓｓを積分して高周波成分を除去するＬＰＦ（ル
ープフィルタ）２と、該ＬＰＦ２で積分されたＶＣＯ制
御電圧Ｖｃに応じた周波数のクロック信号Ｓｃｋを発生
するＶＣＯ（電圧制御発振器）３と、該ＶＣＯ３よりの
クロック信号Ｓｃｋを１／Ｎ分周する前記１／Ｎ分周器
４とで構成するＰＬＬ回路において、予め、入力する基
準信号Ｓｒの周波数ｆｒに対応したＶＣＯ制御電圧Ｖｃ
に相当する初期電圧Ｖｃｓ１，Ｖｃｓ２，Ｖｃｓ３を生
成する３個の初期電圧生成部５ａ，５ｂ，５ｃと、該初
期電圧生成部５ａ，５ｂ，５ｃよりの電圧Ｖｃｓ１，Ｖ
ｃｓ２，Ｖｃｓ３と前記ＬＰＦ２よりのＶＣＯ制御電圧
Ｖｃとを切り換えてＶＣＯ３に入力する第１のセレクタ
６と、前記入力する基準信号Ｓｒの周波数ｆｒを判別し
判別信号Ｓｈを出力する周波数判別部７と、該周波数判
別部７の判別結果から、周波数が変化したことを検出し
変化信号Ｓｖを出力する周波数変化検出部８と、前記判
別結果ならびに周波数変化検出結果から前記第１のセレ
クタ６の切り換え制御信号Ｓｓｃおよび前記１／Ｎ分周
器のリセット信号Ｓｃｌを一定時間出力する制御信号発
生部９とを設けてた。
路を詳細に説明する。図１は本発明によるＰＬＬ回路の
一実施例を示すブロック図である。本例では、入力する
基準信号Ｓｒの周波数ｆｒをｆｒ１＝１５ＫＨｚ，ｆｒ
２＝２４ＫＨｚ，ｆｒ３＝３１ＫＨｚの３種類として説
明する。図に示すように、入力する基準信号Ｓｒと１／
Ｎ分周器４よりの比較信号Ｓｃの位相を比較して位相差
検出信号Ｓｓを出力する位相比較部１と、前記位相差検
出信号Ｓｓを積分して高周波成分を除去するＬＰＦ（ル
ープフィルタ）２と、該ＬＰＦ２で積分されたＶＣＯ制
御電圧Ｖｃに応じた周波数のクロック信号Ｓｃｋを発生
するＶＣＯ（電圧制御発振器）３と、該ＶＣＯ３よりの
クロック信号Ｓｃｋを１／Ｎ分周する前記１／Ｎ分周器
４とで構成するＰＬＬ回路において、予め、入力する基
準信号Ｓｒの周波数ｆｒに対応したＶＣＯ制御電圧Ｖｃ
に相当する初期電圧Ｖｃｓ１，Ｖｃｓ２，Ｖｃｓ３を生
成する３個の初期電圧生成部５ａ，５ｂ，５ｃと、該初
期電圧生成部５ａ，５ｂ，５ｃよりの電圧Ｖｃｓ１，Ｖ
ｃｓ２，Ｖｃｓ３と前記ＬＰＦ２よりのＶＣＯ制御電圧
Ｖｃとを切り換えてＶＣＯ３に入力する第１のセレクタ
６と、前記入力する基準信号Ｓｒの周波数ｆｒを判別し
判別信号Ｓｈを出力する周波数判別部７と、該周波数判
別部７の判別結果から、周波数が変化したことを検出し
変化信号Ｓｖを出力する周波数変化検出部８と、前記判
別結果ならびに周波数変化検出結果から前記第１のセレ
クタ６の切り換え制御信号Ｓｓｃおよび前記１／Ｎ分周
器のリセット信号Ｓｃｌを一定時間出力する制御信号発
生部９とを設けてた。
【０００７】図２は前記初期電圧生成部５ａ，５ｂ，５
ｃの具体的回路をしめしている。図２−ａは、安定化さ
れた電源供給用の直流電圧Ｖｃｃを２個の抵抗器５１で
分圧し、コンデンサ５２に蓄積した例を示しており、出
力電圧は２個の抵抗器５１の抵抗値の比で決定される。
図２─ｂは、安定化された電源供給用の直流電圧Ｖｃｃ
より抵抗器５１を介してゼナーダイオード５３に所定の
電流を流し、このゼナーダイオードの端子電圧を出力し
た例を示しており、出力電圧はゼナーダイオード５３の
特性により決定される。図２−ｃは、スイッチ等で構成
し、周波数値を入力する入力手段５４と、周波数に対す
る電圧値をデータとして記憶する電圧テーブル５５と、
該電圧テーブルよりのデジタルデータをアナログ電圧に
変換するＤ／Ａ変換部とで構成した例を示しており、出
力電圧は入力手段よりの周波数に対する電圧テーブルに
記憶する電圧データにより決定される。
ｃの具体的回路をしめしている。図２−ａは、安定化さ
れた電源供給用の直流電圧Ｖｃｃを２個の抵抗器５１で
分圧し、コンデンサ５２に蓄積した例を示しており、出
力電圧は２個の抵抗器５１の抵抗値の比で決定される。
図２─ｂは、安定化された電源供給用の直流電圧Ｖｃｃ
より抵抗器５１を介してゼナーダイオード５３に所定の
電流を流し、このゼナーダイオードの端子電圧を出力し
た例を示しており、出力電圧はゼナーダイオード５３の
特性により決定される。図２−ｃは、スイッチ等で構成
し、周波数値を入力する入力手段５４と、周波数に対す
る電圧値をデータとして記憶する電圧テーブル５５と、
該電圧テーブルよりのデジタルデータをアナログ電圧に
変換するＤ／Ａ変換部とで構成した例を示しており、出
力電圧は入力手段よりの周波数に対する電圧テーブルに
記憶する電圧データにより決定される。
【０００８】また、図３は前記周波数判別部７のブロッ
ク図であり、前記周波数判別部７は図に示すように、基
準信号Ｓｒの立ち下がりエッジを検出してエッジ信号Ｓ
ｅｇを出力するエッジ検出部７１と、該エッジ検出部７
１よりのエッジ信号Ｓｅｇを所定時間ｔｄ遅延して遅延
信号Ｓｄを出力する遅延器７２と、所定の周波数のクロ
ック信号Ｓｃｋ７を発生する第１のクロック発生器７３
と、前記クロック信号Ｓｃｋ７をカウントし、前記遅延
信号Ｓｄによりクリアする第１のカウンタ７４と、該第
１のカウンタ７４の所定の出力信号Ｓｆ１，Ｓｆ２と、
前記遅延信号Ｓｄより所定の幅Ｔｐ１＝４１．７μＳｅ
ｃ〜６６．６μＳｅｃ，Ｔｐ２＝３２．３μＳｅｃ〜４
１．６μＳｅｃの周波数検出パルスＳｐｓ１，Ｓｐｓ２
を出力する２個の周波数検出パルス発生器７５ａ，７５
ｂと、前記周波数検出パルスＳｐｓ１，Ｓｐｓ１，Ｓｐ
ｓ２を前記エッジ信号Ｓｅｇでラッチして周波数判別信
号Ｓｈ１，Ｓｈ２を出力する２個のＤラッチ回路７６
ａ，７６ｂとで構成した。
ク図であり、前記周波数判別部７は図に示すように、基
準信号Ｓｒの立ち下がりエッジを検出してエッジ信号Ｓ
ｅｇを出力するエッジ検出部７１と、該エッジ検出部７
１よりのエッジ信号Ｓｅｇを所定時間ｔｄ遅延して遅延
信号Ｓｄを出力する遅延器７２と、所定の周波数のクロ
ック信号Ｓｃｋ７を発生する第１のクロック発生器７３
と、前記クロック信号Ｓｃｋ７をカウントし、前記遅延
信号Ｓｄによりクリアする第１のカウンタ７４と、該第
１のカウンタ７４の所定の出力信号Ｓｆ１，Ｓｆ２と、
前記遅延信号Ｓｄより所定の幅Ｔｐ１＝４１．７μＳｅ
ｃ〜６６．６μＳｅｃ，Ｔｐ２＝３２．３μＳｅｃ〜４
１．６μＳｅｃの周波数検出パルスＳｐｓ１，Ｓｐｓ２
を出力する２個の周波数検出パルス発生器７５ａ，７５
ｂと、前記周波数検出パルスＳｐｓ１，Ｓｐｓ１，Ｓｐ
ｓ２を前記エッジ信号Ｓｅｇでラッチして周波数判別信
号Ｓｈ１，Ｓｈ２を出力する２個のＤラッチ回路７６
ａ，７６ｂとで構成した。
【０００９】また、図４は前記周波数変化検出部８のブ
ロック図であり、前記周波数変化検出部８は、図に示す
ように、前記周波数判別信号Ｓｈ１および、周波数判別
信号Ｓｈ２の立ち上がりエッジを検出する立ち上がりエ
ッジ検出部８１と、同信号の立ち下がりエッジを検出す
る立ち下がりエッジ検出部８２と、前記立ち上がりエッ
ジ検出部８１または、立ち下がりエッジ検出部８２の出
力が変化すると変化信号Ｓｖを出力する論理和合成部８
３とで構成しており、前記論理和合成部８３は、前記立
ち上がりエッジ検出部８１の出力を反転する２個のイン
バータ８３ａ，８３ｂと、該インバータ８３ａ，８３ｂ
の出力と前記立ち下がりエッジ検出部８２の出力との論
理和をとるオア回路８３ｃで構成した。
ロック図であり、前記周波数変化検出部８は、図に示す
ように、前記周波数判別信号Ｓｈ１および、周波数判別
信号Ｓｈ２の立ち上がりエッジを検出する立ち上がりエ
ッジ検出部８１と、同信号の立ち下がりエッジを検出す
る立ち下がりエッジ検出部８２と、前記立ち上がりエッ
ジ検出部８１または、立ち下がりエッジ検出部８２の出
力が変化すると変化信号Ｓｖを出力する論理和合成部８
３とで構成しており、前記論理和合成部８３は、前記立
ち上がりエッジ検出部８１の出力を反転する２個のイン
バータ８３ａ，８３ｂと、該インバータ８３ａ，８３ｂ
の出力と前記立ち下がりエッジ検出部８２の出力との論
理和をとるオア回路８３ｃで構成した。
【００１０】また、図５は前記制御信号発生部９のブロ
ック図であり、前記制御信号発生部９は図に示すよう
に、前記周波数変化検出部８よりの変化信号Ｓｖを入力
し、所定時間幅のパルスＳｐを出力するタイマー部９１
と、該タイマー部９１よりのパルスＳｐを制御信号と
し、前記周波数判別部７よりの周波数判別信号Ｓｈ１，
Ｓｈ２およびＬレベル信号または、予め決めた所定信号
Ｓｉ（Ｌ，Ｌ，Ｈ）を選択して前記第１のセレクタ６の
制御信号Ｓｓｃを出力する第２のセレクタ９２で構成し
た。また、前記タイマー部９１は、所定の周波数のクロ
ック信号を発生する第２のクロック発生器９１ａと、前
記周波数変化検出部８よりの変化信号Ｓｖにより、前記
クロック信号をカウント開始する第２のカウンタ９１ｂ
と、該第２のカウンタ９１ｂの出力を所定のカウント値
（Ｘ）をデコードするＸ値デコーダ９１ｃと、前記周波
数変化検出部８よりの変化信号Ｓｖでクリアし、前記Ｘ
値デコーダ９１ｃの出力信号でセットして幅Ｔｘのパル
スＳｐを出力する第２のＦＦ（フリップフロップ回路）
９１ｄと、該ＦＦ９１ｄの出力を反転するインバータ９
１ｅとで構成し、前記インバータ９１ｅの出力信号を前
記第２のカウンタ９１ｂのイネーブル信号としている。
ック図であり、前記制御信号発生部９は図に示すよう
に、前記周波数変化検出部８よりの変化信号Ｓｖを入力
し、所定時間幅のパルスＳｐを出力するタイマー部９１
と、該タイマー部９１よりのパルスＳｐを制御信号と
し、前記周波数判別部７よりの周波数判別信号Ｓｈ１，
Ｓｈ２およびＬレベル信号または、予め決めた所定信号
Ｓｉ（Ｌ，Ｌ，Ｈ）を選択して前記第１のセレクタ６の
制御信号Ｓｓｃを出力する第２のセレクタ９２で構成し
た。また、前記タイマー部９１は、所定の周波数のクロ
ック信号を発生する第２のクロック発生器９１ａと、前
記周波数変化検出部８よりの変化信号Ｓｖにより、前記
クロック信号をカウント開始する第２のカウンタ９１ｂ
と、該第２のカウンタ９１ｂの出力を所定のカウント値
（Ｘ）をデコードするＸ値デコーダ９１ｃと、前記周波
数変化検出部８よりの変化信号Ｓｖでクリアし、前記Ｘ
値デコーダ９１ｃの出力信号でセットして幅Ｔｘのパル
スＳｐを出力する第２のＦＦ（フリップフロップ回路）
９１ｄと、該ＦＦ９１ｄの出力を反転するインバータ９
１ｅとで構成し、前記インバータ９１ｅの出力信号を前
記第２のカウンタ９１ｂのイネーブル信号としている。
【００１１】また、図６は前記１／Ｎ分周器４のブロッ
ク図であり、前記１／Ｎ分周器４は図に示すように、前
記ＶＣＯ３よりのクロック信号Ｓｃｋをカウントする第
３のカウンタ４１と、所定値（Ｎ）をデコードするＮ値
デコーダ４２と、基準信号Ｓｒの立ち下がりエッジを検
出してエッジ信号Ｓｅｇを出力するエッジ検出部４３
と、前記制御信号発生部９のタイマー９１よりの出力パ
ルスＳｐを制御信号とし、前記Ｎ値デコーダ４２よりの
デコード出力Ｓｄ４と前記エッジ検出部４３よりのエッ
ジ信号Ｓｅｇを切り換えて前記第３のカウンタ４１のリ
セット信号Ｓｃｌ４を出力する第３のセレクタ４４と、
前記第３のカウンタ４１よりの出力信号を所定値（Ｎ）
の１／２（即ちＮ／２）値をデコードするＮ／２値デコ
ーダ４５と、該Ｎ／２値デコーダ４５の出力でセット
し、前記第３のセレクタ４４よりのリセット信号Ｓｃｌ
４でリセットして比較信号Ｓｃを出力する第３のＦＦ
（フリップフロップ）４６とで構成した。
ク図であり、前記１／Ｎ分周器４は図に示すように、前
記ＶＣＯ３よりのクロック信号Ｓｃｋをカウントする第
３のカウンタ４１と、所定値（Ｎ）をデコードするＮ値
デコーダ４２と、基準信号Ｓｒの立ち下がりエッジを検
出してエッジ信号Ｓｅｇを出力するエッジ検出部４３
と、前記制御信号発生部９のタイマー９１よりの出力パ
ルスＳｐを制御信号とし、前記Ｎ値デコーダ４２よりの
デコード出力Ｓｄ４と前記エッジ検出部４３よりのエッ
ジ信号Ｓｅｇを切り換えて前記第３のカウンタ４１のリ
セット信号Ｓｃｌ４を出力する第３のセレクタ４４と、
前記第３のカウンタ４１よりの出力信号を所定値（Ｎ）
の１／２（即ちＮ／２）値をデコードするＮ／２値デコ
ーダ４５と、該Ｎ／２値デコーダ４５の出力でセット
し、前記第３のセレクタ４４よりのリセット信号Ｓｃｌ
４でリセットして比較信号Ｓｃを出力する第３のＦＦ
（フリップフロップ）４６とで構成した。
【００１２】以上の構成において、つぎにその動作を説
明する。図７及び、図８は動作を説明するためのタイミ
ング図である。図７−ａは、入力する基準信号Ｓｒの周
波数ｆｒがｆｒ１＝１５ＫＨｚでＰＬＬ回路がロックし
た状態、図７−ｂは基準信号Ｓｒの周波数ｆｒがｆｒ２
＝２４ＫＨｚでＰＬＬ回路がロックした状態、図７−ｃ
は基準信号Ｓｒの周波数ｆｒがｆｒ３＝３１ＫＨｚでＰ
ＬＬ回路がロックした状態の各々の各部のタイミング波
形を示している。図から明らかなように、周波数判別信
号Ｓｈ１，Ｓｈ２は、周波数ｆｒ１では、Ｓｈ１＝Ｌ，
Ｓｈ２＝Ｌ、周波数ｆｒ２では、Ｓｈ１＝Ｈ，Ｓｈ２＝
Ｌ、また、周波数ｆｒ３では、Ｓｈ１＝Ｈ，Ｓｈ２＝Ｈ
として周波数を判別しているが、周波数変化検出信号Ｓ
ｖは周波数の変化がないので、Ｈレベルを維持してい
る。従って、１／Ｎ分周器４のカウンタ４１のリセット
信号Ｓｃｌ４には、Ｎ値デコーダ４２の出力信号Ｓｄ４
が選択入力され、通常の１／Ｎ分周回路として動作し、
ＦＦ４６からはデューティ５０％の比較信号Ｓｃを出力
し、位相比較部１に入力している。
明する。図７及び、図８は動作を説明するためのタイミ
ング図である。図７−ａは、入力する基準信号Ｓｒの周
波数ｆｒがｆｒ１＝１５ＫＨｚでＰＬＬ回路がロックし
た状態、図７−ｂは基準信号Ｓｒの周波数ｆｒがｆｒ２
＝２４ＫＨｚでＰＬＬ回路がロックした状態、図７−ｃ
は基準信号Ｓｒの周波数ｆｒがｆｒ３＝３１ＫＨｚでＰ
ＬＬ回路がロックした状態の各々の各部のタイミング波
形を示している。図から明らかなように、周波数判別信
号Ｓｈ１，Ｓｈ２は、周波数ｆｒ１では、Ｓｈ１＝Ｌ，
Ｓｈ２＝Ｌ、周波数ｆｒ２では、Ｓｈ１＝Ｈ，Ｓｈ２＝
Ｌ、また、周波数ｆｒ３では、Ｓｈ１＝Ｈ，Ｓｈ２＝Ｈ
として周波数を判別しているが、周波数変化検出信号Ｓ
ｖは周波数の変化がないので、Ｈレベルを維持してい
る。従って、１／Ｎ分周器４のカウンタ４１のリセット
信号Ｓｃｌ４には、Ｎ値デコーダ４２の出力信号Ｓｄ４
が選択入力され、通常の１／Ｎ分周回路として動作し、
ＦＦ４６からはデューティ５０％の比較信号Ｓｃを出力
し、位相比較部１に入力している。
【００１３】いま、図７−ａの状態の基準信号Ｓｒの周
波数ｆｒがｆｒ１＝１５ＫＨｚから、基準信号Ｓｒの周
波数ｆｒがｆｒ２＝２４ＫＨｚに変化した場合、図８に
示すように、周波数判別信号Ｓｈ１はＬレベルからＨレ
ベルに変化し、立ち上がりエッジ検出器８１が立ち上が
りエッジを検出して周波数変化検出信号Ｓｖを出力する
ため、タイマー９１が動作して幅Ｔｘのタイマー出力パ
ルスＳｐが出力され、このパルスＳｐがＬレベルの期間
第２のセレクタ９２よりのセレクタ制御信号Ｓｓｃは、
Ｓｓｃ０＝（Ｓｈ１）＝Ｈレベル，Ｓｓｃ１＝（Ｓｈ
２）＝Ｌレベル，Ｓｓｃ２＝Ｌレベルを出力して第１の
セレクタ６の制御入力端子に入力し、第１のセレクタ６
は初期電圧生成部５ｂを選択してＶＣＯ３に入力し、Ｖ
ＣＯ３の発振周波数を１５ＫＨｚから２４ＫＨｚに変化
させている。また、一方、パルスＳｐがＨレベルになる
と、１／Ｎ分周器４の第３のセレクタ４４を制御して、
カウンタ４１のリセット信号Ｓｃｌ４には、立ち下がり
エッジ検出部４３の出力信号Ｓｅｇが選択入力され、ク
ロック信号Ｓｃｋの位相を強制的に変化した基準信号Ｓ
ｒ２の位相に合わせている。
波数ｆｒがｆｒ１＝１５ＫＨｚから、基準信号Ｓｒの周
波数ｆｒがｆｒ２＝２４ＫＨｚに変化した場合、図８に
示すように、周波数判別信号Ｓｈ１はＬレベルからＨレ
ベルに変化し、立ち上がりエッジ検出器８１が立ち上が
りエッジを検出して周波数変化検出信号Ｓｖを出力する
ため、タイマー９１が動作して幅Ｔｘのタイマー出力パ
ルスＳｐが出力され、このパルスＳｐがＬレベルの期間
第２のセレクタ９２よりのセレクタ制御信号Ｓｓｃは、
Ｓｓｃ０＝（Ｓｈ１）＝Ｈレベル，Ｓｓｃ１＝（Ｓｈ
２）＝Ｌレベル，Ｓｓｃ２＝Ｌレベルを出力して第１の
セレクタ６の制御入力端子に入力し、第１のセレクタ６
は初期電圧生成部５ｂを選択してＶＣＯ３に入力し、Ｖ
ＣＯ３の発振周波数を１５ＫＨｚから２４ＫＨｚに変化
させている。また、一方、パルスＳｐがＨレベルになる
と、１／Ｎ分周器４の第３のセレクタ４４を制御して、
カウンタ４１のリセット信号Ｓｃｌ４には、立ち下がり
エッジ検出部４３の出力信号Ｓｅｇが選択入力され、ク
ロック信号Ｓｃｋの位相を強制的に変化した基準信号Ｓ
ｒ２の位相に合わせている。
【００１４】前記タイマー出力パルスＳｐがＨレベルに
戻ると、元のＳｓｃ０＝Ｌレベル，Ｓｓｃ１＝Ｌレベ
ル，Ｓｓｃ２＝Ｈレベルを出力して第１のセレクタ６の
制御入力端子に入力し、第１のセレクタ６は前記ＬＰＦ
２よりのＶＣＯ制御電圧Ｖｃを選択してＶＣＯ３に入力
し、また、パルスＳｐがＨレベルになると、１／Ｎ分周
器４の第３のセレクタ４４を制御して、カウンタ４１の
リセット信号Ｓｃｌ４には、Ｎ値デコーダ４２の出力信
号Ｓｄ４が選択入力され、通常の１／Ｎ分周器として動
作し、ＦＦ４６からはデューティ５０％の比較信号Ｓｃ
を出力し、位相比較部１に入力し、ｆｒ２＝２４ＫＨｚ
を基準信号入力とするフィードバックループを形成する
ようにしている。
戻ると、元のＳｓｃ０＝Ｌレベル，Ｓｓｃ１＝Ｌレベ
ル，Ｓｓｃ２＝Ｈレベルを出力して第１のセレクタ６の
制御入力端子に入力し、第１のセレクタ６は前記ＬＰＦ
２よりのＶＣＯ制御電圧Ｖｃを選択してＶＣＯ３に入力
し、また、パルスＳｐがＨレベルになると、１／Ｎ分周
器４の第３のセレクタ４４を制御して、カウンタ４１の
リセット信号Ｓｃｌ４には、Ｎ値デコーダ４２の出力信
号Ｓｄ４が選択入力され、通常の１／Ｎ分周器として動
作し、ＦＦ４６からはデューティ５０％の比較信号Ｓｃ
を出力し、位相比較部１に入力し、ｆｒ２＝２４ＫＨｚ
を基準信号入力とするフィードバックループを形成する
ようにしている。
【００１５】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路によれば、入力する基準信号が変化すると、その
基準信号の周波数を判別し、周波数に対応した初期電圧
を生成する初期電圧生成部よりの電圧を一定時間ＶＣＯ
に印加するとともに１／Ｎ分周器を一定時間リセットし
て強制的に入力する基準信号の位相に合わせるようにし
ているので、入力する基準信号の周波数が変化したとき
のクロック周波数が安定するまでの収束時間を短くした
ＰＬＬ回路を提供することができる。
Ｌ回路によれば、入力する基準信号が変化すると、その
基準信号の周波数を判別し、周波数に対応した初期電圧
を生成する初期電圧生成部よりの電圧を一定時間ＶＣＯ
に印加するとともに１／Ｎ分周器を一定時間リセットし
て強制的に入力する基準信号の位相に合わせるようにし
ているので、入力する基準信号の周波数が変化したとき
のクロック周波数が安定するまでの収束時間を短くした
ＰＬＬ回路を提供することができる。
【図１】本発明によるＰＬＬ回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】本発明によるＰＬＬ回路の初期電圧生成部の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図３】本発明によるＰＬＬ回路の周波数判別部の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】本発明によるＰＬＬ回路の周波数変化検出部の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図５】本発明によるＰＬＬ回路の制御信号発生部の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図６】本発明によるＰＬＬ回路の１／Ｎ分周器の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図７】本発明によるＰＬＬ回路の定常状態時のタイミ
ング図である。
ング図である。
【図８】本発明によるＰＬＬ回路の入力周波数変化時の
タイミング図である。
タイミング図である。
【図９】従来のＰＬＬ回路を示すブロック図である。
【図１０】ＶＣＯの特性を表すグラフである。
１ 位相比較部 ２ ＬＰＦ ３ ＶＣＯ ４ １／Ｎ分周器 ４１ 第３のカウンタ ４２ Ｎ値デコーダ ４３ 立ち上がりエッジ検出部 ４４ 第３のセレクタ ４５ Ｎ／２カウンタ ４６ 第３のＦＦ ５ａ 初期電圧生成部 ５ｂ 初期電圧生成部 ５ｃ 初期電圧生成部 ５１ 抵抗器 ５２ コンデンサ ５３ ゼナーダイオード ５４ 入力手段 ５５ 電圧テーブル ５６ Ｄ／Ａ変換部 ６ 第１のセレクタ ７ 周波数判別部 ７１ 立ち上がりエッジ検出部 ７２ 遅延器 ７３ 第１のクロック発生器 ７４ 第１のカウンタ ７５ａ 周波数検出パルス発生器（第１のＦＦ） ７５ｂ 周波数検出パルス発生器（第１のＦＦ） ７６ａ Ｄラッチ ７６ｂ Ｄラッチ ８ 周波数変化検出部 ８１ 立ち上がりエッジ検出部 ８２ 立ち下がりエッジ検出部 ８３ 論理和合成部 ９ 制御信号発生部 ９１ タイマー ９１ａ 第２のクロック発生器 ９１ｂ 第２のカウンタ ９１ｃ Ｘ値デコーダ ９１ｄ 第２のＦＦ ９１ｅ インバータ ９２ 第２のセレクタ
Claims (11)
- 【請求項１】 入力する基準信号と１／Ｎ分周器よりの
比較信号の位相を比較して位相差検出信号を出力する位
相比較部と、前記位相差検出信号を積分して高周波成分
を除去するＬＰＦ（ループフィルタ）と、該ＬＰＦで積
分されたＶＣＯ制御電圧に応じた周波数のクロック信号
を発生するＶＣＯ（電圧制御発振器）と、該ＶＣＯより
のクロック信号を１／Ｎ分周する前記１／Ｎ分周器とで
構成するＰＬＬ回路において、予め、入力する基準信号
の周波数に対応したＶＣＯ制御電圧に相当する電圧を生
成する複数の初期電圧生成部と、該初期電圧生成部より
の電圧と前記ＬＰＦよりのＶＣＯ制御電圧とを切り換え
てＶＣＯに入力する第１のセレクタと、前記入力する基
準信号の周波数を判別する周波数判別部と、該周波数判
別部の判別結果から、周波数が変化したことを検出する
周波数変化検出部と、前記判別結果ならびに周波数変化
検出結果から前記第１のセレクタの切り換え制御信号お
よび前記１／Ｎ分周器をリセットするリセット信号を一
定時間出力する制御信号発生部とを設けてなることを特
徴とするＰＬＬ回路。 - 【請求項２】 前記初期電圧生成部は、電源電圧を分圧
する抵抗器とこれを保持する容量とで構成してなること
を特徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】 前記初期電圧生成部は、電流を制限する
抵抗器と電圧を一定に保つゼナーダイオードで構成して
なることを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項４】 前記初期電圧生成部は、周波数値を入力
する周波数入力手段と、入力する周波数に対する電圧デ
ータを予め記憶する電圧テーブルと、該テーブルよりの
電圧データをアナログ電圧に変換するＤ／Ａ変換部とで
構成してなることを特徴とする請求項１記載のＰＬＬ回
路。 - 【請求項５】 前記周波数判別部は、基準信号の立ち下
がりエッジを検出してエッジ信号を出力するエッジ検出
部と、該エッジ検出部よりのエッジ信号を所定時間遅延
して遅延信号として出力する遅延器と、所定の周波数の
クロック信号を発生する第１のクロック発生器と、前記
クロック信号をカウントし、前記遅延信号によりクリア
する第１のカウンタと、前記遅延信号より前記第１のカ
ウンタの所定の出力信号まで時間に基づく所定の幅の周
波数検出パルスを出力する複数の周波数検出パルス発生
器と、前記周波数検出パルスを前記エッジ信号でラッチ
する複数のＤラッチ回路とで構成したことを特徴とする
請求項１記載のＰＬＬ回路。 - 【請求項６】 前記周波数変化検出部は、前記周波数判
別信号の立ち上がりエッジを検出する立ち上がりエッジ
検出部と、同信号の立ち下がりエッジを検出する立ち下
がりエッジ検出部と、前記立ち上がりエッジ検出部また
は、立ち下がりエッジ検出部の出力にてパルスを出力す
る論理和合成部とで構成してなることを特徴とする請求
項１記載のＰＬＬ回路。 - 【請求項７】 前記制御信号発生部は、前記周波数変化
検出部よりの変化信号を入力し、所定時間幅のパルスを
出力するタイマーと、該タイマーよりのパルスを制御信
号とし、前記周波数判別部よりの周波数判別信号でなる
判別値または、予め決めた所定値を選択する第２のセレ
クタで構成してなることを特徴とする請求項１記載のＰ
ＬＬ回路。 - 【請求項８】 前記１／Ｎ分周器は、前記ＶＣＯよりの
クロック信号をカウントする第３のカウンタと、所定値
（Ｎ）をデコードするＮ値デコーダと、基準信号の立ち
下がりエッジを検出してエッジ信号を出力するエッジ検
出部と、前記制御信号発生部よりのリセット信号を制御
信号とし、前記Ｎ値デコーダよりのデコード出力と前記
エッジ検出部よりのエッジ信号を切り換えて前記第３の
カウンタのリセット信号を出力する第３のセレクタと、
前記第３のカウンタよりの出力信号を所定値（Ｎ）の１
／２（即ちＮ／２）値をデコードするＮ／２値デコーダ
と、該Ｎ／２値デコーダの出力でセットし、前記第３の
セレクタよりのリセット信号でリセットして比較信号を
出力する第３のＦＦ（フリップフロップ回路）とで構成
してなることを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項９】 前記周波数検出パルス発生器は、前記第
１のカウンターの所定の出力信号にてセットし、前記遅
延信号でリセットして所定の幅のパルスを出力する第１
のＦＦ（フリップフロップ回路）で構成してなることを
特徴とする請求項５記載のＰＬＬ回路。 - 【請求項１０】 前記論理和合成部は、前記立ち上がり
エッジ検出器の出力を反転するインバータと、該インバ
ータの出力と前記立ち下がりエッジ検出器の出力との論
理和をとるオア回路でなることを特徴とする請求項６記
載のＰＬＬ回路。 - 【請求項１１】 前記タイマー部は、所定の周波数のク
ロック信号を発生する第２のクロック発生器と、前記周
波数変化検出部よりの変化信号により、前記クロック信
号をカウント開始する第２のカウンタと、該第２のカウ
ンタの出力を所定のカウント値（Ｘ）をデコードするＸ
デコーダと、前記周波数変化検出部よりの変化信号でク
リアし、前記Ｘデコーダの出力信号でセットする第２の
ＦＦ（フリップフロップ回路）と、該ＦＦの出力を反転
するインバータとで構成し、前記インバータの出力信号
を前記第２のカウンターのイネーブル信号としてなるこ
とを特徴とする請求項７記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084141A JPH08288845A (ja) | 1995-04-10 | 1995-04-10 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084141A JPH08288845A (ja) | 1995-04-10 | 1995-04-10 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288845A true JPH08288845A (ja) | 1996-11-01 |
Family
ID=13822225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084141A Pending JPH08288845A (ja) | 1995-04-10 | 1995-04-10 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288845A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008289119A (ja) * | 2007-05-16 | 2008-11-27 | Hynix Semiconductor Inc | Ｐｌｌとその駆動方法 |
| CN107306125A (zh) * | 2016-04-21 | 2017-10-31 | 佳能株式会社 | 信号生成电路以及信号生成方法 |
| CN113556121A (zh) * | 2020-04-23 | 2021-10-26 | 瑞昱半导体股份有限公司 | 锁相回路装置与频率产生方法 |
-
1995
- 1995-04-10 JP JP7084141A patent/JPH08288845A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008289119A (ja) * | 2007-05-16 | 2008-11-27 | Hynix Semiconductor Inc | Ｐｌｌとその駆動方法 |
| CN107306125A (zh) * | 2016-04-21 | 2017-10-31 | 佳能株式会社 | 信号生成电路以及信号生成方法 |
| CN113556121A (zh) * | 2020-04-23 | 2021-10-26 | 瑞昱半导体股份有限公司 | 锁相回路装置与频率产生方法 |
| CN113556121B (zh) * | 2020-04-23 | 2024-03-29 | 瑞昱半导体股份有限公司 | 锁相回路装置与频率产生方法 |
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