KR101244802B1

KR101244802B1 - 발진 회로 및 전류 보정 방법

Info

Publication number: KR101244802B1
Application number: KR1020117030551A
Authority: KR
Inventors: 고우이치 스즈키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2009-06-29
Filing date: 2009-06-29
Publication date: 2013-03-19
Also published as: JPWO2011001497A1; US8451065B2; EP2451080A4; JP5177291B2; US20120086483A1; EP2451080A1; WO2011001497A1

Abstract

본 발명에서는, PLL 회로(1)가, 참조 신호 및 피참조 신호의 동기시의 소망 주파수에 있어서의 제어 전압을 기억하는 기억부(70)와, 소정의 타이밍에서 전류를 압출하는 압출 회로(31) 및 전류를 인출하는 인출 회로(32)를 갖는 전류 발생 회로(30)와, 전류 발생 회로(30)로부터 출력된 전류에 따른 출력 전압을 검출하는 전압 검출부(60)와, 압출 회로(31) 및 인출 회로(32)의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시켜, 전압 검출부(60)에 의해 검출되는 출력 전압이, 기억부(70)에 기억된 제어 전압과 일치하도록, 압출 회로(31) 및 인출 회로(32)의 각 전류값을 제어하는 전류 제어부(80)를 구비하는 것으로 했으므로, 제어 전압의 노이즈 및 지터를 저감할 수 있다.

Description

발진 회로 및 전류 보정 방법{OSCILLATION CIRCUIT AND CURRENT CORRECTION METHOD}

본 발명은, 발진 회로 및 전류 보정 방법에 관한 것이다.

종래, 전송 장치 및 서버 장치 등에 사용되는 위상 동기 회로 및 발진 회로인 PLL(Phase Locked Loop) 회로에서는, 기준 주파수의 참조 신호를 입력하고, 이 참조 신호에 동기 또는 체배한 소망 주파수의 출력 신호를 생성한다.

도 10은 종래기술의 PLL 회로 내부의 개략적인 구성을 나타내는 블럭도이다.

도 10에 나타내는 PLL 회로(100)는, 후술하는 PLL 회로(100)의 출력 신호인 피참조 신호를 N 분주하는 1/N 분주기(101), 위상 주파수 비교기(102), 챠지 펌프(103), 로우패스 필터(104) 및 전압 제어 발진기(이하, 「VCO(Voltage Controlled Oscillator)」라 칭함)(105)를 갖고 있다.

PLL 회로(100)는, 위상차 신호에 의거하여, 참조 신호에 동기한 소망 주파수의 피참조 신호를 출력하는 것이다.

위상 주파수 비교기(102)는, 1/N 분주기(101)에 의해 N 분주된 피참조 신호와 참조 신호의 주파수 및 위상을 비교하여, 비교한 결과, 위상차 신호를 챠지 펌프(103)에 출력한다. 이 위상차 신호에는, 피참조 신호의 위상이 참조 신호의 위상보다 지연되고 있는 경우의 업(up) 신호와, 진행되고 있는 경우의 다운(down) 신호가 있다.

또한, 위상 주파수 비교기(102)는, 피참조 신호가 참조 신호와 동기하고 있는 경우에는, 챠지 펌프(103)가 불감대가 되어 불안정하게 되는 것을 방지하기 위해서, 업 신호 및 다운 신호를 함께 챠지 펌프(103)에 출력한다.

챠지 펌프(103)는, 위상 주파수 비교기(102)로부터 출력된 위상차 신호에 의거하여, 전류 펄스를 로우패스 필터(104)에 출력한다. 구체적으로는, 챠지 펌프(103)는, P 채널 트랜지스터(이하, 「P 채널」이라 칭함) 및 N 채널 트랜지스터(이하, 「N 채널」이라 칭함)를 갖고, 업 신호를 검출했을 경우에는 P 채널을 통하여 전류를 유출하는 전류 펄스를, 다운 신호를 검출했을 경우에는 N 채널을 통하여 전류를 인입하는 전류 펄스를, 로우패스 필터(104)에 출력한다.

로우패스 필터(104)는, 전류 펄스에 따라, VCO(105)에 제어 전압을 출력한다.

VCO(105)는, 제어 전압에 따라, 소망 주파수의 피참조 신호를 생성해서 출력한다.

이 소망 주파수를 생성시키는 제어 전압은, 제조(프로세스) 조건 등에 의한 프로세스의 편차에 의해 변화되는 것이 알려져 있다. 여기서, 프로세스의 편차란, 예를 들면 제조 조건 또는 제조 환경에 의한 P 채널이나 N 채널 등의 디바이스 특성의 편차나, 저전원 전압화 및 MOS 프로세스에 있어서의 쇼트 채널 효과에 기인한 편차를 들 수 있다.

그래서, 소망 주파수에 있어서의 제어 전압을 안정화시키기 위해서 다음에 설명하는 바와 같은 PLL 회로의 기술이 개시되어 있다. 도 11은 제어 전압을 안정화시키는 것을 목적으로 한 종래기술의 PLL 회로 내부의 개략적인 구성을 나타내는 블럭도이다. 도 11에 나타내는 PLL 회로(200)에서는, 참조 신호의 주파수를 주파수 카운터(201)에 의해 감시한다. 그리고, PLL 회로(200)에서는, 제어부(202)가, 감시 결과 얻어진 참조 신호의 주파수에 따른 전류값을 메모리(203)로부터 읽어내고, 읽어낸 전류값을, 챠지 펌프(103)의 P 채널 및 N 채널에 동시에 설정해서 보정한다.

일본국 공개특허 특개2008-34926호 공보

그러나, 종래의 PLL 회로에서는, 프로세스에 편차가 있으면, 피참조 신호가 참조 신호와 동기하고 있는 경우이더라도, P 채널 및 N 채널의 전류값이 각각 목표가 되는 설계값(이하, 「목표 설계값」이라 칭함)과 어긋나는 경우가 있다. 이와 같이 목표 설계값이 어긋나면, 제어 전압의 노이즈 및 지터가 생긴다는 문제가 있었다. 또한, 지터란, 피참조 신호의 시간적인 어긋남이나 요동을 나타내는 것이다.

이러한 문제에 대해서, 도 12a, 도 12b 및 도 13을 이용하여 설명한다.

우선, 도 12a는 VCO(105)의 발진 주파수-제어 전압 특성을 나타내는 도면이고, 도 12b는 챠지 펌프(103)의 전류-제어 전압 특성을 나타내는 도면이다.

도 12a에서는, 프로세스 편차가 있으면, 제어 전압(X 좌표)대 발진 주파수(Y 좌표)의 특성이 변동하는 것을 나타내고 있다. 도 12a에 나타내는 바와 같이, 3종류의 프로세스 조건(a1, a2, a3)의 편차에 의해, 소망의 발진 주파수를 얻는데 이용되는 제어 전압(V1, V2, V3)이 다른 것을 표시하고 있다. 또한, 여기에서는, a2가 설계시의 전형적인 프로세스 조건인 것으로 한다.

도 12b에서는, 제어 전압이 변동하였을 때, 챠지 펌프(103)의 N 채널 및 P 채널로부터 출력되는 각 전류의 전류값에 어긋남이 생기는 것을 나타내고 있다. 전형적인 프로세스 조건 a2의 제어 전압 V2에서는, P 채널의 전류값 Ip 및 N 채널의 전류값 In이 목표 설계값에서 일치한다.

그런데, 프로세스 조건 a1에 의해 제어 전압이 내려가면, P 채널의 전류값 Ip가 목표 설계값보다 커지고, N 채널의 전류값 In이 목표 설계값보다 작아진다. 이는, 제어 전압이 내려가면, N 채널의 특성에 의해, 소스·드레인 간의 전압이 강하함과 함께 전류값이 작아지고, 반대로 P 채널의 특성에 의해, 소스·드레인 간의 전압이 상승함과 함께 전류값이 커지기 때문이다.

이와 같이, P 채널 및 N 채널로부터 출력되는 각 전류의 전류값에 어긋남이 생겼을 경우의 문제를, 도 13을 참조해서 설명한다. 한편, 피참조 신호가 참조 신호와 동기하고 있는 경우인 것으로 한다. 도 13(a)는 챠지 펌프(103)의 N 채널 및P 채널로부터 출력되는 출력 전류에 어긋남이 생겼을 경우를 나타내는 도면이고, 도 13(b)는 제어 전압에의 영향을 나타내는 도면이고, 도 13(c)는 참조 신호 및 피참조 신호에의 영향을 나타내는 도면이다.

도 13(a)에서는, 챠지 펌프(103)의 P 채널의 전류값 Ip가 N 채널의 전류값 In보다 클 때에는, P 채널의 전류의 펄스폭 wp가 N 채널의 전류의 펄스폭 wn보다 좁아진다. 이는, 로우패스 필터(104)에서 P 채널 및 N 채널로부터 출력되는 각 전류 펄스에 따라 적분되는 결과가 같아지도록, 전류값에 따른 펄스폭으로 하고 있기 때문이다. 또한, A1은 P 채널의 전류값 Ip가 N 채널의 전류값 In과 일치했을 경우, 예를 들면 전형적인 프로세스 조건 a2의 경우의 전류 펄스이다.

도 13(b)에서는, 도 13(a)에서 나타낸 전류 펄스의 경우의 제어 전압을 표시하고 있다. N 채널 및 P 채널의 각 전류 펄스의 폭 및 전류값이 다르기 때문에, 제어 전압이 불안정하게 된다.

도 13(c)에서는, 도 13(a)에서 나타낸 전류 펄스의 경우의 참조 신호 및 피참조 신호의 위상을 표시하고 있다. P 채널의 전류 펄스의 상승은, 참조 신호의 상승에 일치하기 때문에, 참조 신호 및 피참조 신호 간에는 정상 위상 오차(wn-wp)가 생긴다.

따라서, P 채널 및 N 채널의 어느 한쪽의 전류 펄스가 상승되고 있는 각 타이밍에 있어서, 어느 한쪽밖에 상승하고 있지 않거나, 양쪽이 상승하고 있어도 진폭이 다르거나 하면, 전류를 상쇄할 수 없어 제어 전압에 노이즈가 생긴다.

또한, PLL 회로는, 참조 신호와 피참조 신호의 정상 위상 오차만큼 지연시간이 발생하여, 지터가 생기게 된다.

또한, 종래의 PLL 회로(200)에서는, P 채널 및 N 채널에 대하여 동시에 전류값을 설정해서 보정하고 있다. 따라서, 챠지 펌프(103)의 출력 전류가 부하가 큰 저항을 통과하도록 해도, 저전원 전압화 및 MOS 프로세스에 있어서의 쇼트 채널 효과에 의해 P 채널 및 N 채널로부터 출력되는 전류의 전류값이 각각 목표 설계값과 어긋난다. 그 결과, 전류 펄스 폭의 차이만큼 정상 위상 오차가 되어, 지터가 생기게 된다.

개시의 기술은, 상기한 점을 감안하여 이루어진 것으로서, 프로세스에 편차가 있어도, 제어 전압의 노이즈 및 지터를 저감할 수 있는 발진 회로 및 전류 보정 방법을 제공하는 것을 목적으로 한다.

상기한 과제를 해결하고, 목적을 달성하기 위하여, 발진 회로는, 참조 신호 및 피참조 신호의 동기시의 소망 주파수에 있어서의 제어 전압을 기억하는 기억부와, 소정의 타이밍에서 전류를 압출하는 압출 회로 및 전류를 인출하는 인출 회로를 갖는 전류 발생 회로와, 상기 전류 발생 회로로부터 출력된 전류에 따른 출력 전압을 검출하는 전압 검출부와, 상기 압출 회로 및 상기 인출 회로의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시키고, 상기 전압 검출부에 의해 검출되는 출력 전압이, 상기 기억부에 기억된 제어 전압과 일치하도록, 상기 압출 회로 및 상기 인출 회로의 각 전류값을 제어하는 전류 제어부를 구비하는 구성을 채택한다.

이상에 의해, 발진 회로 및 전류 보정 방법은, 소망 주파수에 있어서의 제어 전압이 변화되었을 경우이더라도, 출력 전압의 노이즈 및 지터를 저감할 수 있다는 효과를 발휘한다.

도 1은 실시예 1에 따른 PLL 회로의 구성을 나타내는 기능 블럭도.
도 2는 실시예 2에 따른 PLL 회로의 구성을 나타내는 기능 블럭도.
도 3은 실시예 2에 따른 PLL 회로의 원리를 나타내는 도면.
도 4는 실시예 2에 따른 PLL 회로의 처리 수순을 나타내는 플로차트.
도 5는 실시예 3에 따른 PLL 회로의 구성을 나타내는 기능 블럭도.
도 6은 실시예 3에 따른 전류/전압 변환기의 구성을 나타내는 기능 블럭도.
도 7은 실시예 3에 따른 PLL 회로의 처리 수순을 나타내는 플로차트.
도 8은 실시예 4에 따른 PLL 회로의 구성을 나타내는 기능 블럭도.
도 9는 실시예 4에 따른 PLL 회로의 처리 수순을 나타내는 플로차트.
도 10은 종래 기술의 PLL 회로 내부의 개략적인 구성을 나타내는 블럭도.
도 11은 종래 기술의 PLL 회로 내부의 개략적인 구성을 나타내는 블럭도.
도 12a는 VCO의 발진 주파수-제어 전압 특성을 나타내는 도면이고, 도 12b는 챠지 펌프의 전류-제어 전압 특성을 나타내는 도면.
도 13(a)는 챠지 펌프의 P 채널 및 N 채널로부터 출력되는 출력 전류에 어긋남이 생긴 경우를 나타내는 도면이고, 도 13(b)는 제어 전압에의 영향을 나타내는 도면이고, 도 13(c)는 참조 신호 및 피참조 신호에의 영향을 나타내는 도면.

이하에, 본 발진 회로 및 전류 보정 방법의 실시예를 도면에 의거하여 상세하게 설명한다. 한편, 이 실시예에 의해 본 발명이 한정되는 것은 아니다.

[실시예 1]

도 1은 본 실시예 1에 따른 PLL 회로의 구성을 나타내는 기능 블럭도이다. 도 1에 나타내는 PLL 회로(1)는, PLL 회로(1)의 출력 신호인 피참조 신호를 N 분주하는 1/N 분주기(10), 위상 주파수 비교기(20), 전류 발생 회로(이하, 「챠지 펌프」라 칭함)(30), 로우패스 필터(40), VCO(50), 전압 검출부(60), 기억부(70) 및 전류 제어부(80)를 갖고 있다.

PLL 회로(1)는, 위상차 신호에 의거하여, 참조 신호에 동기한 소망 주파수의 피참조 신호를 출력하는 것이다.

위상 주파수 비교기(20)는, 1/N 분주기(10)에 의해 N 분주된 피참조 신호와 참조 신호의 주파수 및 위상을 비교하여, 비교한 결과, 위상차 신호를 챠지 펌프(30)에 출력한다. 구체적으로는, 위상 주파수 비교기(20)는, 피참조 신호의 위상이 참조 신호의 위상보다 지연되고 있는 경우에는 위상차에 따른 업 신호를 챠지 펌프(30)에 출력한다. 또한, 위상 주파수 비교기(20)는, 피참조 신호의 위상이 참조 신호의 위상보다 진행되고 있는 경우에는 위상차에 따른 다운 신호를 챠지 펌프(30)에 출력한다.

또한, 위상 주파수 비교기(20)는, 피참조 신호가 참조 신호와 동기하고 있는 경우에는, 챠지 펌프(30)가 불감대가 되어 불안정하게 되는 것을 방지하기 위해서, 동기에 따른 업 신호 및 다운 신호를 함께 챠지 펌프(30)에 출력한다.

챠지 펌프(30)는, 업 신호에 따라 전류를 유출하는 압출 회로, 즉 P 채널의 MOSFET(이하, 「P 채널」이라 칭함)(31) 및 다운 신호에 따라 전류를 인입하는 인출 회로, 즉 N 채널의 MOSFET(이후, 「N 채널」이라 칭함)(32)을 포함하는 CMOS(Complementary Metal Oxide Semiconductor)로 구성되어 있다.

챠지 펌프(30)는, 위상 주파수 비교기(20)로부터 업 신호를 검출하면, 당해 업 신호 및 전류 제어부(80)에 의해 제어된 전류값에 의거하여, P 채널(31)을 통하여 전류를 압출하는 전류 펄스를 로우패스 필터(40)에 출력한다. 또한, 챠지 펌프(30)는, 위상 주파수 비교기(20)로부터 다운 신호를 검출하면, 당해 다운 신호 및 전류 제어부(80)에 의해 제어된 전류값에 의거하여, N 채널(32)을 통하여 전류를 인출하는 전류 펄스를 로우패스 필터(40)에 출력한다.

로우패스 필터(40)는, 전류 펄스에 따라, VCO(50)에 제어 전압을 출력한다.

VCO(50)는, 제어 전압에 따라, 소망 주파수의 피참조 신호를 생성해서 출력한다.

전압 검출부(60)는, 로우패스 필터(40) 및 VCO(50) 사이에 접속되어, 로우패스 필터(40)에 의해 출력된 제어 전압을 검출한다.

기억부(70)는, 참조 신호 및 피참조 신호 간의 위상이 합치하는 로크점에 있어서의 소망 주파수의 제어 전압(이하, 「로크점 제어 전압」이라 칭함)을 기억한다.

전류 제어부(80)는, P 채널(31) 및 N 채널(32)의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시킨다. 그리고, 전류 제어부(80)는, 전압 검출부(60)에 의해 검출되는 제어 전압이, 기억부(70)에 기억된 로크점 제어 전압과 일치하도록, P 채널(31) 및 N 채널(32)의 각 전류값을 제어한다.

이에 따라, PLL 회로(1)는, 전압 검출부(60)에 의해 검출되는 제어 전압이 로크점 제어 전압과 일치할 때에 P 채널(31) 및 N 채널(32)의 전류값이 합치하면, 로크점에 있어서, P 채널(31) 및 N 채널(32)로부터 각각 출력되는 전류 펄스의 폭 및 진폭이 동일하게 된다. 그 때문에, PLL 회로(1)는, 참조 신호 및 피참조 신호 간의 정상 위상 오차를 저감할 수 있다.

또한, PLL 회로(1)는, 로크점에 있어서, P 채널(31) 및 N 채널(32)로부터 각각 출력되는 전류 펄스의 폭 및 진폭이 동일하게 된다. 그 때문에, PLL 회로(1)는, 각각의 전류 펄스가 상승하고 있는 각 타이밍에 있어서, 전류를 상쇄할 수 있어, 제어 전압의 노이즈를 저감할 수 있다.

또한, PLL 회로(1)는, 정상 위상 오차를 저감할 수 있기 때문에, 참조 신호 및 피참조 신호 간의 지연 시간을 작게 할 수 있어, 지터를 감소할 수 있다.

그런데, 실시예 1에 따른 PLL 회로(1)에서는, 전류 제어부(80)가, P 채널(31) 및 N 채널(32)의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시켰다. 그리고, PLL 회로(1)는, 전압 검출부(60)에 의해 검출되는 제어 전압이 로크점 제어 전압과 일치하도록, P 채널(31) 및 N 채널(32)의 각 전류값을 제어하도록 했다. 실시예는 이것에 한정되는 것이 아니라, 다음과 같은 구성으로 해도 되고, 실시예 2로서, 이하에 설명한다.

[실시예 2]

도 2는 실시예 2에 따른 PLL 회로(2)의 구성을 나타내는 기능 블럭도이다. 한편, 도 1에 나타내는 PLL 회로(1)와 동일한 구성에 관해서는 동일한 부호를 붙임으로써 그 중복하는 구성 및 동작의 설명에 관해서는 생략한다.

도 2에 나타내는 PLL 회로(2)와 실시예 1에 나타내는 PLL 회로(1)가 다른 것은, 전류 제어부(80)에 전압 비교부(81) 및 전류 보정부(82)를 추가하고, 각종 스위치 S1∼S4, 각종 스위치를 제어하는 스위치 제어부(90) 및 로크 검출부(95)를 추가한 점에 있다.

스위치 S1은, 위상 주파수 비교기(20) 및 챠지 펌프(30) 사이의 접속을 ON/OFF하는 스위치 소자이며, 스위치 제어부(90)에 의해 제어된다. 또한, 스위치 S1 및 후술하는 스위치 S2∼S4는, 예를 들면 MOSFET 소자(트랜지스터 소자)로 구성된다.

스위치 S2는, 로우패스 필터(40)의 출력측 및 전압 검출부(60) 사이의 접속을 ON/OFF하는 스위치 소자이며, 스위치 제어부(90)에 의해 제어된다.

스위치 S3은, 전압 비교부(81) 및 전류 보정부(82) 사이의 접속을 ON/OFF하는 스위치 소자이며, 스위치 제어부(90)에 의해 제어된다.

스위치 S4는, 전압 검출부(60) 및 기억부(70) 사이의 접속을 ON/OFF하는 스위치 소자이며, 스위치 제어부(90)에 의해 제어된다. 또한, 스위치 S4는, 전압 검출부(60) 및 전압 비교부(81) 사이의 접속을 ON/OFF하는 스위치 소자이기도 하고, 스위치 제어부(90)에 의해 제어된다. 즉, 스위치 S4는, 전압 검출부(60) 및 기억부(70) 사이의 접속이 ON일 때, 전압 검출부(60) 및 전압 비교부(81) 사이의 접속이 OFF가 되고, 전압 검출부(60) 및 기억부(70) 사이의 접속이 OFF일 때, 전압 검출부(60) 및 전압 비교부(81) 사이의 접속이 ON이 된다.

스위치 제어부(90)는, 피참조 신호가 참조 신호와 동기할 때의 로크점 제어 전압을 로크 검출부(95)로 검출시키기 위해서, 스위치 S1 및 스위치 S2를 ON으로 전환하고, 스위치 S3을 OFF로 전환하며, 스위치 S4를 기억부(70)측으로 전환한다.

스위치 제어부(90)는, 로크점 제어 전압이 검출된 후, 챠지 펌프(30)의 P 채널(31) 및 N 채널(32)의 전류값을 전류 제어부(80)에 의해 보정시키기 위해서, 스위치 S1을 OFF로 전환한다. 또한, 스위치 제어부(90)는, 스위치 S2 및 S3을 ON으로 전환하고, 스위치 S4를 전압 비교부(81)측으로 전환한다.

로크 검출부(95)는, 위상 주파수 비교기(20)의 입력측 및 VCO(50)의 출력측에 각각 접속되어, 참조 신호와 VCO(50)로부터 출력된 피참조 신호의 위상이 합치하는 로크점을 검지하고, 로크점을 검지한 것을 나타내는 검지 신호를 전압 검출부(60)에 출력한다.

전압 검출부(60)는, 검지 신호를 입력한 시점에 있어서의 제어 전압을 검출하면, 그 제어 전압을 로크점 제어 전압으로서 기억부(70)에 격납한다.

전압 비교부(81)는, 전압 검출부(60)에 의해 검출된 제어 전압과 기억부(70)에 기억된 로크점 제어 전압을 비교하여, 그 비교 결과 신호를 전류 보정부(82)에 출력한다.

전류 보정부(82)는, 로크점에 있어서의 P 채널(31)측의 압출 전류의 전류값을 고정으로 해서, 이 압출 전류의 전류값과 합치하도록 N 채널(32)측의 인출 전류의 전류값을 증가시켜, N 채널(32)의 전류값을 보정한다.

예를 들면, 전류 보정부(82)는, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 불일치인 취지를 나타내는 비교 결과 신호를 전압 비교부(81)로부터 검출하면, N 채널(32)측의 인출 전류의 기준 전류값을 1단계 증가시켜 전류값을 보정한다. 한편, 「기준 전류값」이란, 기준 전류원으로부터 출력되는 전류의 값인 것으로 하고, 단순한 「전류값 」이란, 드레인에 흐르는 전류의 값이다.

또한, 전류 보정부(82)는, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치하고 있는 취지를 나타내는 비교 결과 신호를 검출하면, N 채널(32)측의 인출 전류의 기준 전류값을 일시적으로 유지한다.

또한, 전류 보정부(82)는, 통상의 동작시에, 챠지 펌프(30)의 N 채널(32)에 대하여, 일시적으로 유지된 인출 전류의 기준 전류값을 이용하도록 지시한다.

또한, 전류 보정부(82)는, 로크점에 있어서의 P 채널(31)측의 전류값을 고정하고, N 채널(32)측의 전류값을 증가시켜 N 채널(32)측의 전류값을 보정하는 것으로 했다. 전류 보정부(82)는, 이것에 한정되지 않고, N 채널(32)측의 전류값을 고정하고, P 채널(31)측의 전류값을 감소시켜 P 채널(31)측의 전류값을 보정하는 것으로 해도 된다.

여기서, 실시예 2에 따른 PLL 회로(2)의 원리를, 도 3을 참조해서 설명한다. 도 3은 실시예 2에 따른 PLL 회로(2)의 원리를 나타내는 도면이다.

도 3에 나타내는 바와 같이, X 좌표는 (VCO) 제어 전압의 값, Y 좌표는 (드레인) 전류의 값을 나타낸다. 도 3에서는, 프로세스의 편차 등에 의해 로크점의 (VCO) 제어 전압이 변동되었을 때, 챠지 펌프(30)의 N 채널(31) 및 P 채널(32)로부터 출력되는 각 (드레인) 전류의 전류값에 어긋남이 생기고 있는 것을 나타내고 있다.

구체적으로는, 전형적인 프로세스 조건일 경우의 제어 전압을 V2라 했을 경우, P 채널(31)의 전류값 Ip 및 N 채널(32)의 전류값 In이 목표 설계값 C0에서 일치한다.

그런데, 제어 전압이 V2로부터 V1에 변화되면, P 채널(31)의 전류값 Ip는 C0으로부터 C2로 증가하고, N 채널(32)의 전류값 In은 C0으로부터 C1에 감소한다.

그래서, 전류 보정부(82)가, N 채널(32)의 기준 전류값을 증가시킴으로써 전류값 C1을 P 채널의 전류값 C2와 합치하도록 증가시켜, 챠지 펌프(30)로부터 출력되는 전류 펄스에 따라 생성되는 제어 전압을, 로크점 제어 전압 V1에 일치시킨다. 예를 들면, N 채널(32)의 기준 전류값을 증가시키면서, 게이트 및 소스 간의 전압을 조정한다.

그리고, (VCO) 제어 전압이 로크점 제어 전압 V1에 일치했을 경우, N 채널(32)의 전류값이 P 채널의 전류값 C2와 합치한다. 즉, N 채널(32)의 기준 전류값이 바뀌면 N 채널(32)의 특성이 변화되어, 챠지 펌프(30)의 (VCO) 제어 전압대 (드레인) 전류의 특성이 보정되게 된다.

이에 따라, PLL 회로(2)는, 프로세스의 편차 등에 의해 로크점의 (VCO) 제어 전압이 변동되어도, P 채널(31) 및 N 채널(32)로부터 출력되는 각 전류의 전류값을 합치시킬 수 있다. 그 때문에, PLL 회로(2)는, 로크점에 있어서, 전류 펄스의 폭 및 진폭이 동일하게 되고, 참조 신호 및 피참조 신호 간의 정상 위상 오차를 저감할 수 있어, (VCO) 제어 전압의 노이즈 및 지터를 저감할 수 있다.

다음에, 실시예 2에 따른 PLL 회로(2)의 처리 수순을, 도 4를 참조해서 설명한다. 도 4는 실시예 2에 따른 PLL 회로(2)의 처리 수순을 나타내는 플로차트이다.

우선, 전류 보정부(82)는, P 채널(31)측 및 N 채널(32)측에 대하여 각각 전형적인 기준 전류값을 지시한다(스텝 S11). 이때, 스위치 제어부(90)는, 스위치 S1 및 스위치 S2를 ON으로 전환하고, 스위치 S3을 OFF로 전환하며, 스위치 S4를 기억부(70)측에 ON으로 전환한다.

다음에, 로크 검출부(95)는, 참조 신호와 VCO(50)로부터 출력된 피참조 신호의 위상이 합치하는 로크점을 검지하고, 전압 검출부(60)가 로크점 검지시의 (VCO) 제어 전압의 값을 로크점 제어 전압으로서 기억부(70)에 격납한다(스텝 S12).

계속해서, 스위치 제어부(90)는, 스위치 S1을 OFF로 전환하고, 스위치 S2 및 S3을 ON으로 전환하며, 스위치 S4를 전압 비교부(81)측으로 전환한다(스텝 S13).

또한, 전류 보정부(82)는, P 채널(31)측의 전류값을 고정하기 위해서, P 채널(31)측에 대하여 전형적인 기준 전류값을 지시한다. 한편, 전류 보정부(82)는, N 채널(32)측의 인출 전류의 전류값을 최소값으로 하는 기준 전류값을 N 채널(32)에 대하여 지시한다(스텝 S14).

그리고, 전압 비교부(81)는, 전압 검출부(60)에 의해 검출된 제어 전압이 기억부(70)에 기억된 로크점 제어 전압과 일치하는지의 여부를 판정한다(스텝 S15).

전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치하지 않을 경우에는(스텝 S15 No), 전류 보정부(82)가, N 채널(32)측의 인출 전류의 전류값을 증가시키기 위해서, N 채널(32)측의 인출 전류의 기준 전류값을 1단계 증가시킨다(스텝 S16).

한편, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치할 경우에는(스텝 S15 Yes), 전류 보정부(82)가, N 채널(32)측의 인출 전류의 기준 전류값을 일시적으로 유지한다.

그 후, 스위치 제어부(90)는, PLL 회로(2)에 통상 동작을 시키기 위해서, 스위치 S1을 ON으로 전환하고, 스위치 S2∼S3을 OFF로 전환한다. 또한, 전류 보정부(82)는, N 채널(32)에 대하여, 일시적으로 유지된 인출 전류의 기준 전류값을 지시한다.

이상과 같이 본 실시예 2에 의하면, PLL 회로(2)는, 참조 신호 및 피참조 신호의 동기시의 소망 주파수에 있어서의 로크점 제어 전압을 기억부(70)에 기억한다. 그리고, PLL 회로(2)는, 챠지 펌프(30)로부터 출력된 전류에 따른 출력 전압을 검출한다. 또한, PLL 회로(2)는, P 채널(31)의 로크점에 있어서의 전류값을 고정하여, N 채널(32)의 전류값을 P 채널(31)의 전류값과 합치하도록 증가시키면서, 검출되는 출력 전압이 로크점 제어 전압과 일치하도록, N 채널(32)의 전류값을 제어하도록 했다.

이러한 구성에 의하면, PLL 회로(2)는, N 채널(32)의 전류값을 증가시켰을 때의 출력 전압이 로크점 제어 전압과 일치할 때에 N 채널(32)의 전류값이 P 채널(31)의 전류값과 합치한다. 그 때문에, PLL 회로(2)는, 로크점에 있어서, 각 전류의 전류 펄스의 폭 및 진폭이 동일하게 되어, 참조 신호 및 피참조 신호 간의 정상 위상 오차를 저감할 수 있다.

또한, PLL 회로(2)는, 로크점에 있어서, P 채널(31) 및 N 채널(32)로부터 출력되는 각 전류의 전류 펄스의 폭 및 진폭이 동일하게 된다. 그 때문에, PLL 회로(2)는, 각각의 전류 펄스가 상승하고 있는 각 타이밍에 있어서, 전류를 상쇄할 수 있어, 제어 전압의 노이즈를 저감할 수 있다.

또한, PLL 회로(2)는, 정상 위상 오차를 저감할 수 있기 때문에, 참조 신호 및 피참조 신호 간의 지연 시간을 작게 할 수 있어, 지터를 감소할 수 있다.

[실시예 3]

그런데, 실시예 2에 따른 PLL 회로(2)에서는, P 채널(31)의 전류값을 고정해서 N 채널(32)의 전류값을 P 채널(31)의 전류값과 합치하도록 증가시켰다. 그리고, PLL 회로(2)는, 전압 검출부(60)에 의해 검출되는 출력 전압이 로크점 제어 전압과 일치하도록 N 채널(32)의 전류값을 제어하는 경우를 설명했다. 이에 따라, 챠지 펌프(30)의 P 채널(31)의 전류값 및 N 채널(32)의 전류값이 합치하기 때문에, 로크점에 있어서, 제어 전압의 노이즈는 저감되게 되지만, 이 전류값은 목표 설계값과 어긋날 가능성이 있다.

그래서, 실시예 3에 따른 PLL 회로(3)에서는, P 채널(31) 및 N 채널(32)마다의 전류값을 목표 설계값과 합치하도록 증가시킨다. 그리고, PLL 회로(3)는, 전압 검출부(60)에 의해 검출되는 제어 전압이 로크점 제어 전압과 일치하도록 P 채널(31) 및 N 채널(32)의 전류값을 각각 제어하는 경우를 설명한다.

실시예 3에 따른 PLL 회로(3)에서는, 전류값이 목표 설계값이 될 때에 로크점 제어 전압이 되는 것과 같은 부하를 구비하는 구성으로 한다. 그리고, PLL 회로(3)는, P 채널(31) 및 N 채널(32)마다 기준 전류값을 변화시키면서, 전압 검출부(60)에 의해 검출되는 출력 전압이 로크점 제어 전압과 일치하도록 P 채널(31) 및 N 채널(32)의 전류값을 제어한다.

도 5는 실시예 3에 따른 PLL 회로(3)의 구성을 나타내는 기능 블럭도이다. 한편, 도 2에 나타내는 PLL 회로(2)와 동일한 구성에 관해서는 동일한 부호를 붙임으로써 그 중복하는 구성 및 동작의 설명에 관해서는 생략한다.

도 5에 나타내는 PLL 회로(3)와 실시예 2에 나타내는 PLL 회로(2)가 다른 것은, 스위치 S5 및 전류/전압 변환부(300)를 추가한 점에 있다.

스위치 S5는, 챠지 펌프(30)의 출력측 및 전류/전압 변환부(300) 사이의 접속을 ON/OFF하는 스위치 소자이며, 스위치 제어부(90)에 의해 제어된다.

전류/전압 변환부(300)는, 스위치 S5와 접속되어, 스위치 S5가 ON일 경우, 챠지 펌프(30)로부터 출력되는 전류를 전압으로 변환한다.

여기서, 전류/전압 변환부(300)의 구성에 대해서 도 6을 참조해서 설명한다. 도 6은 실시예 3에 따른 전류/전압 변환부의 구성을 나타내는 기능 블럭도이다. 도 6에 나타내는 바와 같이, 전류/전압 변환부(300)는, 디코드부(301) 및 저항 Rxy(x=1∼m, y=1∼n)를 갖는다. 또한, 전류/전압 변환부(300)는, 디코드부(301)에 기억부(70) 및 저항 Rxy가 접속되고, 저항 Rxy에 챠지 펌프(30)가 접속되어 있다.

디코드부(301)는, 전류값이 목표 설계값이 될 때에 로크점 제어 전압이 되는 저항값을 저항 Rxy에 설정한다. 예를 들면, 디코드부(301)는, 기억부(70)에 기억되어 있는, 로크점 제어 전압에 대응하는 저항값을 저항 Rxy에 설정한다.

도 5로 되돌아와서, 기억부(70)는, 전류값이 목표 설계값이 될 때에 로크점 제어 전압이 되는 저항값을 기억한다. 예를 들면, 기억부(70)는, 프로세스 편차에 의해 로크점 제어 전압이 어긋난 경우의 각 로크점 제어 전압에 대응하는 저항값을 미리 기억한다.

전압 검출부(60)는, 챠지 펌프(30) 및 전류/전압 변환부(300)의 사이와 접속되어, 전류/전압 변환부(300)에 의해 전류로부터 변환된 전압을 검출한다.

전류 보정부(82)는, P 채널(31)측의 압출 전류의 전류값을 최소값으로부터 증가시키면서, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치하도록 P 채널(31)의 전류값을 보정한다. 이때, N 채널(32)측으로부터의 전류가 출력되지 않도록, N 채널(32)측의 스위치는 OFF로 한다.

예를 들면, 전류 보정부(82)는, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 불일치인 취지를 나타내는 비교 결과 신호를 검출하면, 전류값이 목표 설계값으로 되어 있지 않다고 판단하여, P 채널(31)측의 압출 전류의 기준 전류값을 1단계 증가시켜 전류값을 보정한다.

또한, 전류 보정부(82)는, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치하고 있는 취지를 나타내는 비교 결과 신호를 검출하면, 전류값이 목표 설계값이라고 판단하여, P 채널(31)측의 기준 전류값을 검출된 제어 전압에 따른 기준 전류값으로 결정해서 일시적으로 유지한다.

또한, 전류 보정부(82)는, P 채널(31)측과 마찬가지로 N 채널(32)측의 인출 전류의 기준 전류값을 결정해서 일시적으로 유지한다.

또한, 전류 보정부(82)는, 통상의 동작시에, 일시적으로 유지된 압출 전류의 기준 전류값 및 인출 전류의 기준 전류값을, 각각 P 채널(31) 및 N 채널(32)에 대하여 지시한다.

한편, 전류 보정부(82)는, P 채널(31)측의 전류값을 결정하고 나서 N 채널(32)측의 전류값을 결정했지만, 이것에 한정되지 않고, N 채널(32)측의 전류값을 결정하고 나서 P 채널(31)측의 전류값을 결정해도 된다.

또한, 전류 보정부(82)는, P 채널(31)(또는 N 채널(32))에 대하여 기준 전류값을 증가시키면서, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치했을 때의 기준 전류값을 결정했다. 전류 보정부(82)는, 이것에 한정되지 않고, 기준 전류값을 P 채널(31)(또는 N 채널(32))로 설정한 결과 검출된 제어 전압에 의거하여, 로크점 제어 전압이 되는 기준 전류값을 산출해서 결정해도 된다.

다음에, 실시예 3에 따른 PLL 회로(3)의 처리 수순을, 도 7을 참조해서 설명한다. 도 7은 실시예 3에 따른 PLL 회로(3)의 처리 수순을 나타내는 플로차트이다.

우선, 전류 보정부(82)는, P 채널(31)측 및 N 채널(32)측에 대하여 각각 전형적인 기준 전류값을 지시한다(스텝 S21). 이때, 스위치 제어부(90)는, 스위치 S1 및 스위치 S2를 ON으로 전환하고, 스위치 S3 및 스위치 S5를 OFF로 전환하며, 스위치 S4를 기억부(70)측에 ON으로 전환한다.

다음에, 로크 검출부(95)는, 참조 신호와 VCO(50)로부터 출력된 피참조 신호의 위상이 합치하는 로크점을 검지하고, 전압 검출부(60)가 로크점 검지시의 (VCO) 제어 전압의 값을 로크점 제어 전압으로서 기억부(70)에 격납한다(스텝 S22).

계속해서, 스위치 제어부(90)는, P 채널(31) 및 N 채널(32)의 전류값을 전류 제어부(80)에 의해 보정시키기 위해서, 스위치 S1을 OFF로 전환하고, 스위치 S2, S3 및 S5를 ON으로 전환하며, 스위치 S4를 전압 비교부(81)측에 ON으로 전환한다(스텝 S23).

우선, 전류 보정부(82)는, N 채널(32)측으로부터의 전류가 인입되지 않도록 N 채널(32)측의 스위치를 OFF로 전환한다. 한편, 전류 보정부(82)는, P 채널(31)측의 스위치를 ON으로 전환하고, P 채널(31)측의 압출 전류의 전류값을 최소값으로 하는 것과 같은 기준 전류값을 P 채널(31)에 대하여 지시한다(스텝 S24).

그리고, 전압 비교부(81)는, 전압 검출부(60)에 의해 검출된 제어 전압이 기억부(70)에 기억된 로크점 제어 전압과 일치하는지의 여부를 판정한다(스텝 S25).

전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치하지 않을 경우에는(스텝 S25 No), 전류값이 목표 설계값으로 되어 있지 않다고 판단하여, 전류 보정부(82)가, P 채널측의 압출 전류의 전류값을 증가시키기 위해서 P 채널(31)측의 압출 전류의 기준 전류값을 1단계 증가시킨다(스텝 S26).

한편, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치할 경우에는(스텝 S25 Yes), 전류값이 목표 설계값으로 되어 있다고 판단하여, 전류 보정부(82)가, P 채널(31)측의 압출 전류의 기준 전류값을 일시적으로 유지한다.

계속해서, 전류 보정부(82)는, P 채널(31)측으로부터의 전류가 인입되지 않도록 P 채널(31)측의 스위치를 OFF로 전환한다. 한편, 전류 보정부(82)는, N 채널(32)측의 스위치를 ON으로 전환하고, N 채널(32)측의 인출 전류의 전류값을 최소값으로 하는 것과 같은 기준 전류값을 N 채널(32)에 대하여 지시한다(스텝 S27).

그리고, 전압 비교부(81)는, 전압 검출부(60)에 의해 검출된 제어 전압이 기억부(70)에 기억된 로크점 제어 전압과 일치하는지의 여부를 판정한다(스텝 S28).

전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치하지 않을 경우에는(스텝 S28 No), 전류값이 목표 설계값으로 되어 있지 않다고 판단하여, 전류 보정부(82)가, N 채널측의 인출 전류의 전류값을 증가시키기 위해서 N 채널(32)측의 인출 전류의 기준 전류값을 1단계 증가시킨다(스텝 S29).

한편, 전압 검출부(60)에 의해 검출된 제어 전압이 로크점 제어 전압과 일치할 경우에는(스텝 S28 Yes), 전류값이 목표 설계값으로 되어 있다고 판단하여, 전류 보정부(82)가, N 채널(32)측의 인출 전류의 기준 전류값을 일시적으로 유지한다.

그 후, 스위치 제어부(90)는, PLL 회로(3)에 통상 동작을 시키기 위해서, 스위치 S1을 ON으로 전환하고, 스위치 S2∼S5를 OFF로 전환한다. 또한, 전류 보정부(82)는, 일시적으로 유지된 압출 전류의 기준 전류값 및 인출 전류의 기준 전류값을, 각각 P 채널(31) 및 N 채널(32)에 대하여 지시한다.

이상과 같이 본 실시예 3에 의하면, PLL 회로(3)는, 참조 신호 및 피참조 신호의 동기시의 소망 주파수에 있어서의 로크점 제어 전압을 기억부(70)에 기억한다. 그리고, PLL 회로(3)는, 전류값이 목표 설계값이 될 때에 로크점 제어 전압이 되는 것과 같은 저항값이 설정된 전류/전압 변환부(300)를 구비하는 구성으로 했다. 또한, PLL 회로(3)는, P 채널(31) 및 N 채널(32)마다의 전류값을 목표 설계값과 합치하도록 증가시켜, 전압 검출부(60)에 의해 검출되는 제어 전압이 로크점 제어 전압과 일치하도록 P 채널(31) 및 N 채널(32)의 전류값을 각각 제어하도록 했다.

이러한 구성에 의하면, PLL 회로(3)는, P 채널(31) 또는 N 채널(32)의 전류값을 각각 증가시켰을 때의 출력 전압이 로크점 제어 전압과 일치할 때, 당해 전류값이 목표 설계값인 것을 알 수 있다. 그 때문에, PLL 회로(3)는, 목표 설계값대로의 전류값을 조정할 수 있어, 한층 더 피참조 신호의 위상을 참조 신호에 동기시키는 동작을 안정화시킬 수 있다.

또한, PLL 회로(3)는, P 채널(31) 및 N 채널(32)의 전류값을 각각 증가시켰을 때의 출력 전압이 로크점 제어 전압과 일치할 때, P 채널(31)의 전류값 및 N 채널(32)의 전류값이 각각 목표 설계값에서 합치한다. 그 때문에, PLL 회로(3)는, 로크점에 있어서, 각 전류의 전류 펄스의 폭 및 진폭이 동일하게 되어, 참조 신호 및 피참조 신호 간의 정상 위상 오차를 저감할 수 있다.

또한, PLL 회로(3)는, 로크점에 있어서, P 채널(31) 및 N 채널(32)로부터 출력되는 각 전류의 전류 펄스의 폭 및 진폭이 동일하게 되기 때문에, 각각의 전류 펄스가 상승하고 있는 각 타이밍에 있어서, 전류를 상쇄할 수 있어, 제어 전압의 노이즈를 저감할 수 있다.

또한, PLL 회로(3)는, 정상 위상 오차를 저감할 수 있기 때문에, 참조 신호 및 피참조 신호 간의 지연 시간을 작게 할 수 있어, 지터를 감소할 수 있다.

[실시예 4]

그런데, 실시예 1에 따른 PLL 회로(1)에서는, 전류 제어부(80)가, P 채널(31) 및 N 채널(32)의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시켰다. 그리고, PLL 회로(1)는, 전압 검출부(60)에 의해 검출되는 제어 전압이 로크점 제어 전압과 일치하도록, P 채널(31) 및 N 채널(32)의 각 전류값을 제어하는 것과 같은 경우를 설명했다. PLL 회로(1)는, 이것에 한정되지 않고, P 채널(31) 및 N 채널(32)의 각 전류값을 제어하는 기능을, 데이터의 에러 레이트를 작게 하기 위해서 이용해도 된다.

그래서, 실시예 4에 따른 PLL 회로(4)에서는, P 채널(31) 및 N 채널(32)의 각 전류값을 제어하는 기능을, 데이터의 에러 레이트를 작게 하기 위해서 이용하는 경우를 설명한다.

도 8은 실시예 4에 따른 PLL 회로(4)의 구성을 나타내는 기능 블럭도이다. 한편, 도 8에 나타내는 PLL 회로(4)와 동일한 구성에 관해서는 동일한 부호를 붙임으로써 그 중복하는 구성 및 동작의 설명에 관해서는 생략한다.

도 8에 나타내는 PLL 회로(4)와 실시예 1에 나타내는 PLL 회로(1)가 다른 것은, 전류 제어부(410)를 변경하고, 데이터 식별부(420) 및 에러 레이트 검출부(430)를 추가한 점에 있다.

전류 제어부(410)는, 데이터의 에러 레이트가 작아지도록, P 채널(31) 및 N 채널(32)의 각 전류값을 제어한다. 구체적으로는, 전류 제어부(410)는, P 채널(31) 및 N 채널(32)의 어느 한쪽의 전류값을 로크점에 있어서의 전류값에 고정해서 다른쪽의 전류값을 최소값으로부터 증가시킨다.

또한, 전류 제어부(410)는, 후술하는 에러 레이트 검출부(430)에 의해 검출된 에러 레이트가 가장 작을 때의 전류값에 대응하는 기준 전류값을, P 채널(31) 및 N 채널(32)로 대하여 이용하도록 지시한다.

데이터 식별부(420)는, 전류 제어부(410)가 챠지 펌프(30)의 P 채널(31) 및 N 채널(32)의 전류를 제어하고 있는 상태에서, 위상 주파수 비교기(20)에 입력되는 데이터를, 피참조 신호를 이용하여 식별할 수 있는지의 여부를 판정한다. 여기서, 피참조 신호는, 데이터를 식별하는 클럭 신호인 것으로 한다. 또한, 데이터 식별부(420)는, 판정의 결과, 데이터의 식별 유무를 에러 레이트 검출부(430)에 출력한다.

에러 레이트 검출부(430)는, 데이터 식별부(420)에 의해 출력된 데이터 식별 유무에 의거하여 에러 레이트를 검출한다. 예를 들면, 에러 레이트 검출부(430)는, 전류 제어부(410)에 의해 제어되는 P 채널(31)(또는 N 채널(32))의 동일 전류값에 대하여 소정 횟수만큼의 데이터 식별 유무에 따라 에러 레이트를 검출한다. 이 소정의 횟수는, 예를 들면 미리 실험 등으로 조사하고, 그 정보는 기억부(70)에 격납된다.

다음에, 실시예 4에 따른 PLL 회로(4)의 처리 수순을, 도 9를 참조해서 설명한다. 도 9는 실시예 4에 따른 PLL 회로(4)의 처리 수순을 나타내는 플로차트이다.

우선, 전류 제어부(410)는, P 채널(31)측 및 N 채널(32)측에 대하여 각각 전형적인 기준 전류값을 지시한다(스텝 S31).

또한, 전류 제어부(410)는, P 채널(31)측의 전류값을 고정하기 위해서, P 채널(31)측에 대하여 전형적인 기준 전류값을 지시한다. 한편, 전류 제어부(410)는, N 채널(32)측의 인출 전류의 전류값을 최소값으로 하는 것과 같은 기준 전류값을 N 채널(32)에 대하여 지시한다(스텝 S32).

다음에, 에러 레이트 검출부(430)는, 데이터 식별부(420)에 의해 식별된 데이터 식별 유무에 의거하여, 에러 레이트를 검출한다(스텝 S33).

또한, 전류 제어부(410)는, N 채널(32)측의 인출 전류의 전류값이 최대값인지의 여부를 판정한다(스텝 S34).

N 채널(32)측의 인출 전류의 전류값이 최대값이 아니라고 판정되는 경우에는(스텝 S34 No), 전류 제어부(410)는, N 채널(32)측의 인출 전류의 전류값을 1단계 증가시켜(스텝 S35), 스텝 S33으로 천이한다.

N 채널(32)측의 인출 전류의 전류값이 최대값이라고 판정되는 경우에는(스텝 S34 Yes), 전류 제어부(410)는, 챠지 펌프(30)의 N 채널(32)에 대하여, 에러 레이트가 최소값이 되는 인출 전류의 기준 전류값을 지시한다(스텝 S36).

계속해서, 전류 제어부(410)는, P 채널(31)측의 전류값을 최소값으로 하는 것과 같은 기준 전류값을 P 채널(31)에 대하여 지시한다. 한편, 전류 제어부(410)는, N 채널측의 전류값을, 에러 레이트가 최소값이 되는 인출 전류의 기준 전류값으로 고정한다(스텝 S37).

다음에, 에러 레이트 검출부(430)는, 데이터 식별부(420)에 의해 식별된 데이터 식별 유무에 의거하여, 에러 레이트를 검출한다(스텝 S38).

또한, 전류 제어부(410)는, P 채널(31)측의 압출 전류의 전류값이 최대값인지의 여부를 판정한다(스텝 S39).

P 채널(31)측의 압출 전류의 전류값이 최대값이 아니라고 판정되는 경우에는(스텝 S39 No), 전류 제어부(410)는, P 채널(31)측의 압출 전류의 전류값을 1단계 증가시켜(스텝 S40), 스텝 S38로 천이한다.

P 채널(31)측의 압출 전류의 전류값이 최대값이라고 판정되는 경우에는(스텝 S39 Yes), 전류 제어부(410)는, 챠지 펌프(30)의 P 채널(31)에 대하여, 에러 레이트가 최소값이 되는 압출 전류의 기준 전류값을 지시한다(스텝 S41).

이상과 같이 본 실시예 4에 의하면, PLL 회로(4)는, 데이터의 에러 레이트가 최소가 되도록, P 채널(31) 및 N 채널(32)의 어느 한쪽의 로크점에 있어서의 전류값을 고정하여, 다른쪽의 전류값을 증가시키면서 다른쪽의 전류값을 제어하도록 했다. 또한, PLL 회로(4)는, 데이터의 에러 레이트가 최소가 되었을 때의 전류값을 다른쪽의 채널에 고정하고, 또한 데이터의 에러 레이트가 최소가 되도록, 한쪽의 전류값을 증가시키면서 한쪽의 전류값을 제어하도록 했다.

이러한 구성에 의하면, PLL 회로(4)는, 데이터의 에러 레이트가 최소가 되도록 P 채널(31) 및 N 채널(32)의 전류값을 각각 제어했다. 그 때문에, PLL 회로(4)는, 프로세스의 편차에 의해 데이터 및 피참조 신호 간의 정상 위상 오차가 있는 경우이더라도, 이 정상 위상 오차를 저감하도록 조정할 수 있다.

한편, 본실시예에서는, 전류 제어부(80)는, 스위치 S1이 OFF로 전환되고 나서 챠지 펌프(30)의 P 채널(31) 및 N 채널(32)의 전류값을 조정하도록 했다. 본 실시예에서는 이것에 한정되는 것이 아니라, 전류 제어부(80)는, 스위치 S1이 ON인 채로 위상 주파수 비교기(20)로부터 출력되는 동일 펄스 폭의 업 신호 및 다운 신호를 이용하여 조정해도 된다.

이상, 본 발명의 실시예에 관하여 설명했지만, 본 실시예에 의해 본 발명의 기술적 사상의 범위가 한정되는 것이 아니라, 특허청구범위에 기재한 기술적 범위의 범위를 일탈하지 않는 한, 각종의 다양한 실시예가 실시 가능한 것은 말할 필요도 없다. 또한, 본 실시예에 기재한 효과는, 이것에 한정되는 것이 아니다.

또한, 본 실시예에서 설명한 각종 처리 중, 자동적으로 행하여지는 것으로서 설명한 처리의 전부 또는 일부를 수동으로 행하는 것도 가능한 것은 물론이고, 그 반대로, 수동으로 행하여지는 것으로서 설명한 처리의 전부 또는 일부를 자동으로 행하는 것도 가능한 것은 말할 필요도 없다. 또한, 본 실시예에서 설명한 처리 수순, 제어 수순, 구체적 명칭, 각종 데이터나 파라미터를 포함하는 정보에 관해서도, 특기한 경우를 제외하고, 적정하게 변경 가능한 것은 말할 필요도 없다.

또한, 도시한 PLL 회로(1∼4)의 각 구성요소는 기능 개념적으로 기재한 것으로서, 반드시 물리적으로 도시와 같이 구성되는 것이 아니라, 그 PLL 회로(1∼4)의 구체적인 양태는 도시의 것에 한정 축소되는 것이 아니라는 것은 말할 필요도 없다.

또한, 각 장치에서 행하여지는 각종 처리 기능은, CPU(Central Processing Unit)(또는 MPU(Micro Processing Unit), MCU(Micro Controller Unit) 등의 마이크로 컴퓨터) 및 당해 CPU(또는 MPU, MCU 등의 마이크로 컴퓨터)로 해석 실행하는 프로그램 상, 또는 와이어드 로직에 의한 하드웨어 상에서, 그 전부 또는 임의의 일부를 실행하도록 해도 되는 것은 말할 필요도 없다.

1, 2, 3, 4 : PLL 회로
10 : 1/N 분주기
20 : 위상 주파수 비교기
30 : 전류 발생 회로
31 : P 채널
32 : N 채널
40 : 로우패스 필터
50 : VCO
60 : 전압 검출부
70 : 기억부
80, 410 : 전류 제어부
81 : 전압 비교부
82 : 전류 보정부
90 : 스위치 제어부
95 : 로크 검출부
300 : 전류/전압 변환부
301 : 디코드부
420 : 데이터 식별부
430 : 에러 레이트 검출부
R11, R1n, Ｒm1, Ｒmn : 저항
S1, S2, S3, S4, S5 : 스위치

Claims

참조 신호 및 피참조 신호의 동기시의 소망 주파수에 있어서의 제어 전압을 기억하는 기억부와,
소정의 타이밍에서 전류를 압출하는 압출 회로 및 전류를 인출하는 인출 회로를 갖는 전류 발생 회로와,
상기 전류 발생 회로로부터 출력된 전류에 따른 출력 전압을 검출하는 전압 검출부와,
상기 압출 회로 및 상기 인출 회로의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시켜, 상기 전압 검출부에 의해 검출되는 출력 전압이, 상기 기억부에 기억된 제어 전압과 일치하도록, 상기 압출 회로 및 상기 인출 회로의 각 전류값을 제어하는 전류 제어부
를 갖는 것을 특징으로 하는 발진 회로.
제1항에 있어서,
상기 전류 제어부는,
상기 압출 회로의 동기시에 있어서의 전류값을 고정으로 해서, 상기 인출 회로의 전류값을 증가시켜, 상기 인출 회로의 전류값을 제어하는 것을 특징으로 하는 발진 회로.
제1항에 있어서,
상기 전류 제어부는,
상기 인출 회로의 동기시에 있어서의 전류값을 고정으로 해서, 상기 압출 회로의 전류값을 감소시켜, 상기 압출 회로의 전류값을 제어하는 것을 특징으로 하는 발진 회로.
제1항에 있어서,
상기 전류 발생 회로로부터 출력된 전류를 전압으로 변환하는 전압 변환부를 갖고,
상기 전압 검출부는,
상기 전압 변환부에 의해 변환된 전압을 검출하고,
상기 전류 제어부는,
상기 압출 회로 및 상기 인출 회로마다의 전류값을 소정의 설계값과 합치하도록 각 전류값을 변화시켜, 상기 압출 회로 및 상기 인출 회로의 각 전류값을 제어하는 것을 특징으로 하는 발진 회로.
제4항에 있어서,
상기 전압 변환부는,
상기 압출 회로 및 상기 인출 회로로부터 출력되는 각 전류의 전류값이 각각 상기 설계값과 합치할 때에 상기 기억부에 기억된 제어 전압이 되도록 저항값을 설정하는 것을 특징으로 하는 발진 회로.
제2항 내지 제4항 중 어느 한 항에 있어서,
상기 전류 제어부는,
상기 전압 검출부에 의해 검출된 출력 전압이, 상기 기억부에 의해 기억된 제어 전압과 일치하는지의 여부를 판정하는 전압 판정부와,
상기 전압 판정부의 판정 결과에 근거하여, 상기 전압 검출부에 의해 검출된 출력 전압이 상기 기억부에 의해 기억된 제어 전압과 일치하지 않을 경우에는, 상기 압출 회로 및 상기 인출 회로 중 전류값을 변화시키고 있는 회로측의 기준 전류값을 단계적으로 보정하는 전류 보정부
를 갖는 것을 특징으로 하는 발진 회로.
제2항 내지 제4항 중 어느 한 항에 있어서,
상기 전류 제어부는,
상기 전압 검출부에 의해 검출된 출력 전압이, 상기 기억부에 의해 기억된 제어 전압과 일치하는지의 여부를 판정하는 전압 판정부와,
상기 전압 판정부의 판정 결과에 근거하여, 상기 전압 검출부에 의해 검출된 출력 전압이 상기 기억부에 의해 기억된 제어 전압과 일치할 경우에는, 상기 압출 회로 및 상기 인출 회로 중 전류값을 변화시키고 있던 회로측의 기준 전류값을, 상기 출력 전압에 따른 기준 전류값으로 설정하는 전류 보정부
를 갖는 것을 특징으로 하는 발진 회로.
제1항에 있어서,
상기 전류 발생 회로는,
동일 펄스 폭을 갖는 제1 펄스 신호 및 제2 펄스 신호를 입력하고, 상기 제1 펄스 신호에 따라 상기 압출 회로를 통해서 전류를 압출하고, 상기 제2 펄스 신호에 따라 상기 인출 회로를 통해서 전류를 인출하는 것을 특징으로 하는 발진 회로.
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발진 회로의 전류 보정 방법에 있어서,
참조 신호 및 피참조 신호의 동기시의 소망 주파수에 있어서의 제어 전압을 기억하는 기억 스텝과,
소정의 타이밍에서 전류를 압출하는 압출 회로 및 전류를 인출하는 인출 회로를 갖는 전류 발생 회로로부터 출력된 전류에 따른 출력 전압을 검출하는 전압 검출 스텝과,
상기 압출 회로 및 상기 인출 회로의 전류값이 합치하도록 적어도 한쪽의 전류값을 변화시켜, 상기 전압 검출 스텝에 의해 검출되는 출력 전압이, 상기 기억 스텝에 의해 기억된 제어 전압과 일치하도록, 상기 압출 회로 및 상기 인출 회로의 각 전류값을 제어하는 전류 제어 스텝
을 포함하는 것을 특징으로 하는 전류 보정 방법.