KR20090089460A

KR20090089460A - 변동 보정 방법, ｐｌｌ 회로 및 반도체 집적 회로

Info

Publication number: KR20090089460A
Application number: KR1020097014329A
Authority: KR
Inventors: 도시히코 모리; 마사후미 곤도
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2007-01-09
Filing date: 2007-01-09
Publication date: 2009-08-21
Also published as: JPWO2008084525A1; WO2008084525A1; US7872536B2; EP2120344B1; EP2120344A4; KR101065818B1; JP4593669B2; EP2120344A1; US20090315628A1

Abstract

위상 주파수 검출부, 차지 펌프, 로우 패스 필터, 전압 제어 발진기가 직렬 접속되고, 전압 제어 발진기의 출력 클록을 분주기를 통해 입력 클록이 입력되는 위상 주파수 검출부에 피드백하도록 구성된 PLL 회로의 특성 변동을 보정하는 변동 보정 방법에서는, 로우 패스 필터 내의 저항값에 따른 기준 전류를 생성하여, 기준 전류를 전압 제어 발진기에 출력하며, 로우 패스 필터의 특성과 전압 제어 발진기의 이득을 전압 제어 발진기의 출력 클록에 기초하여 보정한다.

Description

변동 보정 방법, ＰＬＬ 회로 및 반도체 집적 회로{METHOD FOR CORRECTING VARIATION, PLL CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은, 변동 보정 방법, 위상 로크 루프(PLL: Phase Locked Loop) 회로(이하, 단순히 PLL 회로라고 함) 및 반도체 집적 회로에 관한 것이며, 특히 PLL의 특성 변동을 보정하는 변동 보정 방법, 그와 같은 변동 보정 방법을 이용하는 PLL 회로, 및 그와 같은 PLL 회로를 갖는 반도체 집적 회로에 관한 것이다.

PLL 회로는 여러 가지 분야에서 이용되고 있고, PLL 회로를 갖는 여러 가지 반도체 집적 회로도 알려져 있다. PLL의 특성에는 로크업 타임, 지터 특성이나 위상 노이즈 특성 등이 포함되고, PLL 회로는 PLL이 안정적인 동작을 하도록 설계된다.

도 1은 종래의 PLL 회로의 일례를 도시하는 도면이다. PLL 회로(1)는 도 1에 도시하는 바와 같이 접속된 위상 주파수 검출부(PFD: Phase Frequency Detector)(2), 차지 펌프(CP: Charge Pump)(3), 로우 패스 필터(LPF: Low Pass Filter)(4), 전압 제어 발진기(VCO: Voltage Controlled Oscillator)(5) 및 분주기(DIV)(6)를 갖는다.

그러나, PLL 회로(1)를 CMOS 프로세스 등의 반도체 프로세스에 의해 제조하 면, 프로세스의 변동에 의해 PLL 회로(1)의 각 부를 구성하는 소자의 특성에 변동이 발생한다. 이 때문에, CP(3)의 출력 전류(I_cp), LPF(4) 내의 저항의 저항값(R_LPF)이나 콘덴서의 용량값(C_LPF, C_P), VCO(5)의 VCO 이득(K_VCO) 등의 파라미터가 개개의 설계값보다 커지거나 작아져, 개개의 PLL 회로(1) 사이에서 PLL의 특성에 변동이 발생해 버린다.

도 2 및 도 3은 PLL의 특성에 변동이 발생한 상태를 나타내는 도면이다. 도 2는 PLL 회로(1)의 이득 대 주파수 특성을 나타내고, 도 3은 PLL 회로(1)의 위상 지연 대 주파수 특성을 나타낸다. 도 2 및 도 3에서, 실선은 모든 파라미터가 설계값을 갖는 경우의 특성을 나타낸다, 점선은 적어도 하나의 파라미터에 변동이 발생하여 설계값보다 커지거나 작아진 경우의 특성을 나타낸다. 도 2에서 종축 및 횡축의 단위는 대수의 임의 단위이다.

PLL의 안정성을 크게 좌우하는 것은, 이득이 0 dB가 되는 주파수 및 위상 여유이고, 이하의 3개의 파라미터(ω1, ω2, ω3)에 의해 결정된다. 위상 여유는 이득이 0 dB가 되는 주파수에서의 위상 지연의 -180˚부터의 차분에 상당한다. 여기서, N_div는 분주기(6)의 체배수, C_all은 C_all=C_LPF+C_P로 나타내는 용량값을 나타낸다.

ω1={K_vco·I_cp/2π·N_div·C_all}^1/2

ω2=1/(R_LPF·C_LPF)

ω3

1/(R_LPF·C_P)

도 4 및 도 5는 3개의 파라미터(ω1, ω2, ω3)를 설명하는 도면이다. 도 4에서 실선은 PLL 회로(1)의 이득 대 주파수 특성을 나타내고, 도 5에서 실선은 PLL 회로(1)의 위상 지연 대 주파수 특성을 나타낸다. 또한, 도 4 및 도 5에서 점선은 이득이 0 dB가 되는 주파수에서의 각 파라미터(ω1, ω2, ω3)를 나타낸다. 도 4에서 종축 및 횡축의 단위는 대수의 임의 단위이다.

파라미터에 변동이 발생하여도, PLL의 특성에 큰 변동이 발생하지 않도록 한 반도체 집적 회로가 특허문헌 1에 제안되어 있다. 특허문헌 1에 제안되어 있는 반도체 집적 회로는 제어부와 차지 펌프와 LPF를 갖는다. 제어부는 저항의 저항값과 콘덴서의 용량값의 곱에 따른 데이터량을 출력한다. 차지 펌프는 출력하는 전류값이 병렬 접속된 저항으로 이루어지는 부분의 저항값에 의존하는 구성을 가지며, 병렬 접속되는 저항의 수를 데이터량에 따라서 증가시켜 저항으로 이루어지는 부분의 저항값을 감소시킨다. LPF는 병렬 접속되는 저항의 수를 데이터량에 따라서 증가시켜 저항으로 이루어지는 부분의 저항값을 감소시키는 구성을 갖는다. 즉, 파라미터 ω1이 차지 펌프 내의 저항의 저항값 및 콘덴서의 용량값의 변동에 영향을 잘 받지 않게 하고, 파라미터 ω2, ω3이 LPF 내의 저항의 저항값 및 콘덴서의 용량값의 변동에 영향을 잘 받지 않게 하고 있다.

따라서, 특허문헌 1에 제안되어 있는 반도체 집적 회로에 의하면, 상기 구성에 의해, 3개의 파라미터(ω1, ω2, ω3)의 식 중, 파라미터 ω1을 결정하는 I_cp, C_all, 파라미터 ω2를 결정하는 R_LPF, C_LPF, 및 파라미터 ω3을 결정하는 R_LPF, C_P가 프 로세스의 변동에 영향을 잘 받지 않게 되어 있다. 이것에 의해, 프로세스의 변동에 의한 PLL의 특성 변동을 어느 정도 억제할 수 있다.

특허문헌 1: 일본 특허 공개 제2006-33108호 공보

특허문헌 1에 제안되어 있는 반도체 집적 회로에서는, 예컨대 R_LPF가 설계값의 3/2배의 저항값을 갖는 경우, C_LPF의 용량값을 2/3배로 보정함으로써, 파라미터 ω2에 대해서는 설계값으로 보정할 수 있다. 그러나, 용량값의 변동은 파라미터 ω1에도 영향을 미치는 것이므로, 이러한 변동 보정 방법으로는 PLL의 특성 변동을 보정하는 데에도 한계가 있다. 예컨대 미세한 CM0S 프로세스에서는, 트랜지스터의 특성에도 변동이 발생하고, 이것에 의해 상기 VCO 이득(K_VCO) 등도 크게 변동하지만, 특허문헌 1에 제안되어 있는 반도체 집적 회로에서는, 이러한 변동은 상정되어 있지 않기 때문에, VCO 이득(K_VCO) 등이 크게 변동하면 파라미터 ω1도 크게 변동한다.

이와 같이, 종래 기술에서는, 파라미터(ω1, ω2, ω3) 모두를 종합적으로 보정하지 않기 때문에, PLL의 특성 변동을 고정밀도로 보정할 수 없다고 하는 문제가 있었다.

그래서, 본 발명은 PLL의 특성 변동을 고정밀도로 보정하는 것이 가능한 변동 보정 방법, PLL 회로 및 반도체 집적 회로를 제공하는 것을 목적으로 한다.

상기한 과제는, 위상 주파수 검출부, 차지 펌프, 로우 패스 필터, 전압 제어 발진기가 직렬 접속되고, 이 전압 제어 발진기의 출력 클록을 분주기를 통해 입력 클록이 입력되는 이 위상 주파수 검출부에 피드백하도록 구성된 PLL 회로의 특성 변동을 보정하는 변동 보정 방법으로서, 이 로우 패스 필터 내의 저항값에 따른 기준 전류를 생성하여, 이 기준 전류를 전압 제어 발진기에 출력하는 제1 단계와, 이 로우 패스 필터의 특성과 이 전압 제어 발진기의 이득을 이 전압 제어 발진기의 출력 클록에 기초하여 보정하는 제2 단계를 포함하는 것을 특징으로 하는 변동 보정 방법에 의해 달성할 수 있다.

상기한 과제는, 위상 주파수 검출부, 차지 펌프, 로우 패스 필터, 전압 제어 발진기가 직렬 접속되고, 이 전압 제어 발진기의 출력 클록을 분주기를 통해 입력클록이 입력되는 이 위상 주파수 검출부에 피드백하도록 구성된 PLL 회로로서, 이 로우 패스 필터 내의 저항값에 따른 기준 전류를 생성하여, 이 기준 전류를 이 차지 펌프와 전압 제어 발진기에 출력하는 변동 변환 회로와, 이 로우 패스 필터의 특성과 이 전압 제어 발진기의 이득을, 이 전압 제어 발진기의 출력 클록에 기초하여 보정하는 제어 신호를 생성하는 이득 보정 회로를 포함하는 것을 특징으로 하는 PLL 회로에 의해 달성할 수 있다.

상기한 과제는 상기와 같이 PLL 회로를 하나 이상 구비한 것을 특징으로 하는 반도체 집적 회로에 의해 달성할 수 있다.

본 발명에 의하면, PLL의 특성 변동을 고정밀도로 보정하는 것이 가능한 변동 보정 방법, PLL 회로 및 반도체 집적 회로를 실현할 수 있다.

도 1은 종래의 PLL 회로의 일례를 도시하는 도면이다.

도 2는 PLL의 특성에 변동이 발생한 상태를 나타내는 도면이다.

도 3은 PLL의 특성에 변동이 발생한 상태를 나타내는 도면이다.

도 4는 3개의 파라미터(ω1, ω2, ω3)를 설명하는 도면이다.

도 5는 3개의 파라미터(ω1, ω2, ω3)를 설명하는 도면이다.

도 6은 본 발명의 원리를 설명하는 블록도이다.

도 7은 제1 실시예의 전류원의 구성을 도시하는 회로도이다.

도 8은 제1 실시예의 변동 변환 회로의 구성을 도시하는 회로도이다.

도 9는 변동 변환 회로 내의 카운터의 동작을 설명하는 도면이다.

도 10은 제1 실시예의 LPF의 구성을 도시하는 회로도이다.

도 11은 제1 실시예의 VCO의 구성을 도시하는 회로도이다.

도 12는 VCO의 동작을 설명하는 타이밍도이다.

도 13은 제1 실시예의 Kvco 보정 회로의 구성을 도시하는 블록도이다.

도 14는 Kvco 보정 회로의 동작을 설명하는 타이밍도이다.

도 15는 제1 실시예의 동작을 설명하는 흐름도이다.

도 16은 제2 실시예의 변동 변환 회로의 구성을 도시하는 회로도이다.

도 17은 제2 실시예의 LPF의 구성을 도시하는 회로도이다.

도 18은 제2 실시예의 VCO의 구성을 도시하는 회로도이다.

도 19는 저항값의 변동이 보정되는 양태를 나타내는 도면이다.

도 20은 제3 실시예의 변동 변환 회로의 구성을 도시하는 회로도이다.

도 21은 제3 실시예의 LPF의 구성을 도시하는 회로도이다.

도 22는 용량값의 변동이 보정되는 양태를 나타내는 도면이다.

도 23은 제4 실시예의 LPF의 구성을 도시하는 회로도이다.

도 24는 전류값의 변동이 보정되는 양태를 나타내는 도면이다.

<부호의 설명>

11: PLL 회로 12: 전류원

13: 변동 변환 회로 14: PFD

15: CP 16: LPF

17: VCO 18: 분주기

19: Kvco 보정 회로

본 발명은 상기 VCO 이득(K_VCO)을 포함한 파라미터(ω1, ω2, ω3) 모두를 종합적으로 보정함으로써, 반도체 프로세스의 변동에 의해 PLL의 특성에 변동이 발생하여도 개개의 변동에 관계없이 PLL의 특성 변동을 설계된 특성으로 보정하는 것이다.

도 6은 본 발명의 원리를 설명하는 블록도이다. 도 6에 도시하는 PLL 회로(11)는 예컨대 반도체칩 내에 설치된 반도체 집적 회로 내에 설치되어 있다. PLL 회로(11)는 도 6에 도시하는 바와 같이 접속된 전류원(12), 변동 변환 회로(13), 위상 주파수 검출부(PFD: Phase Frequency Detector)(14), 차지 펌프(CP: Charge Pump)(15), 로우 패스 필터(LPF: Low Pass Filter)(16), 전압 제어 발진기(VCO: Voltage Controlled Oscillator)(17), 분주기(DIV)(18), 및 Kvco 보정 회로(19)를 갖는다. 입력 클록(CK_in)은 PFD(14) 및 Kvco 보정 회로(19)에 입력된다. 출력 클록(CK_out)은 VCO(17)로부터 출력되며, 분주기(18)를 통해 PFD(14)에 피드백된다. PFD(14) 및 CP(15)는 도 1에 도시하는 PFD(2) 및 CP(3)와 같은 주지의 구성을 갖는다. LPF(16)는 그 저항 부분의 저항값 및/또는 콘덴서 부분의 용량값이 제어된 상태에서는 도 1에 도시하는 LPF(4)와 같이 구성된 등가 회로로 나타낸다. VCO(17)는 멀티바이브레이터형 VCO 또는 이완 발진 회로 등으로 불리는 구성을 갖는다.

전류원(12)은 전압 변화 및 온도 변화에 관계없이 일정한 전류(IO)를 출력하는 구성을 갖는다. 그러나, 전류원(12)의 출력 전류(IO)는 반도체 프로세스의 변동에 의한 영향을 받는다. 그래서, PLL 회로(11)의 튜닝 시[즉, VCO(17)의 튜닝 시)]에는, 변동 변환 회로(13)는 그 출력 전류(I_b), 그 내부에 설치된 저항 부분의 저항값(Rr)(=R_LPF의 설계값) 및 기준 전압(Vr)이 I_b=Vr/Rr이 되는 관계를 만족시키도록 저항값(Rr)의 변동을 출력 전류(I_b)의 변동으로 변환하여 출력 전류(I_b)를 CP(15) 및 VCO(17)에 공급하고, 또 이 출력 전류(I_b)의 변동으로의 변환이 종료되면, VCO(17) 및 Kvco 보정 회로(19)에 인에이블 신호(EN)를 공급한다.

PLL 회로(11)의 통상 동작 시에는, VCO(17) 내의 비교기에 입력되는 기준 전압(V_comp)은 LPF(16)의 출력 전압이다. 이것에 대하여, PLL 회로(11)의 튜닝 시에는 상기 기준 전압(Vr)과 같은 기준 전압(V_comp)이 VCO(17) 내의 비교기에 입력된다.

VCO(17) 내의 콘덴서 부분의 용량값을 C_VCO, 출력 클록(CK_out)의 발진 주파수의 설계값을 fd로 나타내면, Kvco 보정 회로(19)는 VCO(17)의 출력 클록(CK_out)의 발진 주파수(f_VCO)가 f_VCO=I_b·(C_VCO·V_comp)=fd가 되는 관계를 만족시키도록 LPF(16) 및 VCO(17) 내의 콘덴서 부분의 용량값을 제어하는 제어 신호(Sc)를 출력하여 LPF(16) 및 VCO(17)에 공급한다. 이러한 Kvco 보정 회로(19)의 제어는 입력 클록(CK_in), 분주기(18)의 체배수(N_div) 및 출력 클록(CK_out)에 기초해서, 인에이블 신호(EN)에 응답하여 이루어진다. 체배수(N_div)는 외부 단자로부터 분주기(18) 및 Kvco 보정 회로(19)에 입력된다.

변동 변환 회로(13)의 출력 전류(I_b)를 그 기준 전류로 하는 CP(15)의 출력 전류(I_cp)와 LPF(16) 내의 콘덴서 부분(C_LPF)의 용량값(C_LPF)은, 변동 변환 회로(13)의 출력 전류(I_b)와 VCO(17) 내의 콘덴서 부분의 용량값(C_VCO)에 연동하고 있기 때문에, 상기 파라미터 ω1은 ω1=(1/2π·N_div)^1/2·{2π·I_b/(C_VCO·V_comp)}^1/2·{I_cp/(C_all·V_comp)}^1/2이 되는 관계를 만족하도록 보정된다. 또한, 상기 파라미터 ω2, ω3에 대해서도 ω2=1/(R_LPF·C_LPF)=I_b(Vr·C_LPF)가 되는 관계를 만족하도록 보정된다. 또, C_all 은 C_all=C_LPF+C_P로 나타내는 용량값을 나타낸다.

Kvco 보정 회로(19)는 상기 튜닝이 종료되면, 그 취지를 나타내는 종료 신호(S_te)를 VCO(17)에 공급하고, VCO(17) 내의 비교기에 입력되는 기준 전압(V_comp)은 LPF(16)의 출력 전압으로부터 상기 기준 전압(Vr)과 동등한 기준 전압(V_comp)으로 전환시킨다. 또한, Kvco 보정 회로(19)로부터 출력되는 종료 신호(S_te)를, PFD(14) 및 CP(15)에는 인에이블 신호로서 공급하여, PFD(14) 및 CP(15)를 PLL 회로(11)의 통상 동작 시에만 인에이블 상태로 하여도 좋다. 이와 같이 하여, 반도체 프로세스의 변동에 의해 PLL 회로(11)의 각 부를 구성하는 소자의 특성에 변동이 발생하여도, 튜닝에 의해, CP(15)의 출력 전류(I_cp), LPF(16) 내의 저항 부분(R_LPF)의 저항값(R_LPF)이나 콘덴서 부분(C_LPF, C_P)의 용량값(C_P), VCO(17)의 VCO 이득(K_VCO) 등의 파라미터를 개개의 설계값으로 보정할 수 있고, 개개의 PLL 회로(11) 사이에서 PLL의 특성에 변동이 발생하는 것을 방지할 수 있다. 따라서, 튜닝이 종료된 후에는, PLL 회로(11)는 설계대로의 통상 동작을 수행할 수 있다.

또한, PLL 회로(11)의 튜닝 시에는, 변동 변환 회로(13)는 그 출력 전류(I_b), 그 내부에 설치된 저항 부분의 저항값(Rr) 및 기준 전압(Vr)이 Rr=Vr/I_b가 되는 관계를 만족시키도록 출력 전류(I_b)의 변동을 저항값(Rr)의 변동으로 변환하여 출력 전류(I_b)를 CP(15) 및 VCO(17)에 공급하고, 또 이 저항값(Rr)의 변동으로의 변 환이 종료되면, VCO(17) 및 Kvco 보정 회로(19)에 인에이블 신호(EN)를 공급하도록 하여도 좋다. 이 경우, Kvco 보정 회로(19)는 LPF(16) 및 VCO(17) 내의 콘덴서 부분의 용량값을 제어하는 제어 신호(Sc)를 LPF(16) 및 VCO(17)에 공급하는 대신에, LPF(16) 내의 저항 부분의 저항값을 제어하는 제어 신호(Sc)를 LPF(16)에 공급하는 구성으로 하면 좋다. 이 경우, Kvco 보정 회로(19)로부터 출력되는 제어 신호(Sc)는, 도 6에 점선으로 표시하는 바와 같이, 변동 변환 회로(13)에도 공급되어, 변동 변환 회로(13) 내의 전류 조정부의 출력 전류 또는 저항부의 저항값도 마찬가지로 제어한다. 또한, 이 경우, Kvco 보정 회로(19)로부터 출력되는 상기 제어 신호(Sc)는 VCO(17)에는 공급되지 않는다. 또한, 도 6에 점선으로 표시하는 바와 같이, 변동 변환 회로(13) 내에서 생성한 제어 신호(Ss)를 LPF(16)에 공급하여 LPF(16) 내의 저항 부분의 저항값을 미세 조정하여도 좋다.

상기한 바와 같이, 본 발명은 PLL 회로(11)의 튜닝 시에는, 변동 변환 회로(13)에 의해 전류원(12)의 출력 전류의 변동으로 변환되는 제1 보정 단계와, 변동의 변환이 종료되면 Kvco 보정 회로(19)에 의해 VCO 이득(K_VCO)이 보정되는 제2 보정 단계를 포함하고, 튜닝이 종료된 후에는 PLL 회로(11)는 통상 동작을 수행한다. 변동 변환 회로(13)에 의한 변동의 변환에서는, LPF(16) 내의 저항값(R_LPF)의 변동을 보정하도록 전류원(12)으로부터의 전류(IO)를 출력 전류(I_b)로 보정한다. Kvco 보정 회로(19)에 의한 VCO 이득(K_VCO)의 보정은 LPF(16) 내 및 VCO(17) 내의 용량값의 보정, 또는 변동 변환 회로(13)의 출력 전류 및 LPF(16) 내의 저항값의 보정, 또는 이들 조합의 보정에 의해 실현될 수 있다.

이하에, 본 발명의 변동 보정 방법, PLL 회로 및 반도체 집적 회로의 각 실시예를 도 7 이하의 도면과 함께 설명한다.

실시예 1

우선, 본 발명의 제1 실시예를 설명한다. 본 실시예 및 후술하는 제2 실시예에서는, PLL 회로(11)의 기본 구성은 도 6에 도시하는 바와 같고, 또 PLL 회로(11)의 각 부는 동일한 웨이퍼에 대한 반도체 프로세스에 의해 형성되기 때문에, 각 부 내의 트랜지스터, 콘덴서, 저항 등의 소자의 특성 변동은 대략 같은 것을 효과적으로 이용한다.

도 7은 제1 실시예의 전류원(12)의 구성을 도시하는 회로도이다. 도 7 이하의 도면에서 Vdd는 전원 전압을 나타낸다. 전류원(12)은 도 7에 도시하는 바와 같이 접속된 P 채널 MOS 트랜지스터(121, 122), 비교기(123), 플러스의 온도 의존성을 갖는 저항(124), 및 npn 트랜지스터(125, 126)를 갖는다. 이 구성에 의해, 전류원(12)은 전압 변화 및 온도 변화에 관계없이 일정한 전류(IO)를 출력할 수 있다(일본 특허 공개 제2006-262348호 공보 참조).

도 8은 제1 실시예의 변동 변환 회로(13)의 구성을 도시하는 회로도이다. 변동 변환 회로(13)는, 도 8에 도시하는 바와 같이 접속된 P 채널 MOS 트랜지스터[131-1∼131-N, 132-1∼132-N(N은 2 이상의 정수)], 스위치(133-1∼133-N, 134-1∼134-N), 저항(135, 136), 저항(Rr), 비교기(137), 카운터(138), 및 인에이블 신호(EN) 생성 회로(139)를 갖는다. P 채널 MOS 트랜지스터(131-1∼131-N)와 스위 치(133-1∼133-N)로 이루어지는 구성과, P 채널 MOS 트랜지스터(132-1∼132-N)와 스위치(134-1∼134-N)로 이루어지는 구성은 동일하고, 스위치(133-1∼133-N, 134-1∼134-N) 중 대응하는 스위치가 동일하게 온/오프된다. 이에 따라, 전류 미러 회로의 미러비는 가변적이다.

저항(135, 136)에 의한 저항 분압에 의해 얻어진 기준 전압(Vr)은 비교기(137)의 한쪽 입력 단자에 공급된다. 비교기(137)의 다른쪽 입력 단자에는, 스위치(133-1∼133-N)와 저항(Rr)을 접속하는 노드로부터 얻어진 전압(Vc)이 공급된다. 카운터(138)는 전압(Vc)이 기준 전압(Vr)에 미치지 못하면 전압(Vc)을 상승시키기 위해 온으로 제어하는 스위치(133-1∼133-N, 134-1∼134-N)의 수를 증가시키는 제어 신호를 출력한다. 예컨대, 카운터(138)의 출력은 N 비트이다. 도 9는 카운터(138)의 동작을 설명하는 도면이다. 전압(Vc)이 기준 전압(Vr)에 도달한 후 소정 시간(tx)이 경과하면, 카운터(138)는 EN 생성 회로(139)에 트리거 신호를 공급하고, EN 생성 회로(139)는 VCO(17)나 Kvco 보정 회로(19) 등에 공급되는 인에이블 신호(EN)를 생성하여 출력한다.

따라서, 전류원(12)의 출력 전류(IO)는 반도체 프로세스의 변동에 의한 영향을 받지만, PLL 회로(11)의 튜닝 시에는, 변동 변환 회로(13)는 그 출력 전류(I_b), 그 내부에 설치된 저항(Rr)의 저항값(Rr) 및 기준 전압(Vr)이 I_b=Vr/Rr이 되는 관계를 만족시키도록 저항값(Rr)의 변동을 출력 전류(I_b)의 변동으로 변환함으로써 전류 미러 회로의 미러비를 변경하여 얻은 출력 전류(I_b)를 CP(15) 및 VCO(17)에 공급한 다. 저항값(Rr)은 LPF(16) 내의 저항(R_LPF)의 저항값(R_LPF)과 같다. 또한, 변동 변환 회로(13)는 이 출력 전류(I_b)의 변동으로의 변환이 종료되면, VCO(17) 및 Kvco 보정 회로(19)에 인에이블 신호(EN)를 공급한다.

도 10은 LPF(16)의 구성을 도시하는 회로도이다. LPF(16)는 도 10에 도시하는 바와 같이 접속된 저항(R_LPF), 콘덴서 부분(C_LPF), 및 콘덴서 부분(C_P)을 갖는다. 콘덴서 부분(C_LPF)은 동일한 용량을 갖는 콘덴서[162-1∼162-M(M은 2 이상의 정수)] 및 스위치(163-1∼163-M)를 갖는다. 한편, 콘덴서 부분(C_P)은 동일한 용량을 갖는 콘덴서(164-1∼164-M) 및 스위치(165-1∼165-M)를 갖는다. 스위치(163-1∼163-M, 165-1∼165-M)는 Kvco 보정 회로(19)로부터의 제어 신호(Sc)에 의해 온/오프된다. 온이 되는 스위치(163-1∼163-M, 165-1∼165-M)의 수에 비례하여 콘덴서 부분(C_LPF, C_P)의 용량값이 변한다.

도 11은 VCO(17)의 구성을 도시하는 회로도이다. VCO(17)는 도 11에 도시하는 바와 같이 접속된 저항(171, 172), 스위치부(173, 174), 동일 용량의 콘덴서(175-1∼175-M), 스위치(176-1∼176-M), 및 비교기(177)를 갖는다. 저항(171, 172)은 도 8에 도시하는 저항(135, 136)과 동일하고, 저항 분압에 의해 얻어진 기준 전압(Vr)은 스위치부(173)의 스위치(173-2)에 입력된다. 스위치부(173)의 스위치(173-1)에는 LPF(16)의 출력이 입력된다. Kvco 보정 회로(19)부터의 제어 신호(S_te)에 의해, 튜닝 시에는 스위치(173-1)가 오프이고 스위치(173-2)가 온이 되 며, 통상 동작 시에는 스위치(173-1)이 온이고 스위치(173-2)가 오프가 된다. 스위치부(173)의 출력은 기준 전압(V_comp)으로서 비교기(177)의 한쪽의 입력 단자에 공급된다. 비교기(177)의 다른쪽 입력 단자에는 스위치부(174)의 출력 전압(V_tri)이 공급된다. 스위치(176-1∼176-M)는 Kvco 보정 회로(19)로부터의 제어 신호(Sc)에 의해 온/오프된다. 비교기(177)는 스위치부(174)의 출력 전압(V_tri)이 기준 전압(Comp)에 도달할 때마다 출력 클록(CK_out)의 펄스를 출력한다. 출력 클록(CK_out)의 로우 레벨 기간은 스위치부(174)의 스위치(174-1)가 온, 스위치(174-2)가 오프가 되고, 출력 클록(CK_out)의 하이 레벨 기간은 스위치부(174)의 스위치(174-1)가 오프, 스위치(174-2)가 온이 된다. 예컨대, 콘덴서(175-1∼175-M)의 용량은 LPF(16) 내의 콘덴서(162-1∼162-M, 164-1∼164-M)의 용량과 동일하다.

도 12는 VCO(17)의 동작을 설명하는 타이밍도이다. 도 12에서, (a)는 스위치부(174)의 출력 전압(V_tri)을 나타내고, (b)는 비교기(177)가 출력하는 출력 클록(CK_out)을 나타낸다.

상기한 바와 같은 구성의 VCO(17)에 의해, 발진 주파수(f_VCO) 및 VCO 이득(K_VCO)을 다음 식으로 나타내는 바와 같이 안정화시킬 수 있다. 여기서, 출력 클록(CK_out)의 발진 주파수의 설계값을 fd로 표시하고, 스위치(176-1∼176-M)의 온/오프 제어에 의해 콘덴서(175-1∼175-M)로 이루어지는 콘덴서 부분(C_VCO)이 갖는 용량 을 C_VCO로 표시하면, T_VCO는 T_VCO=(C·V_comp)/I_b로 나타내는 발진 주기이다.

f_VCO=I_b/(C_VCO·V_comp)

｜K_vco｜= 2π·｜df_vco/dV_comp｜

= 2π·{I_b/(C_VCO·V_comp)}·(1/V_comp)

도 13은 Kvco 보정 회로(19)의 구성을 도시하는 블록도이다. Kvco 보정 회로(19)는 도 13에 도시하는 바와 같이 접속된 1/2 분주기(191), 펄스 폭 카운터(192), 및 컨트롤러(193)를 갖는다. 입력 클록(CK_in)은 1/2 분주기(191)에 입력되고, 1/2 분주된 클록(CK_ref2)이 펄스 폭 카운터(192)의 데이터 입력 단자에 입력된다. 펄스 폭 카운터(192)의 클록 입력 단자에는 VCO(17)로부터의 출력 클록(CK_out)이 입력된다. 펄스 폭 카운터(192)의 출력(N_ckref)은 컨트롤러(193)에 입력된다. 컨트롤러(193)에는 외부 단자로부터의 체배수(N_div)도 입력된다.

도 14는 Kvco 보정 회로(19)의 동작을 설명하는 타이밍도이다. 도 14에서 알 수 있는 바와 같이, 컨트롤러(193)는, 펄스 폭 카운터(N_ckref)가 체배수(N_div)와 동등해지도록, 즉 N_ckref와 N_div의 차가 0이 되도록, LPF(16) 내의 스위치(163-1∼163-M, 165-1∼165-M)와 VCO(17) 내의 스위치(176-1∼176-M)의 온/오프를 제어하는 M 비트의 제어 신호(Sc)를 생성하여 출력한다. 제어 신호(Sc)는 Sc=f{｜N_ckref-N_div｜}로 나 타낸다.

또한, 컨트롤러(193) 내에는 N_ckref와 N_div의 차가 0이 되는 횟수를 유지하는 카운터(도시 생략)가 설치되어 있어, 컨트롤러(193)는 이 카운터의 카운트수(N_zero)가 소정값에 도달하면 종료 신호(S_te)를 생성하여 출력한다.

이와 같이 하여, Kvco 보정 회로(19)는 다음 식이 성립하도록 VCO(17) 내의 콘덴서 부분(C_VCO)이 갖는 용량(C_VCO) 및 LPF(16) 내의 각 콘덴서 부분이 갖는 용량을 제어한다. 여기서, fd는 출력 클록(CK_out)의 발진 주파수의 설계값이다.

f_VCO=I_b/(C_VCO·V_comp)

fd

또, f_VCO는 f_VCO=I_b/(C_VCO·V_comp)로 나타내기 때문에, VCO 이득(K_VCO)의 절대값은 다음 식과 같이 표현할 수 있다.

｜K_vco｜=2π·｜df_vco/dV_comp｜

=2π·{I_b/(C_VCO·V_comp)}·(1/V_comp)

=2π·f_vco·(1/V_comp)

2π·fd·(1·V_comp)

즉, 전류원(12)에서의 전류(IO)의 변동과 LPF(16) 내 및 VCO(17) 내에서의 용량의 변동에 관계없이, 상기와 같이 튜닝함으로써, VCO 이득(K_VCO)을 fd/V_comp가 되는 값으로 보정할 수 있다.

본 실시예에 의하면, 전류원(12)으로부터의 전류(IO)가 크게 변동된 경우, 변동 변환 회로(13)에 의해 예컨대 일단 이것보다 작은 전류(I_b)로 변환한다. 이 경우, Kvco 보정 회로(19)에 의해 VCO(17) 내의 용량을 보다 작아지도록 제어함으로써, 상기 파라미터 ω1이 보정된다. 또, Kvco 보정 회로(19)에 의해 LPF(16) 내의 용량을 보다 작아지도록 제어함으로써, LPF(16) 내의 저항값과 용량값의 곱이 제어되고, 상기 파라미터 ω2, ω3이 보정된다.

즉, CP(15)의 출력 전류(I_cp)와 LPF(16) 내의 콘덴서 부분(C_LPF)의 용량값(C_LPF)은, 변동 변환 회로(13)의 출력 전류(I_b)와 VCO(17) 내의 콘덴서 부분(C_VCO)의 용량값(C_VCO)에 연동하고 있기 때문에, CP(15)의 출력 전류(I_cp)를 변동 변환 회로(13)의 출력 전류(I_b)의 임의의 배수로 설정하면, I_b/(C_VCO·V_comp)도 I_b/(C_all·V_comp)도 VCO(17)의 발진 주파수(f_VCO)에 비례하게 되어, 상기 파라미터 ω1은 ω1=(1/2π·N_d _iv)^1/2· {2π·I_b/(C_VCO·V_comp ²)}^1/2·{I_cp/C_all}^1/2=(1/N_div)^1/2·{I_b/(C_VCO·V_comp)}^1/2·{I_cp/(C_all·V_comp)}^1/2=(1/N_div)^1/2·α·f_VCO가 되는 관계를 만족하도록 보정된다. 여기서, α는 임의의 상수이다. 또한, 상기 파라미터 ω2, ω3에 대해서도 ω2=1/(R_LPF·C_L _PF)=I_b/(Vr·C_LPF)가 되는 관계를 만족하도록 보정된다.

도 15는 본 실시예의 동작을 설명하는 흐름도이다. 도 15에서, 단계 S3∼S6의 처리는 변동 변환 회로(13)에 의해 이루어지고, 단계 S7∼S19의 처리는 Kvco 보정 회로(19)에 의해 이루어진다.

단계 S1에서는 Kvco 보정 회로(19)가 출력하는 종료 신호(S_te)를 튜닝 시의 S_te=0으로 설정하고, VCO(17) 내의 기준 전압(V_comp)을 예컨대 Vdd/2로 설정하며, 분주기(18)의 체배수(N_div)를 소정값으로 설정함으로써, PLL 회로(11)의 파라미터의 초기값을 설정한다. 단계 S2에서는 전류원(12)의 동작을 시작하게 하여 전류원(12)으로부터의 전류(IO)를 변동 변환 회로(13)에 공급한다.

단계 S3에서는 변동 변환 회로(13) 내의 카운터(138)의 출력[카운트값(D_isw)]을 0으로 설정하고, 기준 전압(Vr)을 소정값으로 설정하며, 인에이블 신호(EN)를 0으로 설정함으로써, 변동 변환 회로(13)의 파라미터의 초기값을 설정한다. 단계 S4에서는 Rr·(D_isw·IO)>Vr인지의 여부를 판정한다. 단계 S4의 판정 결과가 NO이면, 단계 S5에서는 카운트값(D_isw)을 1씩 인크리먼트하고, 처리는 단계 S4에 되돌아간다. 한편, 단계 S4의 판정 결과가 yes이면, 단계 S6은 저항값(Rr)의 변동을 출력 전류(I_b)의 변동으로의 변환이 종료된 것을 나타내는 인에이블 신호(EN)를 출력하고, 처리는 단계 S7로 진행한다.

단계 S7에서는 제어 신호(Sc)를 소정값으로 설정하고, 분주기(18)의 체배수(N_div)를 소정값으로 설정하며, 펄스 폭 카운터(192)의 출력(카운트값)(N_ckref)을 0으로 설정하고, 컨트롤러(193) 내의 카운터의 카운트수(N_zero)를 0으로 설정함으로써, Kvco 보정 회로(19)의 파라미터의 초기값을 설정한다. 단계 S8에서는 VCO(17) 의 동작을 인에이블 신호(EN)에 따라서 시작하게 한다. 단계 S9에서는 입력 클록(CK_in)을 분주기(191)에 의해 1/2 분주함으로써 도 14에 나타내는 클록(CK_ref2)을 생성하고, 단계 S10에서는 펄스 폭 카운터(192)에 의해 출력(N_ckref)을 생성하며, 처리는 단계 S11로 진행한다.

단계 S11에서는 N_ckref=N_div인지의 여부를 판정하고, 판정 결과가 no이면 처리는 단계 S12로 진행한다. 단계 S12에서는 N_ckref>N_div인지의 여부를 판정하고, 판정 결과가 yes이면 처리는 단계 S13으로 진행하며, 판정 결과가 no이면 처리는 단계 S15로 진행한다. 단계 S13은 F_diff=f(N_div-N_ckref)를 구하고, 단계 S14는 S_c=S_c-F_diff를 구하며, 처리는 단계 S8로 되돌아간다. 단계 S15에서는 F_diff=f(N_ckref-N_div)를 구하고, 단계 S1에서는 S_c=S_c+F_diff를 구하며, 처리는 단계 S8로 되돌아간다.

한편, 단계 11의 판정 결과가 yes이면, 단계 S17은 컨트롤러(193) 내의 카운터의 카운트수(N_zero)를 1씩 인크리먼트하고, 단계 S18에서는 N_zero≥(사용자 설정값)인지의 여부를 판정하며, 판정 결과가 no이면 처리는 단계 S8로 되돌아간다. 단계 S18의 판정 결과가 yes이면, 단계 S19에서는 종료 신호(S_te)를 통상 동작 시의 S_te=1로 설정하고, LPF(16)의 출력 전압이 스위치부(173)를 통해 비교기(177)에 공급되도록 스위치부(173)의 스위치(173-1, 173-2)를 전환한다. 단계 S19 다음에, 단계 S20에서는 PLL 회로(11)의 통상 동작을 시작한다.

실시예 2

다음에 본 발명의 제2 실시예를 설명한다.

도 16은 제2 실시예의 변동 변환 회로(13)의 구성을 도시하는 회로도이다. 도 16에서, 도 8과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 변동 변환 회로(13)는, 도 8에 도시하는 구성의 제1 회로 부분에 추가로, 도 16에 도시하는 바와 같이 접속된 N 채널 MOS 트랜지스터(231, 232), P 채널 MOS 트랜지스터(233, 234-1∼234-L)(L은 2 이상의 정수), 및 스위치(235-1∼235-L)로 이루어지는 제2 회로 부분을 갖는다. 스위치(235-1∼235-L)의 온/오프는 Kvco 보정 회로(19)로부터의 제어 신호(Sc)에 의해 제어된다. P 채널 MOS 트랜지스터(234-1∼234-L) 및 스위치(235-1∼235-L)는 출력 전류(I_b)를 L 비트의 제어 신호(Sc)에 따라서 조정되는 전류 조정부를 구성한다.

도 17은 제2 실시예의 LPF(16)의 구성을 도시하는 회로도이다. 도 17에서, 도 10과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 저항(R_LPF)은 도 17에 도시하는 바와 같이 접속된 동일한 저항값을 갖는 저항(261-1∼261-L) 및 스위치(262-1∼262-L)에 의해 구성된다. 스위치(261-1∼261-L)의 온/오프는 Kvco 보정 회로(19)로부터의 L 비트의 제어 신호(Sc)에 의해 제어된다. 따라서, 변동 변환 회로(13) 내의 스위치(234-1∼234-L)와 LPF(16) 내의 스위치(261-1∼261-L)에서는 대응하는 스위치가 동일하게 온/오프된다. 온이 되는 스위치(262-1∼262-L)의 수에 반비례하여 저항 부분(R_LPF)의 저항값이 변한다.

도 18은 제2 실시예의 VCO(17)의 구성을 도시하는 회로도이다. 도 18에서, 도 11과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 도 18에서는, 콘덴서(175-1∼175-M)와 스위치(176-1∼176-M)로 이루어지는 부분이 고정 용량(C_VCO)을 갖는 콘덴서 부분(C_VC0)으로 대체되고 있다.

본 실시예에서는, PLL 회로(11)의 튜닝 시에는, 변동 변환 회로(13)의 제1 회로 부분은 그 출력 전류(I_b), 그 내부에 설치된 저항 부분의 저항값(Rr) 및 기준 전압(Vr)이 Rr=Vr/I_b가 되는 관계를 만족시키도록 출력 전류(I_b)의 변동을 저항값(Rr)의 변동으로 변환함으로써 전류 미러 회로의 미러비를 변경하여 얻은 출력 전류(I_b)를 CP(15) 및 VCO(17)에 공급한다. 저항값(Rr)은 LPF(16) 내의 저항(R_LPF)의 저항값(R_LPF)의 설계값과 같다. 또한, 이 저항값(Rr)의 변동으로의 변환이 종료되면, 변동 변환 회로(13)의 제1 회로 부분은 VCO(17) 및 Kvco 보정 회로(19)에 인에이블 신호(EN)를 공급한다. 이 경우, Kvco 보정 회로(19)는 LPF(16) 내의 저항(261-1∼261-L)으로 이루어지는 저항 부분의 저항값 및 변동 변환 회로(13)의 제2 회로 부분 내의 전류 조정부로부터의 출력 전류(I_b)를 제어하는 제어 신호(Sc)를 LPF(16) 및 변동 변환 회로(13)에 공급한다. 또한, 본 실시예에서는, Kvco 보정 회로(19)로부터 출력되는 제어 신호(Sc)는 VCO(17)에는 공급되지 않는다.

본 실시예에 의하면, 변동 변환 회로(13) 내의 저항값(Rr)[즉, LPF(16) 내의 저항값(R_LPF)]이 크게 변동된 경우, 변동 변환 회로(13)에 의해 전류원(12)으로부터 의 전류(IO)를 예컨대 일단 이것보다 작은 전류(I_b)로 변환한다. 이 경우, Kvco 보정 회로(19)에 의해 변동 변환 회로(13) 내의 전류 조정부의 출력 전류(I_b)를 보다 커지도록 제어함으로써, 상기 파라미터 ω1이 보정된다. 또한 Kvco 보정 회로(19)에 의해 LPF(16) 내의 저항값(R_LPF)을 보다 작아지도록 제어함으로써, LPF(16) 내의 저항값과 용량값의 곱이 제어되어, 상기 파라미터 ω2, ω3이 보정된다.

즉, CP(15)의 출력 전류(I_cp)와 LPF(16) 내의 콘덴서 부분(C_LPF)의 용량값(C_LPF)은, 변동 변환 회로(13)의 출력 전류(I_b)와 VCO(17) 내의 콘덴서 부분(C_VCO)의 용량값(C_VCO)에 연동하고 있기 때문에, CP(15)의 출력 전류(I_cp)를 변동 변환 회로(13)의 출력 전류(I_b)의 임의의 배수로 설정하면, I_b/(C_VCO·V_comp)도 I_b/(C_all·V_comp)도 VCO(17)의 발진 주파수(f_VCO)에 비례하게 되어, 상기 파라미터 ω1은 ω1=(1/(2π·N_d _iv))^1/2·{2π·I_b/(C_VCO·V_comp ²)}^1/2·{I_cp/C_all}^1/2=(1/N_div)^1/2·{I_b/(C_VCO·V_comp)}^1/2·{I_cp/(C_all·V_comp)}^1/2=(1/N_div)^1/2·α·f_VCO가 되는 관계를 만족하도록 보정된다. 여기서, α는 임의의 상수이다. 또한, 상기 파라미터 ω2, ω3에 대해서도 ω2=1/(R_LPF·C_LPF)=I_b/(Vr·C_LPF)되는 관계를 만족하도록 보정된다.

도 19는 저항값(Rr)[즉, 저항값(R_LPF)]의 변동이 보정되는 양태를 나타내는 도면이고, PLL 회로(11)의 이득 대 주파수 특성을 나타낸다. 도 19에서 종축 및 횡 축의 단위는 대수의 임의 단위이다. 도 19의 (a)는 파라미터 ω1, ω2의 설계값을 나타낸다. 여기서는 설명의 편의상, 파라미터 ω3의 표시는 생략한다. 도 19의 (b)는 저항값(Rr)이 설계값보다 큰 경우를 도시하고, 파라미터 ω2가 설계값보다 좌측으로 시프트되어 있다. 도 19의 (c)는 변동 변환 회로(13)의 제1 회로 부분에 의한 튜닝에 의해 출력 전류(I_b)가 작아진 상태를 나타낸다. 또한, 도 19의 (d)는 변동 변환 회로(13)의 제2 회로 부분에 의한 튜닝에 의해 결과적으로 LPF(16) 내의 용량(C_LPF, C_P) 및 VCO(17) 내의 용량(C_VCO)이 보정되어 파라미터 ω1이 보정되고, 파라미터 ω1의 보정에 연동하여 파라미터 ω2도 보정된 상태를 나타낸다.

실시예 3

다음에 본 발명의 제3 실시예를 설명한다.

도 20은 제3 실시예의 변동 변환 회로(13)의 구성을 도시하는 회로도이다. 도 20에서, 도 16과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 변동 변환 회로(13)의 제1 회로 부분은 도 20에 도시하는 바와 같이 접속된 P 채널 MOS 트랜지스터(131, 132), 저항(135, 136), 스위치(331-1∼331-N)(N은 2 이상의 정수), 저항(332-1∼332-N), 비교기(137), 카운터(138), 및 인에이블 신호(EN) 생성 회로(139)를 갖는다. 스위치(331-1∼331-N) 및 저항(332-1∼332-N)은 저항(Rr)을 구성하고, 스위치(331-1∼331-N)의 온/오프는 카운터(138)의 출력에 의해 제어된다. 카운터(138)의 출력은 카운트값(D_isw)을 나타내는 N 비트의 제어 신호(Ss)이다. 온이 되는 스위치(332-1∼332-N)의 수에 반비례하여 저항 부분(Rr)의 저항값이 변한 다.

도 21은 제3 실시예의 LPF(16)의 구성을 도시하는 회로도이다. 도 21에서, 도 10과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. LPF(16)는 콘덴서 부분(C_LPF, C_P) 외에도, 도 21에 도시하는 바와 같이 접속된 저항군[361-1∼361-L(L은 2 이상의 정수)]과 스위치(364-1∼364-L)를 갖는다. 각 저항군(361-1∼361-L)은 동일한 구성을 가지며, 동일한 저항값을 갖는 저항(362-1∼362-N)과 스위치(363-1∼363-N)로 이루어진다. 저항 부분(R_LPF)은 도 21에 도시하는 바와 같이 접속된 저항군(361-1∼361-L) 및 스위치(364-1∼364-L)에 의해 구성된다. 스위치(364-1∼364-L)의 온/오프는 Kvco 보정 회로(19)로부터의 L 비트의 제어 신호(Sc)에 의해 제어된다. 또한 각 저항군(361-1∼361-L) 내의 스위치(363-1∼363-N)의 온/오프는 변동 변환 회로(13) 내의 카운터(138)로부터 출력되는 제어 신호(Ss)에 의해 제어된다. 따라서, 변동 변환 회로(13) 내의 스위치(331-1∼331-N)와 LPF(16) 내의 각 저항군(361-1∼361-L) 내의 스위치(363-1∼363-N)에서는 대응하는 스위치가 동일하게 온/오프된다. 예컨대 저항(362-1∼362-N)의 저항값은 변동 변환 회로(13) 내의 저항(332-1∼332-N)의 저항값과 동일하다. 각 저항군(361-1∼361-L)에 있어서, 온이 되는 스위치(363-1∼363-N)의 수에 반비례하여 저항군의 저항값이 변한다. 또, 온이 되는 스위치(364-1∼364-L)의 수에 반비례하여 저항 부분(R_LPF)의 저항값이 변한다.

제3 실시예의 VCO(17)의 구성은 도 18과 마찬가지다.

본 실시예에서는, PLL 회로(11)의 튜닝 시에는, 변동 변환 회로(13)의 제1 회로 부분은 그 출력 전류(I_b), 그 내부에 설치된 저항 부분(Rr)의 저항값(Rr) 및 기준 전압(Vr)이 Rr=Vr/I_b가 되는 관계를 만족시키도록 출력 전류(I_b)의 변동을 저항값(Rr)의 변동으로 변환함으로써 전류 미러 회로의 미러비를 변경하여 얻은 출력 전류(I_b)를 CP(15) 및 VCO(17)에 공급한다. 저항값(Rr)은, LPF(16) 내의 저항 부분(R_LPF)의 LPF 저항값(R_LPF)의 설계값과 같다. 또, 변동 변환 회로(13) 내의 저항 부분(Rr)의 저항값(Rr)은 저항(332-1∼332-N)을 선택하는 스위치(331-1∼331-N)의 제어 신호(Ss)에 의한 온/오프 제어에 의해 조정되고, LPF(16) 내의 저항 부분(R_LPF)의 저항값(R_LPF)은 각 저항군(361-1∼361-L) 내의 저항(362-1∼362-N)을 선택하는 스위치(362-1∼362-N)의 동일한 제어 신호(Ss)에 의한 온/오프 제어에 의해 조정되고, 스위치(364-1∼364-L)의 제어 신호(Sc)에 의한 온/오프 제어에 의해 조정된다. 또, 이 저항값(Rr)의 변동으로의 변환이 종료되면, 변동 변환 회로(13)의 제1 회로 부분은 VCO(17) 및 Kvco 보정 회로(19)에 인에이블 신호(EN)를 공급한다. 이 경우, Kvco 보정 회로(19)는 LPF(16) 내의 저항군(361-1∼361-L)으로 이루어지는 저항 부분의 저항값 및 변동 변환 회로(13)의 제2 회로 부분 내의 전류 조정부로부터의 출력 전류(I_b)를 제어하는 제어 신호(Sc)를 LPF(16) 및 변동 변환 회로(13)에 공급한다. 또, 본 실시예에서는 Kvco 보정 회로(19)로부터 출력되는 제어 신호(Sc)는 VCO(17)에는 공급되지 않는다.

본 실시예에 의하면, 변동 변환 회로(13) 내의 저항값(Rr)[즉, LPF(16) 내의 저항값(R_LPF)]이 크게 변동된 경우, 변동 변환 회로(13) 내의 저항값(Rr)을 예컨대 일단 작은 값으로 변환한다. 이 경우, Kvco 보정 회로(19)에 의해 변동 변환 회로(13) 내의 전류 조정부의 출력 전류(I_b)를 보다 커지도록 제어함으로써, 상기 파라미터 ω1이 보정된다. 또, Kvco 보정 회로(19)에 의해 LPF(16) 내의 저항값(R_LPF)을 보다 작아지도록 제어함으로써, LPF(16) 내의 저항값과 용량값의 곱이 제어되어, 상기 파라미터 ω2, ω3가 보정된다.

즉, CP(15)의 출력 전류(I_cp)와 LPF(16) 내의 콘덴서 부분의 용량값(C_LPF)은 변동 변환 회로(13)의 출력 전류(I_b)와 VCO(17) 내의 콘덴서 부분(C_VCO)의 용량값(C_VCO)에 연동하고 있기 때문에, CP(15)의 출력 전류(I_cp)를 변동 변환 회로(13)의 출력 전류(I_b)의 임의의 배수로 설정하면, I_b/(C_VCO·V_comp)도 I_b/(C_all·V_comp)도 VCO(17)의 발진 주파수(f_VCO)에 비례하게 되어, 상기 파라미터 ω1은 ω1=(1/(2π·N_div))^1/2·{2π·I_b/(C_VCO·V_comp ²)}^1/2·{I_cp/C_all}^1/2=(1/N_div)^1/2·{I_b/(C_VCO·V_comp)}^1/2·{I_cp/(C_all·V_comp)}^1/2=(1/N_div)^1/2·α·f_VCO가 되는 관계를 만족하도록 보정된다. 여기서, α는 임의의 상수이다. 또, 상기 파라미터 ω2, ω3에 대해서도 ω2=1/(R_LPF·C_LPF)=I_b/(Vr·C_LPF)가 되는 관계를 만족하도록 보정된다.

도 22는 용량값(C_LPF, C_P)의 변동이 보정되는 양태를 나타내는 도면이고, PLL 회로(11)의 이득 대 주파수 특성을 나타낸다. 도 22에서는 종축 및 횡축의 단위는 대수의 임의 단위이다. 도 22의 (a)는 파라미터 ω1, ω2의 설계값을 나타낸다. 여기서는 설명의 편의상, 파라미터 ω3의 표시는 생략한다. 도 22의 (b)는 용량값(C_LPF, C_P)이 설계값보다 큰 경우를 나타내고, 파라미터 ω1, ω2가 설계값보다 우측으로 시프트되어 있다. 도 22의 (c)는 변동 변환 회로(13)의 제1 회로 부분에 의한 튜닝에 의해 출력 전류(I_b)가 작아지지만, 용량값(C_LPF, C_P)의 보정에는 기여하지 않는 상태를 나타낸다. 또, 도 22의 (d)는 변동 변환 회로(13)의 제2 회로 부분에 의한 튜닝에 의해 결과적으로 LPF(16) 내의 용량(C_LPF, C_P)이 보정되어 파라미터 ω1이 보정되고, 파라미터 ω1의 보정에 연동하여 파라미터 ω2도 보정된 상태를 나타낸다.

실시예 4

다음에 본 발명의 제4 실시예를 설명한다.

제4 실시예의 변동 변환 회로(13)의 구성은 도 20과 동일하다. 또, 제4 실시예의 VCO(17)의 구성은 도 11과 마찬가지이다. 단, 이 경우는 M=L이다. Kvco 보정 회로(19)로부터 출력되는 제어 신호(Sc)는 변동 변환 회로(13), LPF(16) 및 VCO(17)에 공급된다. 또, 변동 변환 회로(13)로부터 출력되는 제어 신호(Ss)는 LPF(16)에 공급된다.

도 23은 제4 실시예의 LPF(16)의 구성을 도시하는 회로도이다. 도 23에서, 도 10과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 저항 부분(R_LPF)은 도 23에 도시하는 바와 같이 접속된 동일한 저항값을 갖는 저항(461-1∼461-N)과 스위치(462-1∼462-N)로 구성된다. 저항(461-1∼461-N)의 저항값은 변동 변환 회로(13) 내의 저항(332-1∼332-N)의 저항값과 동일하다. 스위치(462-1∼462-N)의 온/오프는 변동 변환 회로(13) 내의 카운터(138)로부터 출력되는 제어 신호(Ss)에 의해 제어된다. 따라서, 변동 변환 회로(13) 내의 스위치(331-1∼331-N)와 LPF(16) 내의 스위치(462-1∼462-N)에서는 대응하는 스위치가 동일하게 온/오프된다.

콘덴서 부분(C_LPF)은 도 23에 도시하는 바와 같이 접속된 동일한 용량을 갖는 콘덴서(463-1∼463-L)와, 스위치(464-1∼464-L)로 구성된다. 콘덴서 부분(C_P)은 도 23에 도시하는 바와 같이 접속된 동일한 용량을 갖는 콘덴서(465-1∼465-L)와, 스위치(466-1∼466-L)로 구성된다. 콘덴서(463-1∼463-L) 및 콘덴서(465-1∼465-L)의 용량값은 도 11에 도시하는 VCO(17) 내의 콘덴서[175-1∼175-M(M=L)]의 용량값과 동일하다. 또한, 스위치(464-1∼464-L) 및 스위치(466-1∼466-L)는 VCO(17) 내의 스위치[176-1∼176-M(M=L)]와 마찬가지로, Kvco 보정 회로(19)로부터의 제어 신호(Sc)에 의해 온/오프된다.

본 실시예에서는, PLL 회로(11)의 튜닝 시에는, 변동 변환 회로(13)의 제1 회로 부분은 그 출력 전류(I_b), 그 내부에 설치된 저항 부분(Rr)의 저항값(Rr) 및 기준 전압(Vr)이 Rr=Vr/I_b가 되는 관계를 만족시키도록 출력 전류(I_b)의 변동을 저 항값(Rr)의 변동으로 변환함으로써 전류 미러 회로의 미러비를 변경하여 얻은 출력 전류(I_b)를 CP(15) 및 VCO(17)에 공급한다. 저항값(Rr)은 LPF(16) 내의 저항 부분(R_LPF)의 저항값(R_LPF)의 설계값과 같다. 또한, 변동 변환 회로(13) 내의 저항 부분(Rr)의 저항값(Rr)은 저항(332-1∼332-N)을 선택하는 스위치(331-1∼331-N)의 제어 신호(Ss)에 의한 온/오프 제어에 의해 조정되고, LPF(16) 내의 저항 부분(R_LPF)의 저항값(R_LPF)은 저항(461-1∼461-N)을 선택하는 스위치(462-1∼462-N)의 동일한 제어 신호(Ss)에 의한 온/오프 제어에 의해 조정된다. 또한, 이 저항값(Rr)의 변동으로의 변환이 종료되면, 변동 변환 회로(13)의 제1 회로 부분은 VCO(17) 및 Kvco 보정 회로(19)에 인에이블 신호(EN)를 공급한다. 이 경우, Kvco 보정 회로(19)는, LPF(16) 내의 콘덴서 부분(C_LPF, C_P)의 용량값(C_LPF, C_P), 변동 변환 회로(13)의 제2 회로 부분 내의 전류 조정부로부터의 출력 전류(I_b) 및 VCO(17) 내의 콘덴서 부분(C_VCO)의 용량값을 제어하는 제어 신호(Sc)를 LPF(16), 변동 변환 회로(13) 및 VCO(17)에 공급한다.

본 실시예에 의하면, 변동 변환 회로(13) 내의 저항값(Rr)[즉, LPF(16) 내의 저항값(R_LPF)]이 크게 변동된 경우, 변동 변환 회로(13) 내의 저항값(Rr)을 예컨대 일단 작은 값으로 변환한다. 이 경우, Kvco 보정 회로(19)에 의해 변동 변환 회로(13) 내의 전류 조정부의 출력 전류(I_b)를 보다 커지도록 제어함으로써, 상기 파 라미터 ω1이 보정된다. 또한 Kvco 보정 회로(19)에 의해 LPF(16) 내의 저항값(R_LPF)을 보다 작아지도록 제어함으로써, LPF(16) 내의 저항값과 용량값의 곱이 제어되어, 상기 파라미터 ω2, ω3이 보정된다.

즉, CP(15)의 출력 전류(I_cp)와 LPF(16) 내의 콘덴서 부분(C_LPF)의 용량값(C_LPF)은 변동 변환 회로(13)의 출력 전류(I_b)와 VCO(17) 내의 콘덴서 부분(C_VCO)의 용량값(C_VCO)에 연동하고 있기 때문에, CP(15)의 출력 전류(I_cp)를 변동 변환 회로(13)의 출력 전류(I_b)의 임의의 배수로 설정하면, I_b/(C_VCO·V_comp)도 I_b/(C_all·V_comp)도 VCO(17)의 발진 주파수(f_VCO)에 비례하게 되어, 상기 파라미터 ω1은 ω1=(1/(2π·N_d _iv))^1/2·{2π·I_b/(C_VCO·V_comp ²)}^1/2·{I_cp/C_all}^1/2=(1/N_div)^1/2·{I_b/(C_VCO·V_comp)}^1/2·{I_cp/(C_all·V_comp)}^1/2=(1/N_div)^1/2·α·f_VCO가 되는 관계를 만족하도록 보정된다. 여기서, α는 임의의 상수이다. 또한 상기 파라미터 ω2, ω3에 대해서도 ω2=1/(R_LPF·C_LPF)=I_b/(Vr·C_LPF)의 관계를 만족하도록 보정된다.

도 24는 전류(I_b)의 전류값의 변동이 보정되는 양태를 나타내는 도면이고, PLL 회로(11)의 이득 대 주파수 특성을 나타낸다. 도 24에서 종축 및 횡축의 단위는 대수의 임의 단위이다. 도 24의 (a)는 파라미터 ω1, ω2의 설계값을 나타낸다. 여기서는 설명의 편의상, 파라미터 ω3의 표시는 생략한다. 도 24의 (b)는 전류(I_b) 의 전류값이 설계값보다 큰 경우를 나타내고, 파라미터(ω1)가 설계값보다 우측으로 시프트되어 있다. 도 24의 (c)는 변동 변환 회로(13)의 제1 회로 부분에 의한 튜닝에 의해 출력 전류(I_b)가 작아지는 상태를 나타낸다. 또, 도 24의 (d)는 변동 변환 회로(13)의 제2 회로 부분에 의한 튜닝에 의해 결과적으로 LPF(16) 내의 용량(C_LPF, C_P) 및 VCO(17) 내의 용량(C_VCO)이 보정되어 파라미터 ω1이 보정되고, 파라미터 ω1의 보정에 연동하여 파라미터 ω2도 보정된 상태를 나타낸다. 도 24의 (d)에 나타내는 보정된 파라미터 ω1은 도 24의 (c)에서 보정된 파라미터 ω1 그대로이다.

상기 각 실시예에서, PLL 회로(11)의 통상 동작에 앞서서 이루어지는 튜닝은 예컨대 PLL 회로(11)의 전원이 온이 될 때마다 행해진다. PLL 회로(11)의 통상 동작이 행해지기 전에 그 때마다 튜닝함으로써, 시간의 경과에 따른 변화에 의한 PLL 회로(11)의 각 부를 구성하는 소자의 특성 변화도 고려하여 PLL 회로(11)의 특성 변동을 보정할 수 있다.

또한, 반도체 집적 회로 내의 PLL 회로의 수는 하나로 한정되는 것이 아니라, 복수 설치되어도 좋다. 상기 각 실시예의 변형예로서, 동일한 PLL 회로가 반도체 집적 회로 내에 복수 설치되어 있는 경우에는, 각 PLL 회로의 특성 변동은 대략 동일하기 때문에, 하나의 PLL 회로에서 구해진 파라미터(ω1, ω2, ω3)를 반도체 집적 회로 내의 기억부에 저장해 두고, 다른 PLL 회로에 대해서는 저장된 파라미터(ω1, ω2, ω3)를 사용하여도 좋다.

본 발명은 특히 프로세스의 변동 등에 의해 PLL의 특성에 변동이 발생하는 PLL 회로에 적용 가능하다.

이상, 본 발명을 실시예에 의해 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니며, 본 발명의 범위 내에서 다양한 변형 및 개량이 가능한 것은 당연하다.

Claims

위상 주파수 검출부, 차지 펌프, 로우 패스 필터, 전압 제어 발진기가 직렬 접속되고, 상기 전압 제어 발진기의 출력 클록을 분주기를 통해 입력 클록이 입력되는 상기 위상 주파수 검출부에 피드백하도록 구성된 PLL 회로의 특성 변동을 보정하는 변동 보정 방법에 있어서,

상기 로우 패스 필터 내의 저항값에 따른 기준 전류를 생성하여, 상기 기준 전류를 전압 제어 발진기에 출력하는 제1 단계와,

상기 로우 패스 필터의 특성과 상기 전압 제어 발진기의 이득을 상기 전압 제어 발진기의 출력 클록에 기초하여 보정하는 제2 단계

를 포함하는 것을 특징으로 하는 변동 보정 방법.
제1항에 있어서, 상기 제1 단계는, 전류원의 출력 전류의 설계값으로부터의 변동에 따라 전류 미러 회로의 미러비를 변경하여 변동을 보정하는 것을 특징으로 하는 변동 보정 방법.
제1항 또는 제2항에 있어서, 상기 제2 단계에서는, 상기 PLL 회로로의 입력클록과, 그 출력 클록과, 상기 분주기의 체배수에 기초하여 생성되는 제어 신호에 따라, 상기 로우 패스 필터 내의 용량값과 상기 전압 제어 발진기 내의 용량값이 조정되고, 상기 로우 패스 필터의 특성과 상기 전압 제어 발진기의 이득이 보정되 는 것을 특징으로 하는 변동 보정 방법.
제3항에 있어서, 상기 로우 패스 필터 내의 용량값은, 상기 로우 패스 필터 내의 병렬 접속된 제1 콘덴서를, 각 제1 콘덴서에 직렬 접속된 제1 스위치에 있어서의 상기 제어 신호에 따른 온/오프의 선택에 의해 조정되고, 상기 전압 제어 발진기 내의 용량값은, 상기 전압 제어 발진기 내의 병렬 접속된 제2 콘덴서를, 각 제2 콘덴서에 직렬 접속된 제2 스위치에 있어서의 상기 제어 신호에 따른 온/오프의 선택에 의해 조정되는 것을 특징으로 하는 변동 보정 방법.
제2항에 있어서, 상기 기준 전류는, 상기 PLL 회로로의 입력 클록과, 그 출력 클록과, 상기 분주기의 체배수에 기초하여 생성되는 제어 신호에 따라, 상기 전류 미러 회로의 미러비를 변경하여 조정되고, 상기 로우 패스 필터의 특성은, 상기 로우 패스 필터 내의 병렬 접속된 저항을, 각 저항에 직렬 접속된 스위치를 상기 제어 신호에 따라서 선택함으로써 조정되는 것을 특징으로 하는 변동 보정 방법.
제1항에 있어서, 상기 제1 단계 및 제2 단계는 상기 PLL 회로의 통상 동작에 앞서서 행해지는 것을 특징으로 하는 변동 보정 방법.
위상 주파수 검출부, 차지 펌프, 로우 패스 필터, 전압 제어 발진기가 직렬 접속되고, 상기 전압 제어 발진기의 출력 클록을 분주기를 통해 입력 클록이 입력 되는 상기 위상 주파수 검출부에 피드백하도록 구성된 PLL 회로에 있어서,

상기 로우 패스 필터 내의 저항값에 따른 기준 전류를 생성하여, 상기 기준 전류를 상기 차지 펌프와 전압 제어 발진기에 출력하는 변동 변환 회로와,

상기 로우 패스 필터의 특성과 상기 전압 제어 발진기의 이득을, 상기 전압 제어 발진기의 출력 클록에 기초하여 보정하는 제어 신호를 생성하는 이득 보정 회로

를 포함하는 것을 특징으로 하는 PLL 회로.
제7항에 있어서, 상기 변동 변환 회로는, 상기 전류원의 출력 전류의 설계값으로부터의 변동에 따라서 미러비를 변경하여 변동을 보정하는 전류 미러 회로를 포함하는 것을 특징으로 하는 PLL 회로.
제6항 또는 제7항에 있어서, 상기 이득 보정 회로는, 상기 PLL 회로로의 입력 클록과, 그 출력 클록과, 상기 분주기의 체배수에 기초하여, 상기 로우 패스 필터 내의 용량값과 상기 전압 제어 발진기 내의 용량값을 조정하는 제어 신호를 출력하는 것을 특징으로 하는 PLL 회로.
제8항에 있어서, 상기 로우 패스 필터는, 병렬 접속된 제1 콘덴서와, 각 제1 콘덴서에 직렬 접속된 제1 스위치를 포함하고, 상기 제어 신호에 따라 상기 제1 스위치의 온/오프가 선택되며, 상기 전압 제어 발진기는, 병렬 접속된 제2 콘덴서와, 각 제2 콘덴서에 직렬 접속된 스위치를 포함하고, 상기 제어 신호에 따라 상기 제2 스위치의 온/오프가 선택되는 것을 특징으로 하는 PLL 회로.
제8항에 있어서, 상기 기준 전류는, 상기 PLL 회로로의 입력 클록과, 그 출력 클록과, 상기 분주기의 체배수에 기초하여 생성되는 상기 제어 신호에 따라 상기 전류 미러 회로의 미러비를 변경하여 조정되고, 상기 로우 패스 필터는, 병렬 접속된 저항과, 각 저항에 직렬 접속된 스위치를 포함하며, 상기 제어 신호에 따라 상기 스위치의 온/오프의 선택에 의해 조정됨으로써, 상기 기준 전류 및 상기 로우 패스 필터 내의 저항값을 보정하는 것을 특징으로 하는 PLL 회로.
제7항 내지 제11항 중 어느 한 항에 있어서, 상기 로우 패스 필터의 특성과 상기 전압 제어 발진기의 이득의 조정은 상기 PLL 회로의 통상 동작에 앞서서 행해지는 것을 특징으로 하는 PLL 회로.
제7항 내지 제12항 중 어느 한 항에 있어서, 상기 전압 제어 발진기는 멀티바이브레이터형 이득 발진기 또는 이완 발진 회로인 것을 특징으로 하는 PLL 회로.
제7항 내지 제13항 중 어느 한 항에 기재된 PLL 회로를 하나 이상 포함한 것을 특징으로 하는 반도체 집적 회로.