JP2001345698A

JP2001345698A - 補償機能付アナログ回路

Info

Publication number: JP2001345698A
Application number: JP2001087046A
Authority: JP
Inventors: Shinichi Yoshioka; 晋一吉岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-27
Filing date: 2001-03-26
Publication date: 2001-12-14

Abstract

(57)【要約】【課題】アナログ回路を短時間で且つ適切な動作状態
で待機モードから動作モードに復帰させる。【解決手段】補償機能付ＰＬＬ回路１０に、複数の動
作状態を有するＰＬＬ回路２４の動作状態を記憶する、
動作状態記憶部２６を設ける。この補償機能付ＰＬＬ回
路１０が待機モードにある場合には、所定の時間間隔で
ＰＬＬ回路２４を動作させ、最適な動作状態をチェック
して、この最適な動作状態を動作状態記憶部２６に記憶
させる。ＰＬＬ回路２４を動作モードに復帰させる際に
は動作状態記憶部２６に記憶されている動作状態に基づ
いて、ＰＬＬ回路２４を復帰させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、補償機能付アナロ
グ回路に関し、特に、プロセスや温度や電源電圧等のば
らつきを補償することの可能な補償機能付アナログ回路
に関する。

【０００２】

【従来の技術】近年、半導体製造技術が進歩してきてお
り、このため０．２μｍ以下のチャネル長を持つトラン
ジスタが製造できるようになってきている。これに伴
い、このトランジスタを駆動する電源電圧も１．５Ｖや
それ以下に下がるようになってきている。

【０００３】一方、高速メモリ用のＩ／ＯやＰＬＬ（ph
ase locked loop）回路などは、アナログ回路、特にＣ
ＭＯＳ回路で実現されているが、その動作条件は、プロ
セス（Ｐ）、温度（Ｔ）、電源電圧（Ｖ）によって影響
を受ける。特に、電源電圧が低い場合には、回路的な工
夫のみで広い動作範囲を持つアナログ回路を実現するこ
とは、困難になってきている。これは、電源電圧が低く
なるとバンドギャップリファレンス回路や、バイポーラ
トランジスタを用いた回路が使用できないことによるも
のである。

【０００４】例えば、ＰＬＬ回路などでは、プロセス
（Ｐ）、温度（Ｔ）、電源電圧（Ｖ）のばらつきによっ
て、そのロックする周波数の範囲が倍以上に変化する。
また、ラムバスインターフェースのような高速メモリの
Ｉ／Ｏでは、一定の電流で常にＩ／Ｏを駆動したいとい
う要求があるが、駆動電流はプロセス（Ｐ）、温度
（Ｔ）、電源電圧（Ｖ）のばらつきにより倍以上に変化
してしまう。

【０００５】

【発明が解決しようとする課題】そこで、これらのアナ
ログ回路では、動作の開始時や動作中のある一定の間隔
において、アナログ回路の動作状態を調べ、最適値に設
定し直すことが行われている。

【０００６】例えば、ＰＬＬ回路などにおいては、プロ
セス（Ｐ）のばらつきを補償するために、動作の開始時
においてそのロックする周波数の範囲を調整すること
で、目的の周波数にロックさせるようにしている。

【０００７】また、ラムバスインターフェースでは、出
力バッファの駆動力を可変にして、出力信号が目標の電
圧振幅になるように調節し（電流制御）、且つ、出力信
号の立ち上がり時間も、バッファを駆動する前段のバッ
ファ駆動力を設定することで制御している（スルーレイ
ト制御）。さらに、ラムバスメモリインターフェースな
どは、メモリとバス使用の調停を行うことによって、シ
ステムが動作中でもこのような最適化動作を行うことが
できるようになっている。

【０００８】一方、システムクロックなどにおいては、
システムの動作中にその動作状態を変更することはシス
テムの不安定化を招く。このため、システム動作中の動
作状態変更は、必要最小限にとどめておく必要がある。
したがって、ＰＬＬ回路を使用するシステムにおいて
は、ＰＬＬ回路本来の負帰還制御を除いて、システム動
作中にその動作状態を変更することは行われておらず、
動作の開始時においてのみ行われている。

【０００９】さらに、上述したようなアナログ回路を半
導体集積回路として実現し、この半導体集積回路を携帯
用端末に使用する場合には、消費電力を抑えるためにで
きるだけ必要なもの以外の回路部分の動作を止めておき
たいという要望もある。つまり、携帯用端末に用いられ
る半導体集積回路においては、待機モードにおいては消
費電力を抑えるために回路を止めておきたいという要求
と、待機モードから通常動作モードに戻る場合における
即応性を確保するためには回路は動作させておきたいと
いう要求とがある。つまり、２つの相反する要求が存在
する。

【００１０】そこで本発明は、前記課題に鑑みてなされ
たものであり、待機モードにおける消費電力を抑えつ
つ、待機モードから通常動作モードに戻る場合における
即応性を確保するという、２つの相反する要求を満たす
アナログ回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る補償機能付アナログ回路は、異なる動
作設定で動作する複数の動作状態を有するとともに、動
作を一時的に停止する停止モードと通常に動作する動作
モードとの２つのモードを有する、アナログ回路と、前
記アナログ回路が前記停止モードである場合に、前記ア
ナログ回路を前記停止モードから前記動作モードに復帰
させる際に、前記アナログ回路を前記複数の動作状態の
うちのどの動作状態で復帰させるかを復帰動作状態とし
て記憶する、動作状態記憶部と、前記アナログ回路が前
記停止モードである場合に、前記アナログ回路を所定の
時間間隔で動作させて、前記複数の動作状態の中から適
切な動作状態を選定し、前記動作状態記憶部に記憶させ
る、制御部と、を備えることを特徴とする。

【００１２】

【発明の実施の形態】アナログ回路の消費電力を低減す
るためには、待機モードにおいてはできるだけ多くの回
路ブロックを停止させておくことが望ましい。しかし、
これら回路ブロックの中には、待機モードから通常動作
モードに戻るまでに時間がかかる回路ブロックも存在す
る。このため、本発明においては通常動作モードに戻る
までに時間がかかる回路ブロックについての動作状態を
記憶しておく動作状態記憶回路を設け、この記憶されて
いる動作状態に基づいて回路ブロックを通常動作モード
に復帰させることにより、回路ブロックの復帰時間を短
くしたものである。

【００１３】以下の実施形態においては、アナログ回路
の一例としてＰＬＬ回路を例に挙げて本発明を説明する
が、他のアナログ回路、例えば、Ａ／Ｄ変換回路、Ｄ／
Ａ変換回路、ＲＦ変換回路等に適用することも可能であ
る。なお、本実施形態でＰＬＬ回路を例に本発明を説明
するのは、待機モードから通常動作モードになるまでの
時間応答性を考慮すると、ＰＬＬ回路が最もクリティカ
ルになりやすいからである。

【００１４】図１は、本発明の第１の実施形態に係る補
償機能付ＰＬＬ回路１０の構成をブロックで示す図であ
る。

【００１５】この図１に示すように、補償機能付ＰＬＬ
回路１０は、スリープタイマ２０と、制御部２２と、Ｐ
ＬＬ回路２４と、動作状態記憶部２６と、温度モニタ２
８と、電圧モニタ３０とを、備えて構成されている。

【００１６】この補償機能付ＰＬＬ回路１０は、通常に
動作するモードである通常動作モードと、通常に動作せ
ずに待機する待機モードとの、２つのモードを有してい
る。補償機能付ＰＬＬ回路１０が通常動作モードである
場合には、ＰＬＬ回路２４も動作モードになり、補償機
能付ＰＬＬ回路１０が待機モードである場合には、ＰＬ
Ｌ回路２４も停止モードになる。

【００１７】ＰＬＬ回路２４は、入力された基準クロッ
ク信号ＣＬＫ１のクロック周波数を変化させて、基準ク
ロック信号ＣＬＫ１に同期した出力クロック信号ＣＬＫ
２を出力する回路である。このＰＬＬ回路２４は、上述
したように動作モードと待機モードの２つのモードを有
している。また、ＰＬＬ回路２４は、異なる動作設定で
動作する複数の動作状態を有している。

【００１８】このＰＬＬ回路２４の動作状態は、この補
償機能付ＰＬＬ回路１０が待機モードに入る前に、動作
状態記憶部２６に記憶される。補償機能付ＰＬＬ回路１
０が待機モードから通常動作モードに復帰する際には、
ＰＬＬ回路２４も停止モードから動作モードに移行し、
動作状態記憶部２６に記憶されている情報に基づいて、
ＰＬＬ回路２４を初期化する。

【００１９】スリープタイマ２０は、待機モードにおい
て、一定時間毎に制御部に起動信号ＡＳを出力する。こ
の起動信号ＡＳが入力された制御部２２は、ＰＬＬ回路
２４の最適化動作を開始する。この際、制御部２２は、
ＰＬＬ回路２４の動作状態の検出と設定を行う。具体的
には、制御部２２は、ＰＬＬ回路２４に対してある一定
の動作条件を与えて動作させ、その動作結果に基づいて
ＰＬＬ回路２４の各種設定値の最適値を求める。

【００２０】例えば、ＰＬＬ回路２４においては、制御
電圧を中心値に固定して、この状態で目標のクロック周
波数になるように、クロック信号の周波数の最小値（又
は最大値）と電圧制御発振器のゲインを決定する。この
最適化動作によって求められた動作状態は、動作状態記
憶部２６に記憶され、待機モードから通常動作モードに
復帰する際に、この新たな動作状態に基づいてＰＬＬ回
路２４は初期化される。

【００２１】つまり、ＰＬＬ回路２４の最適化動作を行
う時間間隔は、スリープタイマ２０によって、制御され
ている。この定期的に行う最適化動作は、ＤＲＡＭのリ
フレッシュ動作と近似したものと考えることもできる。
すなわち、補償機能付ＰＬＬ回路１０が待機モードにあ
る場合は、ＰＬＬ回路２４は消費電力削減のため、停止
モードにある。しかし、ある一定時間間隔でＰＬＬ回路
２４の最適な動作状態をチェックするために、一度ＰＬ
Ｌ回路２４を停止モードから動作モードに復帰させて動
作させる。ＰＬＬ回路２４が最適に動作するための動作
状態と、動作状態記憶部２６が記憶する動作状態とが異
なる場合には、動作状態記憶部２６に記憶する動作状態
を更新する。

【００２２】本実施形態における動作状態記憶部２６
は、複数の動作状態を記憶しておくことができるよう構
成されている。例えば、携帯情報端末（電話機等も含
む）では、充電して使用するので充電池の状態によって
は電源電圧も変化する。また、使用する場所によっては
周囲の温度の変化が激しい場合もある。例えば、暖かい
部屋から寒い戸外へ移動したような場合である。このよ
うな場合でも、動作状態記憶部２６は、複数の動作状態
を保持しているので、最適な動作状態を選択することが
可能になる。

【００２３】具体的には、一般にアナログ回路は、ある
一定の温度範囲、電圧範囲では正常に動作するが、その
範囲を超えると不安定になる。このため、本実施形態の
補償機能付ＰＬＬ回路１０においては、温度モニタ２８
と電圧モニタ３０を設けることにより、この問題を解決
している。

【００２４】すなわち、温度モニタ２８が周囲の温度を
モニタして、温度情報ＴＩを動作状態記憶部２６に出力
する。また、電圧モニタ３０が充電池の電圧をモニタし
て、電圧情報ＶＩを動作状態記憶部２６に出力する。動
作状態記憶部２６は、これら温度情報ＴＩと電圧情報Ｖ
Ｉとに基づいて、複数保持している動作状態から、最適
な動作状態を選択し、ＰＬＬ回路２４を待機モードから
通常動作モードへ復帰させる際に、初期化条件として用
いる。したがって、ＰＬＬ回路２４は、ある意味では高
温で動作するモードと低温で動作するモードとを、切り
替えられるように構成されているといえる。

【００２５】また、最適化動作中にシステムから起動要
求がある場合も考えられる。つまり、補償機能付ＰＬＬ
回路１０が待機モードにある場合に、ＰＬＬ回路２４の
最適化動作をしている最中に、補償機能付ＰＬＬ回路１
０が通常動作モードへの復帰要求を受けることもあり得
る。この場合の対処方法としては主として次の２通りが
考えられる。１つは、ＰＬＬ回路２４の最適化動作を中
断して、動作状態記憶部２６の内容を読み出し、この内
容に基づいてＰＬＬ回路２４を初期化して復帰するやり
方である。もう１つは、最適化動作が短いものならば、
ＰＬＬ回路２４の最適化動作を継続して実行し、その終
了後にＰＬＬ回路２４を初期化して復帰するやり方であ
る。後者のやり方の場合、最適化動作を最後まで実行す
るので、この最適化動作の動作状態を用いてＰＬＬ回路
２４の初期化を行うことが可能になる。

【００２６】次に、図２に基づいて、ＰＬＬ回路２４の
内部構成を詳しく説明する。この図２は、ＰＬＬ回路２
４の内部構成をブロックで示す図である。

【００２７】この図２に示すように、ＰＬＬ回路２４
は、分周器４０、４２と、位相比較器４４と、周波数比
較器４６と、チャージポンプ４８と、ループフィルタ５
０と、電圧制御発振器５２とを、備えて構成されてい
る。

【００２８】分周器４０には、上述した基準クロック信
号ＣＬＫ１が入力される。この基準クロック信号ＣＬＫ
１は、例えば、１０ＭＨｚのクロック周波数である。分
周器４０は、このクロック信号ＣＬＫ１を分周する。例
えば、１０ＭＨｚのクロック周波数を１／２に分周し
て、５０ＭＨｚのクロック信号を生成する。そして、分
周器４０は、この５０ＭＨｚのクロック信号を位相比較
器４４と周波数比較器４６とに出力する。

【００２９】これら位相比較器４４と周波数比較器４６
には、電圧制御発振器５２が生成した出力クロック信号
ＣＬＫ２も、分周器４２を介して入力される。例えば、
分周器４２は、４００ＭＨｚの出力クロック信号ＣＬＫ
２を１／８に分周して、５０ＭＨｚのクロック信号にし
て、位相比較器４４と周波数比較器４６とに出力する。

【００３０】位相比較器４４は、分周器４０から入力さ
れたクロック信号と分周器４２から入力されたクロック
信号との位相を比較する。そして、両信号の位相差をパ
ルス幅に変換してパルス幅信号ＰＷとして出力する。つ
まり、入力された２つのクロック信号について位相を比
較し、位相の差が大きい程、長い幅のパルスを有するパ
ルス幅信号ＰＷを出力する。また、入力された２つのク
ロック信号のうち、分周器４２からのクロック信号の方
が分周器４０からのクロック信号よりも位相が進んでい
る場合は正のパルス幅信号ＰＷを出力し、分周器４２か
らのクロック信号の方が分周器４０からのクロック信号
よりも位相が遅れている場合は負のパルス幅信号ＰＷを
出力する。そして、このパルス幅信号ＰＷはチャージポ
ンプ４８に入力される。

【００３１】チャージポンプ４８ではこのパルス幅信号
ＰＷに応じた電流信号ＩＳを生成して、ループフィルタ
５０に出力する。ループフィルタ５０では、電流信号Ｉ
Ｓを電圧信号ＶＳに変換し、電圧制御発振器５２に出力
する。この電圧制御発振器５２においては、電圧信号Ｖ
Ｓの電圧に応じた周波数の出力クロック信号ＣＬＫ２を
生成して出力する。

【００３２】この出力クロック信号ＣＬＫ２は、ＰＬＬ
回路２４の外部に出力されるとともに、分周器４２に入
力される。上述したように、分周器４２は出力クロック
信号ＣＬＫ２を分周して、位相比較器４４と周波数比較
器４６とに出力する。

【００３３】このようなフィードバックループを構成す
ることにより、ＰＬＬ回路２４は、電圧制御発振器５２
が生成する出力クロック信号ＣＬＫ２の周波数を目的の
周波数に一致させるように制御する。

【００３４】一方、上述した周波数比較器４６は、分周
器４０を介して入力された基準クロック信号ＣＬＫ１
と、分周器４２を介して入力された出力クロック信号Ｃ
ＬＫ２との周波数を比較して、両周波数の差分を周波数
差分信号ＦＤとして出力する。この周波数差分信号ＦＤ
は、動作状態記憶部２６に入力される。

【００３５】動作状態記憶部２６は、この周波数差分信
号ＦＤに基づいて、分周器４０、４２の分周比や、電圧
制御発振器５２のゲインや、チャージポンプ４８を、最
適な条件に設定する。この設定情報を、動作状態記憶部
２６は動作状態として記憶する。

【００３６】図３（ａ）は、上述したような動作の最適
化を行わない従来のＰＬＬ回路における制御電圧と出力
クロック信号の周波数の関係を示すグラフであり、図３
（ｂ）は、上述したような動作の最適化を行った補償機
能付ＰＬＬ回路１０における制御電圧と出力クロック信
号の周波数の関係を示すグラフである。

【００３７】図３（ａ）からわかるように、従来のＰＬ
Ｌ回路においては、プロセス（Ｐ）、温度（Ｔ）、電源
電圧（Ｖ）のばらつきにより、電圧制御発振器に与える
制御電圧が同じでも得られる出力クロック信号の周波数
は大きく異なっていた。これに対して、図３（ｂ）から
わかるように、本実施形態に係る補償機能付ＰＬＬ回路
１０によれば、プロセス（Ｐ）、温度（Ｔ）、電源電圧
（Ｖ）のばらつきを補償するので、電圧制御発振器５２
に与える制御電圧が同じであれば、出力クロック信号の
周波数をほぼ一定に揃えることができる。

【００３８】図４は、電圧制御発振器５２のゲインを変
更するためのゲイン変更回路の一例を示す図である。こ
の図４に示すように、電圧制御発振器５２のゲイン変更
回路は、Ｐ型のＭＯＳトランジスタＰ１、Ｐ２と、Ｎ型
のＭＯＳトランジスタＮ１〜Ｎ７とを、備えて構成され
ている。

【００３９】このゲイン変更回路は、カレントミラー回
路で構成されている。すなわち、ＭＯＳトランジスタＰ
２と、これに対するＭＯＳトランジスタＰ１、Ｎ１〜Ｎ
７とで、カレントミラー回路が構成されている。

【００４０】ＭＯＳトランジスタＮ１〜Ｎ３は、動作状
態記憶回路２６のゲインの設定に基づいて、オン／オフ
される。これらＭＯＳトランジスタＮ１〜Ｎ３をオン／
オフすることにより、カレントミラーの増幅率を変化さ
せて、同じ制御電流がＭＯＳトランジスタＮ４を流れる
場合でも、ＭＯＳトランジスタＰ２から電圧制御発振器
５２に与えられる電圧を変化させることができるように
している。

【００４１】図５は、図４を用いた場合の周波数−電流
の特性グラフである。図５（ａ）〜（ｃ）に示すよう
に、温度が高い時には電圧制御発振器の周波数は低い側
にシフトし、温度が低い時には電圧制御発振器の周波数
は高い側にシフトしている。ターゲットの周波数にあわ
せるために、スイッチＮ３，Ｎ２，Ｎ１の入力を決め、
カレントミラーの比を変えている。例えば、図に示す太
線が最適化の結果である。

【００４２】図６は、本発明の第２の実施形態に係る補
償機能付ＰＬＬ回路１０の構成をブロックで示す図であ
る。

【００４３】この図６に示すように、補償機能付ＰＬＬ
回路１０は、スリープタイマ２０と、制御部２２と、Ｐ
ＬＬ回路２４と、動作状態記憶部２６と、温度モニタ２
８と、電圧モニタ３０と、設定状態記憶部３２とを、備
えて構成されている。なお、第１の実施形態と同一部分
には同一符号を付して、説明は省略する。

【００４４】第２の実施形態の補償機能付ＰＬＬ回路１
０では、動作状態の最適化に加えて、ロック時の状態、
すなわち、あらかじめプロセス（Ｐ）によるばらつきを
補償するための設定情報を、設定情報記憶部３２に記憶
している。電圧制御発振器５２の発振範囲を最適化し、
それに見合うようにループの状態（Loop Dynamics）を
決定し、且つ、ロック時の発振周波数を記憶する。ＰＬ
Ｌ回路２４は、この設定状態記憶部３２および動作状態
記憶部２６に記憶されている情報とに基づいて、最適化
する。

【００４５】また、温度モニタ２８と電圧モニタ３０
は、制御部２２を介して温度情報ＴＩと電圧情報ＶＩと
を動作状態記憶部２６に出力している。

【００４６】次に、図７に基づいて、ＰＬＬ回路２４の
内部構成を詳しく説明する。この図７は、図６のＰＬＬ
回路２４の内部構成をブロックで示す図である。

【００４７】この図７に示すように、ＰＬＬ回路２４
は、分周器４０、４２と、位相比較器４４と、周波数比
較器４６と、チャージポンプ４８と、ループフィルタ５
０と、電圧制御発振器５２とを、備えて構成されてい
る。なお、各部の動作は、第１の実施形態と同様である
ので、説明を省略する。

【００４８】図８は、電圧制御発振器５２の周波数帯域
を変更するための回路の一例を示す図であり、リングの
段数は可変可能である。例えば、図８に示すように、周
波数帯域を変更する回路は、６段の遅延素子と２段のミ
キサー型選択回路から構成されている。このミキサー型
選択回路は、リングの段数を切り替えるのに使用するア
ナログスイッチと考える。例えば、入力される３系統の
信号ＩＮ０，ＩＮ１，ＩＮ２のうち１系統を選択して出
力する。あるいは、３系統の信号のうち２系統の信号を
ミックスして、これらの中間の位相をもつ信号を出力す
る。図８の場合、ミキサー型選択回路を１段の遅延素子
と考えると、４段から８段までリングの段数を変化させ
ることができる。これにより、大幅に電圧制御発振器５
２の周波数範囲を変更できる。なお、図８のトランジス
タで構成された回路は、ミキサー型選択回路の具体的な
回路図である。

【００４９】なお、第２の実施形態においても、図８の
かわりに、図４に示した電圧制御発振器５２のゲインを
変更するためのゲイン変更回路を用いてもよい。

【００５０】また、図９は、チャージポンプ電流を制御
するための回路の一例を示す図である。これもカレント
ミラーの比を変えることで変更が可能である。この図９
に示すように、チャージポンプ電流を制御する回路は、
５個のＰ型のＭＯＳトランジスタと、１０個のＮ型のＭ
ＯＳトランジスタとを、備えて構成されている。

【００５１】この制御回路は、カレントミラー回路で構
成され、カレントミラーの比を変えることで出力電圧の
変更が可能である。ＭＯＳトランジスタＳ０〜Ｓ２は、
動作状態記憶回路２６あるいは設定状態記憶部３２に基
づいて、オン／オフされる。これらＭＯＳトランジスタ
Ｓ０〜Ｓ３をオン／オフすることにより、カレントミラ
ーの増幅率を変化させて、同じバイアス電流がＭＯＳト
ランジスタを流れる場合でも、ループフィルタ５０に与
えられる電圧を変化させることができるようにしてい
る。

【００５２】上記のように、アナログ回路の複数の部分
において、動作状態をレジスタに記憶させておき、動作
環境の変化に応じてこの記憶させた情報から最適な動作
に変更することができる。例えば、動作状態記憶部２６
は、レジスタあるいはメモリによって構成することがで
きる。図１０および図１１に、動作状態記憶部のブロッ
ク図を示す。

【００５３】動作状態をアナログ値として保持する場
合、図１０に示すように、一度Ａ−Ｄ変換器でデジタル
値に変換してメモリに保持する。特に、ＰＬＬ回路にお
けるループフィルタの出力電位などがこれに相当する。
保持している値を読み出すときには、Ｄ−Ａ変換器でア
ナログ値に変換して読み出す。

【００５４】また、図１１に示すように、動作状態記憶
部２６をフラッシュメモリによって実現することもでき
る。この場合、フラッシュメモリは８ｂｉｔ相当の情報
分解能があるアナログ値を保持するメモリとして機能す
る。アナログ値として、レベル変換、あるいは、インピ
ーダンスの変換が必要な場合には、図１１（ｂ）に示す
ように、バッファアンプを介してメモリと接続する。

【００５５】以上のように、本実施形態に係る補償機能
付ＰＬＬ回路１０によれば、ＰＬＬ回路２４に複数の異
なる動作状態を設け、この動作状態を切り替えてＰＬＬ
回路２４を動作させることにしたので、プロセス
（Ｐ）、温度（Ｔ）、電源電圧（Ｖ）がばらつくことに
よる出力クロック信号ＣＬＫ２の周波数特性のばらつき
を抑えることができる。

【００５６】すなわち、１つの動作状態のみを有するＰ
ＬＬ回路で、プロセス（Ｐ）、温度（Ｔ）、電源電圧
（Ｖ）のばらつきを吸収することはもはや困難である。
そこで、本実施形態に係る補償機能付ＰＬＬ回路１０に
おいては、複数の動作状態として、電圧制御発振器５２
のゲイン設定と、分周器４０、４２の分周比の設定と、
チャージポンプの設定とを、ＰＬＬ回路２４に設けるこ
ととした。このため、プロセス（Ｐ）、温度（Ｔ）、電
源電圧（Ｖ）の状況によって、これら複数の動作状態を
切り替えて動作させることにより、制御電圧又は制御電
流に対する出力クロック信号ＣＬＫ２の周波数が安定し
た補償機能付ＰＬＬ回路１０を得ることができる。

【００５７】また、携帯用端末においては、この補償機
能付ＰＬＬ回路１０が待機モードにある場合が多いた
め、待機モードであっても定期的にＰＬＬ回路２４を通
常させて、最適な動作状態がどのような状態であるのか
をチェックすることとした。このため、補償機能付ＰＬ
Ｌ回路１０が待機モードから通常動作モードに復帰する
場合でも、ＰＬＬ回路２４を最適な状態で動作させるこ
とができる。

【００５８】しかも、この最適な動作状態を動作状態記
憶部２６に記憶しておくこととしたので、補償機能付Ｐ
ＬＬ回路１０が待機モードから通常動作モードに移行す
る場合でも、短時間に移行することができる。

【００５９】また、補償機能付ＰＬＬ回路１０は携帯用
端末に使用される場合も多く、このような携帯用端末に
おいてはクロック信号による電力消費が大きいことか
ら、待機モードにおいてはＰＬＬ回路２４を停止モード
にできることから、消費電力の低減を図ることができ
る。

【００６０】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、図１および図５におけ
る温度モニタ２８と電圧モニタ３０とは必ずしも必要な
ものではなく、どちらか一方を、又は、双方を、省略す
ることも可能である。

【００６１】また、図１および図５における温度モニタ
２８や電圧モニタ３０が温度変化や電圧変化を検出し
て、制御部２２に起動信号ＡＳを出力するようにしても
よい。

【００６２】さらに、ＰＬＬ回路２４のロック状態をデ
ジタル的に制御させ、且つ、ロック状態をデジタル的に
再現できるようにしておくことにより、ロックアップ時
間も短縮させることができる。

【００６３】

【発明の効果】以上説明したように、本発明に係る補償
機能付アナログ回路によれば、アナログ回路が停止モー
ドである場合に、アナログ回路を動作モードに復帰させ
る際の動作状態を記憶する動作状態記憶回路を設けると
ともに、アナログ回路が停止モードである場合にも所定
の時間間隔でアナログ回路の最適な動作状態を選定し直
すこととしたので、アナログ回路を動作モードに復帰さ
せる際に短時間で且つ適切な動作状態で復帰させること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る補償機能付ＰＬ
Ｌ回路の内部構成をブロックで示す図。

【図２】図１におけるＰＬＬ回路の内部構成をブロック
で示す図。

【図３】（ａ）従来のＰＬＬ回路における制御電圧と出
力クロック信号の周波数との関係を示すグラフ。（ｂ）本実施形態に係る補償機能付ＰＬＬ回路における
制御電圧と出力クロック信号の周波数の関係を示すグラ
フ。

【図４】本実施形態における電圧制御発振器のゲインを
変更するための回路を示す図。

【図５】図４を用いた場合の周波数−電流の特性グラ
フ。

【図６】本発明の第２の実施形態に係る補償機能付ＰＬ
Ｌ回路の内部構成をブロックで示す図。

【図７】図６におけるＰＬＬ回路の内部構成をブロック
で示す図。

【図８】電圧制御発振器の周波数帯域を変更するための
回路を示す図。

【図９】チャージポンプ電流を制御するための回路を示
す図。

【図１０】動作状態記憶部の構成をブロックで示す図。

【図１１】動作状態記憶部の構成をブロックで示す図。

【符号の説明】

１０補償機能付ＰＬＬ回路２０スリープタイマ２２制御部２４ＰＬＬ回路２６動作状態記憶部２８温度モニタ３０電圧モニタ４０、４２分周器４４位相比較器４６周波数比較器４８チャージポンプ５０ループフィルタ５２電圧制御発振器ＣＬＫ１基準クロック信号ＣＬＫ２出力クロック信号

Claims

【特許請求の範囲】

【請求項１】異なる動作設定で動作する複数の動作状態
を有するとともに、動作を一時的に停止する停止モード
と通常に動作する動作モードとの２つのモードを有す
る、アナログ回路と、前記アナログ回路が前記停止モードである場合に、前記
アナログ回路を前記停止モードから前記動作モードに復
帰させる際に、前記アナログ回路を前記複数の動作状態
のうちのどの動作状態で復帰させるかを復帰動作状態と
して記憶する、動作状態記憶部と、前記アナログ回路が前記停止モードである場合に、前記
アナログ回路を所定の時間間隔で動作させて、前記複数
の動作状態の中から適切な動作状態を選定し、前記動作
状態記憶部に記憶させる、制御部と、を備えることを特徴とする補償機能付アナログ回路。
【請求項２】前記アナログ回路が前記停止モードである
場合に、前記所定の時間間隔で起動信号を前記制御部に
出力する、スリープタイマを、さらに備えるとともに、前記制御部は前記起動信号が入力された場合に、前記ア
ナログ回路を動作させて、前記複数の動作状態のうち最
適な動作状態を選定し、前記動作状態記憶部に記憶させ
る、ことを特徴とする請求項１に記載の補償機能付アナログ
回路。
【請求項３】周囲の温度を検出して、温度情報として前
記動作状態記憶部に出力する、温度モニタを、さらに備
えるとともに、前記動作状態記憶部は、前記温度情報に基づいて、前記
復帰動作状態を変更する、ことを特徴とする、請求項１
又は請求項２に記載の補償機能付アナログ回路。
【請求項４】電源の電圧状態を検出して、電圧情報とし
て前記動作状態記憶部に出力する、電圧モニタを、さら
に備えるとともに、前記動作状態記憶部は、前記電圧情報に基づいて、前記
復帰動作状態を変更する、ことを特徴とする、請求項１
乃至請求項３に記載の補償機能付アナログ回路。
【請求項５】前記アナログ回路は、ＰＬＬ回路である、
ことを特徴とする請求項１乃至請求項４のいずれかに記
載の補償機能付アナログ回路。
【請求項６】前記ＰＬＬ回路は、少なくとも入力された
制御電圧に基づいた周波数のクロック信号を生成する、
電圧制御発振器を備えており、前記ＰＬＬ回路における前記動作状態の動作設定には、
前記電圧制御発振器のゲイン設定情報を含んでいる、こ
とを特徴とする請求項５に記載の補償機能付アナログ回
路。