JP2011198845A - 半導体回路装置 - Google Patents
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Abstract
【課題】
半導体回路装置に内蔵された内部回路に供給する動作電圧について、内部回路に対する動作モードの変更に伴う動作電圧の安定期間を待つことなく、動作モード変更時でも動作開始時刻を速くすることが可能な構成を有する半導体回路装置を提供する。
【解決手段】
上記の課題を解決するため、外部電源から電圧供給を受ける電源線と、回路群と、回路群の動作電圧が異なる複数の動作モードに応じた制御信号を出力する制御回路と、回路群と、電源線とに電気的に接続し、回路群に前記電源線の電圧以下の電圧を供給する電源供給回路と、を備え、動作モードの変更後において、高い動作電圧を回路群が必要とする場合、電源供給回路は、高い動作電圧より高い電圧を回路群に供給した後、制御信号に応じて、変更後の動作モードに必要な動作電圧を供給する半導体回路装置を提供する。
【選択図】 図１Ｃ
半導体回路装置に内蔵された内部回路に供給する動作電圧について、内部回路に対する動作モードの変更に伴う動作電圧の安定期間を待つことなく、動作モード変更時でも動作開始時刻を速くすることが可能な構成を有する半導体回路装置を提供する。
【解決手段】
上記の課題を解決するため、外部電源から電圧供給を受ける電源線と、回路群と、回路群の動作電圧が異なる複数の動作モードに応じた制御信号を出力する制御回路と、回路群と、電源線とに電気的に接続し、回路群に前記電源線の電圧以下の電圧を供給する電源供給回路と、を備え、動作モードの変更後において、高い動作電圧を回路群が必要とする場合、電源供給回路は、高い動作電圧より高い電圧を回路群に供給した後、制御信号に応じて、変更後の動作モードに必要な動作電圧を供給する半導体回路装置を提供する。
【選択図】 図１Ｃ
Description
内部回路及びその内部回路に電源を供給する電源供給回路を内蔵する半導体装置に関する。
半導体装置の低消費電力化の技術の一つとして、機能的に一体として動作する回路ブロック（以下、内部回路という）に対して、半導体装置の外部から供給される外部電源の電圧を降圧して供給する、電源供給回路を内蔵する技術が開発されている（非特許文献１。）。内部回路に供給する電圧を外部電源の電圧に対して降圧することにより、内部回路それぞれの電力消費に合わせて、内部回路に対して電力の供給がされ、余分な電力供給が防止されるため、半導体装置の低消費電力化が図れる。
ここで、上記のように、外部電源の電圧から降圧した電圧を供給する電源供給回路にとって、電圧の安定供給は大きな課題である。その課題を解決するため、内部回路の消費電流急増に起因する、供給電圧の低下を抑える技術の開発が進められている（特許文献1参照。）。
特許文献１に示す技術によれば、内部回路に対する入力信号を単安定マルチバイブレータにも入力することによって、入力信号の電圧が一定の閾値に達した場合に、単安定マルチバイブレータから発生するパルスを利用して、電源供給回路内の電源供給トランジスタの電流供給能力を急激に引き上げる技術が提案されている。そのため、内部回路に対する入力信号に応じて、内部回路の消費電流が急増した場合において、電源供給回路は内部回路の消費電流に見合った電流を供給できる。その結果、内部回路内への降圧電圧が低下することがない。
特許文献１に示す技術によれば、内部回路に対する入力信号を単安定マルチバイブレータにも入力することによって、入力信号の電圧が一定の閾値に達した場合に、単安定マルチバイブレータから発生するパルスを利用して、電源供給回路内の電源供給トランジスタの電流供給能力を急激に引き上げる技術が提案されている。そのため、内部回路に対する入力信号に応じて、内部回路の消費電流が急増した場合において、電源供給回路は内部回路の消費電流に見合った電流を供給できる。その結果、内部回路内への降圧電圧が低下することがない。
ところで、さらなる低消費電力化のために、電源供給回路から内部回路に一定の降圧電圧を供給し続けるのではなく、内部回路の動作モードに応じて、内部回路に供給する降圧電圧を可変とする技術が採用され始めている。
その技術を採用するにあたっては、降圧電圧の変更時の電圧の不安定期間を短くすることが課題となっている。降圧電圧が安定するまでの期間、その内部回路が使用できない場合があるために、内部回路を含む全体の半導体装置の動作に遅延が生じるからである。
その技術を採用するにあたっては、降圧電圧の変更時の電圧の不安定期間を短くすることが課題となっている。降圧電圧が安定するまでの期間、その内部回路が使用できない場合があるために、内部回路を含む全体の半導体装置の動作に遅延が生じるからである。
H.Mair et. al.,"A 65 nm Mobile Multimedia ApplicationProcessor with Adaptive Power Management Scheme to Compensate for Variations," VLSI Circuits Dig. Tech. Paper 21.5, June, 2007
半導体回路装置に内蔵された内部回路に供給する動作電圧について、内部回路に対する動作モードの変更に伴う動作電圧の安定期間を待つことなく、動作モード変更時でも動作開始時刻を速くすることが可能な構成を有する半導体回路装置を提供する。
発明の一側面によれば、以下に示す半導体回路装置が供給される。その半導体装置は、外部電源から電圧供給を受ける電源線と、複数の動作モードを有し、前記動作モード毎に、前記動作モードにおける動作電圧が異なる回路群と、前記回路群と、前記電源線と、に電気的に接続し、前記回路群に前記電源線の電圧以下の電圧を供給する電源供給回路と、前記複数の動作モードそれぞれに応じて前記電源供給回路を制御する制御回路と、を備え、前記回路群の前記動作モードの変更前後において、変更前の前記動作モードにおける前記動作電圧より、変更後の前記動作モードにおける前記動作電圧が高い場合に、前記制御回路は、前記電源供給回路に前記変更後の前記動作モードの前記動作電圧より高い電圧を前記回路群に対して供給させた後、前記変更後の動作モードの前記動作電圧を供給することを特徴とする。
内部回路に対する動作モードの変更に伴う動作電圧の不安的期間を短くすることが可能な構成を有する半導体回路装置を提供することができる。
本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。
図１Ａ、図１Ｂ、図１Ｃは、半導体回路装置１００を説明する図である。半導体回路装置１００は内部回路Ａ（Circuit A）２００、内部回路Ｂ（Circuit B）３００、ＰＭＵ（power managing unit）４００、Ｖｒｅｆ発生回路（Vrefgenerator）５００、レギュレータ（regulator）６００、レギュレータ（regulator）７００を含む半導体回路装置である。
図１Ａは半導体回路装置１００の回路ブロック図を示す図である。内部回路Ａ２００、内部回路Ｂ３００は機能的に一体として動作する回路の集合からなる回路ブロックであり、半導体回路装置の内部に内蔵された内部回路である。
レギュレータ６００は電源線ＶＤＤ（Power line VDD）９３０から電源電圧１．２Ｖを受け、内部回路Ａ２００に対して安定化を図られ、且つ、内部回路Ａ２００の動作モードに応じた降圧電圧を供給するレギュレータである。ここで、降圧電圧とは、半導体装置１００の外部から電源線ＶＤＤ９３０に印加された電源電圧以下の電圧をいう。
レギュレータ７００はレギュレータ６００と同様なレギュレータであり、電源線ＶＤＤ９３０から電源電圧１．２Ｖを受け、内部回路Ｂ３００に対して降圧電圧を供給するレギュレータである。
ＰＭＵ４００は後に説明するＤＶＦＳｍｏｄｅ信号９４０、及び、システムクロック９５０(System Clock)を受け、各内部回路Ａ２００、内部回路Ｂ３００に内部クロックを分配するとともに、レギュレータ６００、レギュレータ７００に供給する降圧電圧の電位を決定する、電圧制御信号(voltage control)をレギュレータ６００、レギュレータ７００に供給する。
ＶＲＥＦ発生回路(VRFEgenerator)５００は、一定レベルの基準電圧、例えば０．６Ｖを発生する回路である。
レギュレータ６００は電源線ＶＤＤ（Power line VDD）９３０から電源電圧１．２Ｖを受け、内部回路Ａ２００に対して安定化を図られ、且つ、内部回路Ａ２００の動作モードに応じた降圧電圧を供給するレギュレータである。ここで、降圧電圧とは、半導体装置１００の外部から電源線ＶＤＤ９３０に印加された電源電圧以下の電圧をいう。
レギュレータ７００はレギュレータ６００と同様なレギュレータであり、電源線ＶＤＤ９３０から電源電圧１．２Ｖを受け、内部回路Ｂ３００に対して降圧電圧を供給するレギュレータである。
ＰＭＵ４００は後に説明するＤＶＦＳｍｏｄｅ信号９４０、及び、システムクロック９５０(System Clock)を受け、各内部回路Ａ２００、内部回路Ｂ３００に内部クロックを分配するとともに、レギュレータ６００、レギュレータ７００に供給する降圧電圧の電位を決定する、電圧制御信号(voltage control)をレギュレータ６００、レギュレータ７００に供給する。
ＶＲＥＦ発生回路(VRFEgenerator)５００は、一定レベルの基準電圧、例えば０．６Ｖを発生する回路である。
図１Ｂは、ＤＶＦＳ(DynamicVoltage and Frequency Scaling)モードについて説明する表を表した図である。ＤＶＦＳモード(mode)とは、内部回路Ａ２００、内部回路Ｂ３００の負荷モードをいい、その負荷モードは各内部回路に印加されているクロック周波数(clock frequency)及び供給電圧(supply voltage)に応じて、設定されるモードである。図１Ｂに示す例では、ＤＶＦＳモード(mode)はモード０からモード４までが記載されている。モード０はクロック周波数２５ＭＨｚ、供給電圧０．８Ｖのモードである。モード１はクロック周波数５０ＭＨｚ、供給電圧０．９Ｖのモードである。モード２はクロック周波数１００ＭＨｚ、供給電圧１．０Ｖのモードである。モード３はクロック周波数２００ＭＨｚ、供給電圧１．１Ｖのモードである。モード４はクロック周波数４００ＭＨｚ、供給電圧１．２Ｖのモードである。すなわち、内部回路Ａ２００、内部回路Ｂ３００において、クロック周波数が高い内部クロック信号を使用するＤＶＦＳモードを実行しようとするほど、それぞれの内部回路にとって必要な供給電圧は高くなる。
図１Ｃは、半導体回路装置１００の回路図を示す図である。
ＰＭＵ４００は内部回路Ａ２００用の電圧制御回路(Voltage controller)Ａ４１０及び内部回路Ｂ３００用の電圧制御回路(Voltagecontroller)Ｂ４２０を内蔵している。また、ＰＭＵ４００は、内部回路Ａ２００用のクロック発生回路（ClockGenerator）Ａ４３０及び内部回路Ｂ用のクロック発生回路(Voltage controller)Ｂ４４０を内蔵している。
電圧制御回路Ａはレギュレータ６００に対してレギュレータ６００を制御する信号ｖｃａを出力している。電圧制御回路Ｂはレギュレータ７００に対してレギュレータ７００を制御する信号ｖｃｂを出力している。なお、信号ｖｃａ、ｖｃｂはアナログ信号であっても、数ビットのデジタル信号であってもよい。
電圧制御回路Ａ、ＢはＤＶＦＳモード信号９４０を構成する信号ｄｖｆｓａ、信号ｄｖｆｓｂを受け、制御信号ｖｃａ及び制御信号ｖｃｂの信号電圧をＤＶＦＳモード信号Ａ、Ｂが表すＤＶＦＳモードに応じた電圧（又はデジタル論理）としている。電圧制御回路Ａ、Ｂはいずれも電源線ＶＤＤ９３０より１．２Ｖを受けるとともに、接地電位を供給するグランド線ＶＳＳ９６０と接続している。
クロック発生回路Ａ４３０は半導体回路装置１００外部からのシステムクロック(system clock)、すなわちｓｃｌｋ９５０から作った内部クロックｃｋａを内部回路Ａ２００に対して出力している。クロック発生回路Ｂ４４０はｓｃｌｋ９５０から作った内部クロックｃｋｂを内部回路Ｂ３００に対して出力している。クロック発生回路Ａ４３０、Ｂ４４０はいずれも電源線ＶＤＤ９３０、グランド線ＶＳＳ９６０から電源を供給されている。クロック発生回路Ａ４３０、Ｂ４４０はＤＶＦＳモード信号９４０を構成するｄｖｆｓａ、ｄｖｆｓｂを受け、内部クロック信号ｃｋａ、ｃｋｂの周波数を図１Ｂの表に示すＤＶＦＳモードに応じて変化させている。
ＰＭＵ４００は内部回路Ａ２００用の電圧制御回路(Voltage controller)Ａ４１０及び内部回路Ｂ３００用の電圧制御回路(Voltagecontroller)Ｂ４２０を内蔵している。また、ＰＭＵ４００は、内部回路Ａ２００用のクロック発生回路（ClockGenerator）Ａ４３０及び内部回路Ｂ用のクロック発生回路(Voltage controller)Ｂ４４０を内蔵している。
電圧制御回路Ａはレギュレータ６００に対してレギュレータ６００を制御する信号ｖｃａを出力している。電圧制御回路Ｂはレギュレータ７００に対してレギュレータ７００を制御する信号ｖｃｂを出力している。なお、信号ｖｃａ、ｖｃｂはアナログ信号であっても、数ビットのデジタル信号であってもよい。
電圧制御回路Ａ、ＢはＤＶＦＳモード信号９４０を構成する信号ｄｖｆｓａ、信号ｄｖｆｓｂを受け、制御信号ｖｃａ及び制御信号ｖｃｂの信号電圧をＤＶＦＳモード信号Ａ、Ｂが表すＤＶＦＳモードに応じた電圧（又はデジタル論理）としている。電圧制御回路Ａ、Ｂはいずれも電源線ＶＤＤ９３０より１．２Ｖを受けるとともに、接地電位を供給するグランド線ＶＳＳ９６０と接続している。
クロック発生回路Ａ４３０は半導体回路装置１００外部からのシステムクロック(system clock)、すなわちｓｃｌｋ９５０から作った内部クロックｃｋａを内部回路Ａ２００に対して出力している。クロック発生回路Ｂ４４０はｓｃｌｋ９５０から作った内部クロックｃｋｂを内部回路Ｂ３００に対して出力している。クロック発生回路Ａ４３０、Ｂ４４０はいずれも電源線ＶＤＤ９３０、グランド線ＶＳＳ９６０から電源を供給されている。クロック発生回路Ａ４３０、Ｂ４４０はＤＶＦＳモード信号９４０を構成するｄｖｆｓａ、ｄｖｆｓｂを受け、内部クロック信号ｃｋａ、ｃｋｂの周波数を図１Ｂの表に示すＤＶＦＳモードに応じて変化させている。
ＶＲＥＦ発生回路(VREFgeneratoe)５００は、信号ＶＲＥＦａ及び信号ＶＲＥＦｂを通じて、レギュレータ６００、７００に対して基準電圧０．６Ｖを供給する。
レギュレータ-６００、７００は電源線ＶＤＤ９３０と、グランド線ＶＳＳ９６０に接続し、制御信号ｖｃａ、信号ＶＲＥＦａ、信号ｖｃｂ、信号ＶＲＥＦｂをそれぞれ受けて内部回路Ａ２００、内部回路Ｂ３００に対して、ＤＶＦＳモードに応じた降圧電圧Ｖｄｄｍａ、Ｖｄｄｍｂを供給する。また、レギュレータ-６００、７００は降圧電圧Ｖｄｄｍａ、Ｖｄｄｍｂを安定化容量ｃａ２５０、ｃｂ３５０にも供給する。
内部回路Ａ２００、内部回路Ｂ３００は内部クロック信号ｃｋａ、ｃｋｂと、降圧電圧Ｖｄｄｍａ、Ｖｄｄｍｂと、グランド線ＶＳＳ９６０からのグランド電位をうけとり動作する。
レギュレータ-６００、７００は電源線ＶＤＤ９３０と、グランド線ＶＳＳ９６０に接続し、制御信号ｖｃａ、信号ＶＲＥＦａ、信号ｖｃｂ、信号ＶＲＥＦｂをそれぞれ受けて内部回路Ａ２００、内部回路Ｂ３００に対して、ＤＶＦＳモードに応じた降圧電圧Ｖｄｄｍａ、Ｖｄｄｍｂを供給する。また、レギュレータ-６００、７００は降圧電圧Ｖｄｄｍａ、Ｖｄｄｍｂを安定化容量ｃａ２５０、ｃｂ３５０にも供給する。
内部回路Ａ２００、内部回路Ｂ３００は内部クロック信号ｃｋａ、ｃｋｂと、降圧電圧Ｖｄｄｍａ、Ｖｄｄｍｂと、グランド線ＶＳＳ９６０からのグランド電位をうけとり動作する。
図２はレギュレータ６００の詳細を説明する図である。なお、レギュレータ７００もレギュレータ６００と同様な回路構成をしており、同様な動作をする。図２Ａはレギュレータ６００と、内部回路Ａ２００と、安定化容量ｃａ２５０を示している。
レギュレータ６００は差動増幅器６１０、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０、パルス発生器６６０、可変分割比分圧回路(dividing ratio variable voltage divider)６７０を含む。
差動増幅器６１０は可変分割比分圧回路６７０からの信号ＭＯＮ−Ａと、基準電圧０．６Ｖを供給するＶＲＥＦａとを受け、それらの信号の差電圧を増幅する増幅器である。スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオフしているときは、差動増幅器６１０による増幅後の電圧は、信号ＧＡを通じて電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０へ出力される。
従って、ＤＶＦＳモードに応じて、降圧電圧Ｖｄｄｍａを高い電圧としたいときは、可変分割比分圧回路６７０の可変抵抗６７１の抵抗値を上昇させ、可変抵抗６７２の抵抗値を下降させて、双方の抵抗値を近づけることによって、信号ＭＯＮ−Ａの電圧を下げる対処を行う。
なお、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンしているときは、差動増幅器６１０による増幅後の電圧は、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０に伝わらない。スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンしていると、信号ＧＡの電位はグランド電位となるためである。
ここで、差動増幅器６１０は電源線ＶＤＤ９３０から１．２Ｖの供給を受け、グランド線ＶＳＳ９６０からグランド電圧を受けて動作する。
レギュレータ６００は差動増幅器６１０、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０、パルス発生器６６０、可変分割比分圧回路(dividing ratio variable voltage divider)６７０を含む。
差動増幅器６１０は可変分割比分圧回路６７０からの信号ＭＯＮ−Ａと、基準電圧０．６Ｖを供給するＶＲＥＦａとを受け、それらの信号の差電圧を増幅する増幅器である。スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオフしているときは、差動増幅器６１０による増幅後の電圧は、信号ＧＡを通じて電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０へ出力される。
従って、ＤＶＦＳモードに応じて、降圧電圧Ｖｄｄｍａを高い電圧としたいときは、可変分割比分圧回路６７０の可変抵抗６７１の抵抗値を上昇させ、可変抵抗６７２の抵抗値を下降させて、双方の抵抗値を近づけることによって、信号ＭＯＮ−Ａの電圧を下げる対処を行う。
なお、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンしているときは、差動増幅器６１０による増幅後の電圧は、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０に伝わらない。スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンしていると、信号ＧＡの電位はグランド電位となるためである。
ここで、差動増幅器６１０は電源線ＶＤＤ９３０から１．２Ｖの供給を受け、グランド線ＶＳＳ９６０からグランド電圧を受けて動作する。
電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０はＰ型ＭＯＳトランジスタであり、ソースは電源線ＶＤＤ９３０に接続し、ドレインは内部回路Ａ２００に降圧電圧Ｖｄｄｍａを供給する電源線に接続し、ゲートは信号ＧＡに接続している。電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０は信号ＧＡの電位に応じた電流を電源線ＶＤＤ９３０から内部回路Ａ２００へ供給する。内部回路Ａ２００の電流消費量に応じて、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力が設定されるように差動増幅器６１０によってＧＡ信号が制御されるため、所定の降圧電圧Ｖｄｄｍａを内部回路Ａ２００へ供給することができる。
なお、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０のゲートをグランドレベルとしたときに、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は、内部回路Ａ２００の電流消費能力を大きく上回り、電源線ＶＤＤ９３０の電位とほぼ同様な電圧を降圧電圧Ｖｄｄｍａとして、内部回路Ａ２００へ供給する。
ところで、上記では、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０はＰ型ＭＯＳトランジスタとしたが、Ｎ型ＭＯＳトランジスタを使用することも可能である。その場合、ゲート電位をＰ型ＭＯＳトランジスタの制御の場合とは逆の電位に制御することはいうまでもない。なお、Ｐ型ＭＯＳトランジスタの制御において、ゲート電位をグランドレベルとする動作に対応して、Ｎ型ＭＯＳトランジスタの制御において、ゲート電位を電源線ＶＤＤ９３０にＮ型ＭＯＳトランジスタの閾値を加えた電圧にする必要がある。
なお、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０のゲートをグランドレベルとしたときに、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は、内部回路Ａ２００の電流消費能力を大きく上回り、電源線ＶＤＤ９３０の電位とほぼ同様な電圧を降圧電圧Ｖｄｄｍａとして、内部回路Ａ２００へ供給する。
ところで、上記では、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０はＰ型ＭＯＳトランジスタとしたが、Ｎ型ＭＯＳトランジスタを使用することも可能である。その場合、ゲート電位をＰ型ＭＯＳトランジスタの制御の場合とは逆の電位に制御することはいうまでもない。なお、Ｐ型ＭＯＳトランジスタの制御において、ゲート電位をグランドレベルとする動作に対応して、Ｎ型ＭＯＳトランジスタの制御において、ゲート電位を電源線ＶＤＤ９３０にＮ型ＭＯＳトランジスタの閾値を加えた電圧にする必要がある。
スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０は、Ｎ型ＭＯＳトランジスタであり、ソースは信号ＧＡに接続し、ドレインはグランド線ＶＳＳ９６０に接続し、ゲートはパルス発生器６６０から出力される信号ＰＡと接続している。
信号ＰＡが正電圧であるときには、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０はオンするため、信号ＧＡとグランド線ＶＳＳ９６０を接続する。その結果、信号ＧＡは信号ＰＡが正電圧をもつときに、グランド電位となる。
信号ＰＡが正電圧であるときには、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０はオンするため、信号ＧＡとグランド線ＶＳＳ９６０を接続する。その結果、信号ＧＡは信号ＰＡが正電圧をもつときに、グランド電位となる。
パルス発生器６６０は、信号ｖｃａがアナログ信号であった場合、ＰＭＵ４００からの信号ｖｃａに所定の電位変化があったときに、所定の期間、正電位となる信号（パルス信号）を信号ＰＡとして出力するパルス回路である。
一方、信号ｖｃａが数ビットからなるデジタル信号であった場合には、パルス発生器６６０は、システムクロックの周波数が小さいＤＶＦＳモードから大きいＤＶＦＳモードに変更するのに対応して各ビットのいずれかに論理変化があったときにパルス信号を信号ＰＡとして出力する。
なお、パルス発生器６６０は、電源線ＶＤＤ９３０と、グランド線ＶＳＳ９６０とから電圧供給を受けて動作する。
可変分割比分圧回路６７０は可変抵抗６７１と、可変抵抗６７２が直列に接続されて構成されており、可変抵抗６７１と可変抵抗６７２とが接続されている中間ノードから信号ＭＯＮ−Ａを出力する、分圧回路である。なお、信号ＭＯＮ−Ａの電位は、上記の中間ノードと接続していない可変抵抗６７１の端子にかかる電源線ＶＤＤ９３０の電位と、中間ノードと接続していない可変抵抗６７２の端子にかかるグランド線ＶＳＳ９６０のグランド電位との中間の電位となる。
一方、信号ｖｃａが数ビットからなるデジタル信号であった場合には、パルス発生器６６０は、システムクロックの周波数が小さいＤＶＦＳモードから大きいＤＶＦＳモードに変更するのに対応して各ビットのいずれかに論理変化があったときにパルス信号を信号ＰＡとして出力する。
なお、パルス発生器６６０は、電源線ＶＤＤ９３０と、グランド線ＶＳＳ９６０とから電圧供給を受けて動作する。
可変分割比分圧回路６７０は可変抵抗６７１と、可変抵抗６７２が直列に接続されて構成されており、可変抵抗６７１と可変抵抗６７２とが接続されている中間ノードから信号ＭＯＮ−Ａを出力する、分圧回路である。なお、信号ＭＯＮ−Ａの電位は、上記の中間ノードと接続していない可変抵抗６７１の端子にかかる電源線ＶＤＤ９３０の電位と、中間ノードと接続していない可変抵抗６７２の端子にかかるグランド線ＶＳＳ９６０のグランド電位との中間の電位となる。
安定化容量ｃａ２５０は、内部回路Ａ２００と並列となるように、降圧電圧Ｖｄｄｍａをもつ電源線と、グランド線ＶＳＳ９６０とに接続している容量である。安定化容量Ｃａ２５０が内部回路Ａ２００と並列接続されていると、内部回路Ａ２００の消費電力が、短い期間、増加した場合において、降圧電圧Ｖｄｄｍａが急激に低下することを防止することができる。
内部回路Ａ２００は、図１に図示されている内部回路Ａ２００と同様な回路であるため、説明を省略する。
内部回路Ａ２００は、図１に図示されている内部回路Ａ２００と同様な回路であるため、説明を省略する。
図２Ｂは可変分割比分圧回路６７０の動作について説明する図である。ＤＶＦＳモードに応じて降圧電圧Ｖｄｄｍａをあげたいときは、可変分割比分圧回路６７０の可変抵抗６７１の抵抗値を下降させ、可変抵抗６７２の抵抗値を上昇させる。一方、ＤＶＦＳモードに応じて降圧電圧Ｖｄｄｍａを下げたいときは、その逆を行う。
例えば、図２Ｂにおいて、左の図は、ＤＶＦＳモード０における可変抵抗の抵抗値示し、可変抵抗６７１は２５キロオーム、可変抵抗６７２は７５キロオームを示す。図２Ｂにおいて、右の図は、ＤＶＦＳモード２における可変抵抗の抵抗値を示し、可変抵抗６７１は４０キロオーム、可変抵抗６７２は６０キロオームを示す。
図２Ｃはレギュレータ６００の信号の電位変化及び降圧電圧Ｖｄｄｍａの電位変化を示す。信号ｖｃａは内部回路Ａ２００のＤＶＦＳモードに応じて電圧が変化する信号であり、図２Ｃに示すＤＶＦＳモード０からＤＶＦＳモード２に切り替わったときに、信号ｖｃａの電位は階段状に上昇する。なお、上記では、ＤＶＦＳモードが切り替わると電位が変化するアナログ信号として信号ｖｃａを説明したが、数ビットのデジタル信号であってもよい。その場合、可変抵抗６７１と可変抵抗６７２は、その抵抗値を信号ｖｃａが表す数値に応じて変化させる。また、パルス発生器６６０は、信号ｖｃａで表されるＤＶＦＳモードがクロック周波数が増加する方向へ変化するとき、すなわち降圧電圧Ｖｄｄｍａの電圧上昇する方向へ変化するときに、信号ＰＡとしてパルス信号を出力する。
信号ＰＡの電位は、通常はグランド電位であるが、ＤＶＦＳモードが変化し、かつ、信号ｖｃａがＶｄｄｍａを上昇させる方向へ電位変化するときに、電位変化のエッジに対応して、所定の幅を有するパルス状の正電位となる。
信号ＭＯＮ−Ａは、０．６Ｖから０．７２Ｖへ急激に変化した後、緩やかに０．６Ｖに戻る。その理由は以下である。まず、図２Ｂにおいて説明したように、信号ｖｃａに応じて可変抵抗６７１の抵抗値と、可変抵抗６７２の抵抗値は、近づくように変化する。
しかし、信号ｖｃａの電位の上昇によって発生した、信号ＰＡのパルス状の電位上昇によってスイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンし、信号ＧＡがグランド電位となるため、電源ＭＯＳトランジスタＭＯＳ−ＳＷ６４０が完全なオン状態となるため、降圧電圧Ｖｄｄｍａは１．２Ｖとなる。
その結果、信号ＭＯＮ−Ａの電圧は０．６Ｖから０．７２Ｖへ上昇するが、信号ＰＡの電位上昇が解除されてグランド電位に納まると、信号ＧＡの電位はグランド電位から、差動増幅器６１０が出力する電圧となる。
そうすると、ＭＯＮ−Ａの電位がＶＲＥＦと同じ０．６Ｖになるように、降圧電圧Ｖｄｄｍａの電位が１．２Ｖから１．０Ｖへと変化する方向へ調整される。
例えば、図２Ｂにおいて、左の図は、ＤＶＦＳモード０における可変抵抗の抵抗値示し、可変抵抗６７１は２５キロオーム、可変抵抗６７２は７５キロオームを示す。図２Ｂにおいて、右の図は、ＤＶＦＳモード２における可変抵抗の抵抗値を示し、可変抵抗６７１は４０キロオーム、可変抵抗６７２は６０キロオームを示す。
図２Ｃはレギュレータ６００の信号の電位変化及び降圧電圧Ｖｄｄｍａの電位変化を示す。信号ｖｃａは内部回路Ａ２００のＤＶＦＳモードに応じて電圧が変化する信号であり、図２Ｃに示すＤＶＦＳモード０からＤＶＦＳモード２に切り替わったときに、信号ｖｃａの電位は階段状に上昇する。なお、上記では、ＤＶＦＳモードが切り替わると電位が変化するアナログ信号として信号ｖｃａを説明したが、数ビットのデジタル信号であってもよい。その場合、可変抵抗６７１と可変抵抗６７２は、その抵抗値を信号ｖｃａが表す数値に応じて変化させる。また、パルス発生器６６０は、信号ｖｃａで表されるＤＶＦＳモードがクロック周波数が増加する方向へ変化するとき、すなわち降圧電圧Ｖｄｄｍａの電圧上昇する方向へ変化するときに、信号ＰＡとしてパルス信号を出力する。
信号ＰＡの電位は、通常はグランド電位であるが、ＤＶＦＳモードが変化し、かつ、信号ｖｃａがＶｄｄｍａを上昇させる方向へ電位変化するときに、電位変化のエッジに対応して、所定の幅を有するパルス状の正電位となる。
信号ＭＯＮ−Ａは、０．６Ｖから０．７２Ｖへ急激に変化した後、緩やかに０．６Ｖに戻る。その理由は以下である。まず、図２Ｂにおいて説明したように、信号ｖｃａに応じて可変抵抗６７１の抵抗値と、可変抵抗６７２の抵抗値は、近づくように変化する。
しかし、信号ｖｃａの電位の上昇によって発生した、信号ＰＡのパルス状の電位上昇によってスイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンし、信号ＧＡがグランド電位となるため、電源ＭＯＳトランジスタＭＯＳ−ＳＷ６４０が完全なオン状態となるため、降圧電圧Ｖｄｄｍａは１．２Ｖとなる。
その結果、信号ＭＯＮ−Ａの電圧は０．６Ｖから０．７２Ｖへ上昇するが、信号ＰＡの電位上昇が解除されてグランド電位に納まると、信号ＧＡの電位はグランド電位から、差動増幅器６１０が出力する電圧となる。
そうすると、ＭＯＮ−Ａの電位がＶＲＥＦと同じ０．６Ｖになるように、降圧電圧Ｖｄｄｍａの電位が１．２Ｖから１．０Ｖへと変化する方向へ調整される。
上記において、信号ＧＡをグランド電位とせずに、可変分割比分圧回路６７０の可変抵抗６７１、６７２の抵抗値の変更によって、信号ＭＯＮ−Ａの電圧を下げて、降圧電圧Ｖｄｄｍａを上昇させようとした場合、差動増幅器６１０が信号ＧＡが、降圧電圧Ｖｄｄｍａを上昇させて、信号ＭＯＮ−Ａを再び０．６Ｖとするように制御することになる。その場合、差動増幅器６１０が信号ＧＡを０．６Ｖにまで戻すときに、信号ＧＡの信号線の容量及びインダクタンスによる遅延や、内部回路Ａ及び安定化容量ＣＡの充電時間による遅延によって応答速度が劣化する。その状況で、高速に制御しようとして差動増幅器６１０の駆動能力を大きくしてしまうと信号ＧＡの電位が振動する。その結果、降圧電圧Ｖｄｄｍａの電圧も振動する。信号ＧＡの電位が安定するまでにある程度時間が必要となり、降圧電圧Ｖｄｄｍａが安定するにも時間が必要である。そこで、降圧電圧Ｖｄｄｍａが不安定な間は、内部回路Ａの動作も不安定となるため、内部回路Ａの動作を停止させる停止期間を設けることになる。
しかし、図２Ｃで説明したように、一旦、ＤＶＦＳモード０からＤＶＦＳモード２に切り替るときに、電源ＭＯＳトランジスタＭＯＳ−ＳＷ６４０を完全なオン状態として、信号ＧＡの電位をグランド電位とし、内部回路Ａ、安定化容量ＣＡを充電状態にした後に、信号ＧＡの電位をＤＶＦＳモード２に応じた電位とする。そうすると、降圧電圧Ｖｄｄｍａの電位は一時的に１．２Ｖとなるが、内部回路Ａの消費電流によって、降圧電圧Ｖｄｄｍａが下がる。その場合、差動増幅器６１０による電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０のゲートへの信号ＧＡは０Ｖから徐々に上昇し、信号ＧＡが振動しないように差動増幅器の駆動能力を絞っておけば、降圧電圧Ｖｄｄｍａはゆっくりと単調に減少するため、可変分割比分圧回路６７０からの電圧も単調に減少する。降圧電圧Ｖｄｄｍａが必要な電圧値よりも高い電圧から徐々に必要な電圧まで下げる動作のため、信号ＧＡが所定の電位へ安定する時間を待つ必要がなく、内部回路Ａ２００を動作させることが可能となる。その結果、内部回路Ａ２００の停止期間を短くできる。
しかし、図２Ｃで説明したように、一旦、ＤＶＦＳモード０からＤＶＦＳモード２に切り替るときに、電源ＭＯＳトランジスタＭＯＳ−ＳＷ６４０を完全なオン状態として、信号ＧＡの電位をグランド電位とし、内部回路Ａ、安定化容量ＣＡを充電状態にした後に、信号ＧＡの電位をＤＶＦＳモード２に応じた電位とする。そうすると、降圧電圧Ｖｄｄｍａの電位は一時的に１．２Ｖとなるが、内部回路Ａの消費電流によって、降圧電圧Ｖｄｄｍａが下がる。その場合、差動増幅器６１０による電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０のゲートへの信号ＧＡは０Ｖから徐々に上昇し、信号ＧＡが振動しないように差動増幅器の駆動能力を絞っておけば、降圧電圧Ｖｄｄｍａはゆっくりと単調に減少するため、可変分割比分圧回路６７０からの電圧も単調に減少する。降圧電圧Ｖｄｄｍａが必要な電圧値よりも高い電圧から徐々に必要な電圧まで下げる動作のため、信号ＧＡが所定の電位へ安定する時間を待つ必要がなく、内部回路Ａ２００を動作させることが可能となる。その結果、内部回路Ａ２００の停止期間を短くできる。
図３はレギュレータ６００内における差動増幅器６１０の詳細回路を示す図である。差動増幅回路６１０は、信号ＶＲＥＦａと信号ＭＯＮ−Ａとを受けて信号ＧＡを出力する回路である。
差動増幅器６１０はＰ型ＭＯＳトランジスタ６１１ａ、６１１ｂ、６１２、６１３ａ、６１３ｂ、及び、Ｎ型ＭＯＳトランジスタ６１４ａ、６１４ｂ、６１５ａ、６１５ｂ、６１６ａ．６１６ｂから構成されている。
Ｐ型ＭＯＳトランジスタ６１１ａにおいて、ソースは電源線ＶＤＤ９３０に接続し、ドレインはＮ型ＭＯＳトランジスタ６１４ａのドレインと接続し、ゲートはＰ型ＭＯＳトランジスタ６１１ｂのゲート及び自身のドレインと接続している。
Ｎ型ＭＯＳトランジスタ６１４ａにおいて、ドレインはＮ型ＭＯＳトランジスタ６１５ａのソースと接続し、ゲートはバイアス１（ｂｉａｓ１）に接続している。なお、バイアス１（ｂｉａｓ１）は電源線ＶＤＤ９３０の電位と同様な電位に固定されている。
Ｎ型ＭＯＳトランジスタ６１５ａにおいて、ソースはグランド線ＶＳＳ９６０に接続し、ゲートはＮ型ＭＯＳトランジスタ６１６ａのドレイン及びゲート、及び、Ｐ型ＭＯＳトランジスタ６１３ａのドレインと接続している。
以上より、Ｐ型ＭＯＳトランジスタ６１１ａ、Ｎ型ＭＯＳトランジスタ６１４ａ、Ｎ型ＭＯＳトランジスタ６１５ａは、ソース或いはドレインにて接続している。すなわち、上記の３つのトランジスタは、電源線ＶＤＤ９３０とグランド線ＶＳＳ９６０間において直列に接続しており、第１の電流経路を形成している。
差動増幅器６１０はＰ型ＭＯＳトランジスタ６１１ａ、６１１ｂ、６１２、６１３ａ、６１３ｂ、及び、Ｎ型ＭＯＳトランジスタ６１４ａ、６１４ｂ、６１５ａ、６１５ｂ、６１６ａ．６１６ｂから構成されている。
Ｐ型ＭＯＳトランジスタ６１１ａにおいて、ソースは電源線ＶＤＤ９３０に接続し、ドレインはＮ型ＭＯＳトランジスタ６１４ａのドレインと接続し、ゲートはＰ型ＭＯＳトランジスタ６１１ｂのゲート及び自身のドレインと接続している。
Ｎ型ＭＯＳトランジスタ６１４ａにおいて、ドレインはＮ型ＭＯＳトランジスタ６１５ａのソースと接続し、ゲートはバイアス１（ｂｉａｓ１）に接続している。なお、バイアス１（ｂｉａｓ１）は電源線ＶＤＤ９３０の電位と同様な電位に固定されている。
Ｎ型ＭＯＳトランジスタ６１５ａにおいて、ソースはグランド線ＶＳＳ９６０に接続し、ゲートはＮ型ＭＯＳトランジスタ６１６ａのドレイン及びゲート、及び、Ｐ型ＭＯＳトランジスタ６１３ａのドレインと接続している。
以上より、Ｐ型ＭＯＳトランジスタ６１１ａ、Ｎ型ＭＯＳトランジスタ６１４ａ、Ｎ型ＭＯＳトランジスタ６１５ａは、ソース或いはドレインにて接続している。すなわち、上記の３つのトランジスタは、電源線ＶＤＤ９３０とグランド線ＶＳＳ９６０間において直列に接続しており、第１の電流経路を形成している。
Ｐ型ＭＯＳトランジスタ６１１ｂにおいて、ソースは電源線ＶＤＤ９３０に接続し、ドレインはＮ型ＭＯＳトランジスタ６１４ｂのドレインと接続し、ゲートはＰ型ＭＯＳトランジスタ６１１ａのゲートと接続している。
Ｎ型ＭＯＳトランジスタ６１４ｂにおいて、ドレインはＮ型ＭＯＳトランジスタ６１５ａのソースと接続し、ゲートはバイアス１（ｂｉａｓ１）に接続している。なお、バイアス１（ｂｉａｓ１）は電源線ＶＤＤ９３０の電位と同様な電位に固定されている。
Ｎ型ＭＯＳトランジスタ６１５ｂにおいて、ソースはグランド線ＶＳＳ９６０に接続し、ゲートはＮ型ＭＯＳトランジスタ６１６ｂのドレイン、及び、Ｐ型ＭＯＳトランジスタ６１３ｂのドレインと接続している。
以上より、Ｐ型ＭＯＳトランジスタ６１１ｂ、Ｎ型ＭＯＳトランジスタ６１４ｂ、Ｎ型ＭＯＳトランジスタ６１５ｂは、ソース或いはドレインにて接続している。すなわち、上記の３つのトランジスタは、電源線ＶＤＤ９３０とグランド線ＶＳＳ９６０間において直列に接続しており、第２の電流経路を形成している。
Ｎ型ＭＯＳトランジスタ６１４ｂにおいて、ドレインはＮ型ＭＯＳトランジスタ６１５ａのソースと接続し、ゲートはバイアス１（ｂｉａｓ１）に接続している。なお、バイアス１（ｂｉａｓ１）は電源線ＶＤＤ９３０の電位と同様な電位に固定されている。
Ｎ型ＭＯＳトランジスタ６１５ｂにおいて、ソースはグランド線ＶＳＳ９６０に接続し、ゲートはＮ型ＭＯＳトランジスタ６１６ｂのドレイン、及び、Ｐ型ＭＯＳトランジスタ６１３ｂのドレインと接続している。
以上より、Ｐ型ＭＯＳトランジスタ６１１ｂ、Ｎ型ＭＯＳトランジスタ６１４ｂ、Ｎ型ＭＯＳトランジスタ６１５ｂは、ソース或いはドレインにて接続している。すなわち、上記の３つのトランジスタは、電源線ＶＤＤ９３０とグランド線ＶＳＳ９６０間において直列に接続しており、第２の電流経路を形成している。
Ｐ型ＭＯＳトランジスタ６１２において、ソースは電源線ＶＤＤ９３０と接続し、ドレインはＰ型ＭＯＳトランジスタ６１３ａ、６１３ｂのソースと接続し、ゲートはバイアス０（ｂｉａｓ０）に接続している。なお、バイアス０（ｂｉａｓ０）はグランド線ＶＳＳ９６０の電位と同様な電位に固定されている。
Ｐ型ＭＯＳトランジスタ６１３ａにおいて、ゲートは信号ＶＲＥＦａに接続し、ドレインはＮ型ＭＯＳトランジスタ６１６ａのドレイン及びゲート、及び、Ｎ型ＭＯＳトランジスタ６１５ａのゲートに接続している。
Ｐ型ＭＯＳトランジスタ６１３ｂにおいて、ゲートは信号ＭＯＮ−Ａに接続し、ドレインはＮ型ＭＯＳトランジスタ６１６ｂのドレイン、及び、Ｎ型ＭＯＳトランジスタ６１５ｂのゲートに接続している。
Ｐ型ＭＯＳトランジスタ６１３ｂにおいて、ゲートは信号ＭＯＮ−Ａに接続し、ドレインはＮ型ＭＯＳトランジスタ６１６ｂのドレイン、及び、Ｎ型ＭＯＳトランジスタ６１５ｂのゲートに接続している。
Ｎ型ＭＯＳトランジスタ６１６ａにおいて、ソースはグランド線ＶＳＳ９６０に接続している。Ｎ型ＭＯＳトランジスタ６１６ｂにおいて、ソースはグランド線ＶＳＳ９６０に接続し、ゲートはＮ型ＭＯＳトランジスタ６１６ａのゲート及びＮ型ＭＯＳトランジスタ６１６ａのドレインに接続している。
以上より、Ｐ型ＭＯＳトランジスタ６１３ａとＮ型ＭＯＳトランジスタ６１６ａとは、双方のドレインにおいて直列に接続されており、第３の電流経路を形成している。Ｐ型ＭＯＳトランジスタ６１３ｂとＮ型ＭＯＳトランジスタ６１６ｂとは、双方のドレインにおいて直列に接続されており、第４の電流経路を形成している。
Ｐ型ＭＯＳトランジスタ６１２のドレインと、グランド線ＶＳＳ９６０との間に第３の電流経路と、第４の電流経路は並列に配置されている。
Ｐ型ＭＯＳトランジスタ６１２のドレインと、グランド線ＶＳＳ９６０との間に第３の電流経路と、第４の電流経路は並列に配置されている。
上記より、Ｐ型ＭＯＳトランジスタ６１３ａのゲートで受ける信号ＶＲＥＦの電圧と、Ｐ型ＭＯＳトランジスタ６１３ｂのゲートで受ける信号ＭＯＮ−Ａの電圧を比較し、信号ＶＲＥＦの電圧が信号ＭＯＮ−Ａの電圧より大きくするように信号ＭＯＮ−Ａの電圧を、信号ｖｃａを受ける可変分割分圧回路６７０により、制御したとき、Ｐ型ＭＯＳトランジスタ６１３ａのオン抵抗は大きくなり、Ｐ型ＭＯＳトランジスタ６１３ｂのオン抵抗は小さくなる。
その結果、Ｎ型ＭＯＳトランジスタ６１５ａのゲートに印加される電圧は低くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのゲートに印加される電圧は高くなる。
そうすると、Ｎ型ＭＯＳトランジスタ６１５ａのオン抵抗は高くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのオン抵抗は低くなる。その結果、信号ＶＲＥＦの電圧と、信号ＭＯＮ−Ａの電圧が等しいときと比較し、信号ＧＡの電位は低くなる。
従って、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力が高くなり、内部回路Ａ２００の電流消費能力を超えるようになり、降圧電圧Ｖｄｄｍａの電圧が上昇する。
その結果、可変分割比分圧回路６７０から出力される、信号ＭＯＮ−Ａの電圧は上昇する。
しかし、降圧電圧Ｖｄｄｍａの電圧の上昇には、一定の期間を必要とするし、信号ＭＯＮ−Ａの電圧上昇を検出するにも一定の期間を必要とする。従って、信号ＭＯＮ−Ａの電圧、降圧電圧Ｖｄｄｍａの電圧、信号ＧＡの電圧は、上昇又は下降を繰り返しながら、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力と内部回路Ａ２００の電流消費能力が一致するような電圧、すなわち、信号ＭＯＮ−Ａの電圧と、信号ＶＲＥＦの電圧が一致するような電圧に降圧電圧Ｖｄｄｍａの電圧が集束する。
上記をまとめると、信号ＶＲＥＦの電圧より、信号ＭＯＮ−Ａの電圧が小さくなるように、信号ｖｃａを受ける可変分割分圧回路６７０により、制御したとき、降圧電圧Ｖｄｄｍａの電圧の上昇又は下降が集束し、安定するまでには、ある程度時間が必要である。
その結果、Ｎ型ＭＯＳトランジスタ６１５ａのゲートに印加される電圧は低くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのゲートに印加される電圧は高くなる。
そうすると、Ｎ型ＭＯＳトランジスタ６１５ａのオン抵抗は高くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのオン抵抗は低くなる。その結果、信号ＶＲＥＦの電圧と、信号ＭＯＮ−Ａの電圧が等しいときと比較し、信号ＧＡの電位は低くなる。
従って、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力が高くなり、内部回路Ａ２００の電流消費能力を超えるようになり、降圧電圧Ｖｄｄｍａの電圧が上昇する。
その結果、可変分割比分圧回路６７０から出力される、信号ＭＯＮ−Ａの電圧は上昇する。
しかし、降圧電圧Ｖｄｄｍａの電圧の上昇には、一定の期間を必要とするし、信号ＭＯＮ−Ａの電圧上昇を検出するにも一定の期間を必要とする。従って、信号ＭＯＮ−Ａの電圧、降圧電圧Ｖｄｄｍａの電圧、信号ＧＡの電圧は、上昇又は下降を繰り返しながら、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力と内部回路Ａ２００の電流消費能力が一致するような電圧、すなわち、信号ＭＯＮ−Ａの電圧と、信号ＶＲＥＦの電圧が一致するような電圧に降圧電圧Ｖｄｄｍａの電圧が集束する。
上記をまとめると、信号ＶＲＥＦの電圧より、信号ＭＯＮ−Ａの電圧が小さくなるように、信号ｖｃａを受ける可変分割分圧回路６７０により、制御したとき、降圧電圧Ｖｄｄｍａの電圧の上昇又は下降が集束し、安定するまでには、ある程度時間が必要である。
そこで、図４に示すように、ＤＶＦＳモードがクロック周波数が増加する方向へ変化する際に、信号ｖｃａの電圧上昇がパルス状の信号ＰＡを発生させるパルス発生器６６０と、信号ＰＡを受けて、一旦信号ＧＡをグランド電位にするスイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０が、レギュレータ６００には組み込まれている。
なお、上記では、信号ｖｃａがアナログ信号である場合について、パルス発生器６６０の信号ＰＡ発生に伴う動作を説明したが、信号ｖｃａがデジタル信号であった場合には、信号ｖｃａの各ビットのいずれかに論理変化があったときにパルス発生期６６０はパルス信号を信号ＰＡとして出力することはいうまでもない。
なお、上記では、信号ｖｃａがアナログ信号である場合について、パルス発生器６６０の信号ＰＡ発生に伴う動作を説明したが、信号ｖｃａがデジタル信号であった場合には、信号ｖｃａの各ビットのいずれかに論理変化があったときにパルス発生期６６０はパルス信号を信号ＰＡとして出力することはいうまでもない。
図４は、レギュレータ６００の動作を説明するため、レギュレータ６００の動作に関連する信号の電位を時間経過にそって示したタイミング図である。
時刻Ｔ１において、ＤＶＦＳモードは、モード２からモード１に変化し、ＰＭＵ４００から分配される内部クロック信号ｃｋａは、１００ＭＨｚから５０ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧をあげる方向へ変更する。信号ＰＡについては、論理”Ｌ”のままである。その結果、信号ＧＡの電圧は上昇し、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は低下するので、降圧電圧Ｖｄｄｍａはゆっくりと０．９Ｖに向かって単調に低下する。この時、５０ＭＨｚ動作に必要な最低電圧値は０．９Ｖなので、この電圧がゆっくりと単調に低下している期間では常に０．９Ｖ以上確保されているため、この期間を待つことなく、５０ＭＨｚ動作を開始できる。
時刻Ｔ２において、ＤＶＦＳモードは、モード１からモード３に変化し、システムクロック信号ｃｋａは、５０ＭＨｚから２００ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧を下げる（抵抗６７１の抵抗値と抵抗６７２の抵抗値とが近づくような）ように変更する。信号ＰＡは、時刻Ｔ２から時刻Ｔ３において論理”Ｈ”となる。
その結果、信号ＧＡの電圧は、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンするため、時刻Ｔ２から時刻Ｔ３において、グランドレベルになる。
時刻Ｔ１において、ＤＶＦＳモードは、モード２からモード１に変化し、ＰＭＵ４００から分配される内部クロック信号ｃｋａは、１００ＭＨｚから５０ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧をあげる方向へ変更する。信号ＰＡについては、論理”Ｌ”のままである。その結果、信号ＧＡの電圧は上昇し、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は低下するので、降圧電圧Ｖｄｄｍａはゆっくりと０．９Ｖに向かって単調に低下する。この時、５０ＭＨｚ動作に必要な最低電圧値は０．９Ｖなので、この電圧がゆっくりと単調に低下している期間では常に０．９Ｖ以上確保されているため、この期間を待つことなく、５０ＭＨｚ動作を開始できる。
時刻Ｔ２において、ＤＶＦＳモードは、モード１からモード３に変化し、システムクロック信号ｃｋａは、５０ＭＨｚから２００ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧を下げる（抵抗６７１の抵抗値と抵抗６７２の抵抗値とが近づくような）ように変更する。信号ＰＡは、時刻Ｔ２から時刻Ｔ３において論理”Ｈ”となる。
その結果、信号ＧＡの電圧は、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンするため、時刻Ｔ２から時刻Ｔ３において、グランドレベルになる。
上記のように、強制的に信号ＧＡの電圧をグランドレベルにすると、時刻Ｔ２とＴ３の期間、差動増幅器６１０から信号ＧＡの電圧へのフィードバックがなくなる。
そうすると、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は時刻Ｔ２からＴ３において最大となり、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０は完全なオン状態となり、降圧電圧Ｖｄｄｍａは１．２Ｖとなるので、内部回路Ａ、安定化容量ＣＡは１．２Ｖに充電される。
その後、時刻Ｔ３において信号ＰＡの論理は論理”Ｌ”に戻る。その結果、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０はオフする。そうすると、時刻Ｔ３以降において、差動増幅器６１０は、信号ＭＯＮ−Ａの電圧が０．６Ｖになるように信号ＧＡの電圧を駆動する、すなわち、信号ＧＡの電圧を高くするように駆動する。
そうすると、時刻Ｔ３以降において、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力が低下し始めるため、降圧電圧Ｖｄｄｍａは１．１Ｖへ向けて下降を始める。そうすると、内部回路Ａ及び安定化容量ＣＡは放電によって電圧が下降を始めるが、電源線ＶＤＤ９３０の電圧付近において、内部回路Ａ及び安定化容量ＣＡの容量の単位時間あたりの電流供給能力が内部回路Ａの単位時間あたりの消費電力より大きいため、降圧電圧Ｖｄｄｍａの電圧が下降する速度は、差動増幅器６１０が信号ＭＯＮ−Ａの電圧と基準電圧との差電圧を検出する速度より遅くなる。そうすると、差動増幅器６１０から信号ＧＡを通じて行われる、降圧電圧Ｖｄｄｍａへのフィードバック制御は安定したものとなり、信号ＧＡの電圧及び降圧電圧Ｖｄｄｍａの電圧にオーバーシュートやアンダーシュートが発生せず、振動が生じないと考えられる。
ここで、上記のような状態と異なり、降圧電圧Ｖｄｄｍａを１．１Ｖより低い電圧から１．１Ｖにする場合を考えると、電圧上昇を速くしようとして差動増幅器の駆動能力を大きくすると電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流供給能力は、内部回路Ａ及び安定化容量ＣＡに対して大きくなってしまうため、降圧電圧Ｖｄｄｍａの電圧上昇速度は、差動増幅器６１０が信号ＭＯＮ−Ａの電圧と基準電圧との差電圧を検出する速度より早なる。そうすると、差動増幅器６１０から信号ＧＡを通じて行われる、降圧電圧Ｖｄｄｍａへのフィードバック制御は不安定なものとなり、信号ＧＡの電圧及び降圧電圧Ｖｄｄｍａの電圧にオーバーシュートやアンダーシュートが発生し、信号ＧＡの電圧及び降圧電圧Ｖｄｄｍａの電圧に振動が生じると考えられる。
本発明は、一旦、降圧電圧Ｖｄｄｍａを電源線ＶＤＤ９３０の電圧にした後、降圧電圧Ｖｄｄｍａを１．１Ｖに下降させる。すなわち、Ｖｄｄｍａには既に必要な電圧以上の電圧がかかっているため、１．１Ｖへ下降するための安定期間を待つ必要がなく、内部回路Ａを動作させることが可能となる。
そうすると、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は時刻Ｔ２からＴ３において最大となり、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０は完全なオン状態となり、降圧電圧Ｖｄｄｍａは１．２Ｖとなるので、内部回路Ａ、安定化容量ＣＡは１．２Ｖに充電される。
その後、時刻Ｔ３において信号ＰＡの論理は論理”Ｌ”に戻る。その結果、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０はオフする。そうすると、時刻Ｔ３以降において、差動増幅器６１０は、信号ＭＯＮ−Ａの電圧が０．６Ｖになるように信号ＧＡの電圧を駆動する、すなわち、信号ＧＡの電圧を高くするように駆動する。
そうすると、時刻Ｔ３以降において、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力が低下し始めるため、降圧電圧Ｖｄｄｍａは１．１Ｖへ向けて下降を始める。そうすると、内部回路Ａ及び安定化容量ＣＡは放電によって電圧が下降を始めるが、電源線ＶＤＤ９３０の電圧付近において、内部回路Ａ及び安定化容量ＣＡの容量の単位時間あたりの電流供給能力が内部回路Ａの単位時間あたりの消費電力より大きいため、降圧電圧Ｖｄｄｍａの電圧が下降する速度は、差動増幅器６１０が信号ＭＯＮ−Ａの電圧と基準電圧との差電圧を検出する速度より遅くなる。そうすると、差動増幅器６１０から信号ＧＡを通じて行われる、降圧電圧Ｖｄｄｍａへのフィードバック制御は安定したものとなり、信号ＧＡの電圧及び降圧電圧Ｖｄｄｍａの電圧にオーバーシュートやアンダーシュートが発生せず、振動が生じないと考えられる。
ここで、上記のような状態と異なり、降圧電圧Ｖｄｄｍａを１．１Ｖより低い電圧から１．１Ｖにする場合を考えると、電圧上昇を速くしようとして差動増幅器の駆動能力を大きくすると電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流供給能力は、内部回路Ａ及び安定化容量ＣＡに対して大きくなってしまうため、降圧電圧Ｖｄｄｍａの電圧上昇速度は、差動増幅器６１０が信号ＭＯＮ−Ａの電圧と基準電圧との差電圧を検出する速度より早なる。そうすると、差動増幅器６１０から信号ＧＡを通じて行われる、降圧電圧Ｖｄｄｍａへのフィードバック制御は不安定なものとなり、信号ＧＡの電圧及び降圧電圧Ｖｄｄｍａの電圧にオーバーシュートやアンダーシュートが発生し、信号ＧＡの電圧及び降圧電圧Ｖｄｄｍａの電圧に振動が生じると考えられる。
本発明は、一旦、降圧電圧Ｖｄｄｍａを電源線ＶＤＤ９３０の電圧にした後、降圧電圧Ｖｄｄｍａを１．１Ｖに下降させる。すなわち、Ｖｄｄｍａには既に必要な電圧以上の電圧がかかっているため、１．１Ｖへ下降するための安定期間を待つ必要がなく、内部回路Ａを動作させることが可能となる。
時刻Ｔ４において、ＤＶＦＳモードは、モード３からモード０に変化し、ＰＭＵ４００から分配されるシステムクロック信号ｃｋａは、２００ＭＨｚから２５ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧をあげる方向へ変更する。信号ＰＡについては、論理”Ｌ”のままである。その結果、信号ＧＡの電圧はゆっくり上昇し、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力はゆっくり低下するので、降圧電圧Ｖｄｄｍａは０．８Ｖへ向かってゆっくりと単調に低下する。この時、２５ＭＨｚ動作に必要な最低電圧値は０．８Ｖなので、この電圧がゆっくりと単調に低下している期間では常に０．８Ｖ以上確保されているため、この期間を待つことなく、２５ＭＨｚ動作を開始できる。
時刻Ｔ５において、ＤＶＦＳモードは、モード０からモード２に変化し、システムクロック信号ｃｋａは、２５ＭＨｚから１００ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧を下げる（抵抗６７１の抵抗値と抵抗６７２の抵抗値とが近づくような）ように変更する。信号ＰＡは、時刻Ｔ５から時刻Ｔ６において論理”Ｈ”となり、時刻Ｔ６において論理”Ｌ”に戻る。その結果、信号ＧＡの電圧は、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンするため、時刻Ｔ５から時刻Ｔ６において、グランドレベルになり、時刻Ｔ６以降において、差動増幅器６１０は、信号ＭＯＮ−Ａの電圧が０．６Ｖになるように、信号ＧＡの電圧を駆動する。電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は時刻Ｔ５からＴ６において最大となり、降圧電圧Ｖｄｄｍａは１．２Ｖに上昇するが、時刻Ｔ６以降において、１．０Ｖへ向かってゆっくりと単調に下降する。この時、１００ＭＨｚ動作に必要な最低電圧値は１．０Ｖなので、この電圧がゆっくりと単調に下降している期間では常に１．０Ｖ以上確保されているため、この期間を待つことなく、１００ＭＨｚ動作を開始できる。
時刻Ｔ５において、ＤＶＦＳモードは、モード０からモード２に変化し、システムクロック信号ｃｋａは、２５ＭＨｚから１００ＭＨｚに変化する。ＰＭＵ４００からの信号ｖｃａに応じて、可変分割比分圧回路６７０は、抵抗６７１の抵抗値と、抵抗６７２の抵抗値との比を、信号ＭＯＮ−Ａの電圧を下げる（抵抗６７１の抵抗値と抵抗６７２の抵抗値とが近づくような）ように変更する。信号ＰＡは、時刻Ｔ５から時刻Ｔ６において論理”Ｈ”となり、時刻Ｔ６において論理”Ｌ”に戻る。その結果、信号ＧＡの電圧は、スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０がオンするため、時刻Ｔ５から時刻Ｔ６において、グランドレベルになり、時刻Ｔ６以降において、差動増幅器６１０は、信号ＭＯＮ−Ａの電圧が０．６Ｖになるように、信号ＧＡの電圧を駆動する。電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の駆動能力は時刻Ｔ５からＴ６において最大となり、降圧電圧Ｖｄｄｍａは１．２Ｖに上昇するが、時刻Ｔ６以降において、１．０Ｖへ向かってゆっくりと単調に下降する。この時、１００ＭＨｚ動作に必要な最低電圧値は１．０Ｖなので、この電圧がゆっくりと単調に下降している期間では常に１．０Ｖ以上確保されているため、この期間を待つことなく、１００ＭＨｚ動作を開始できる。
図５は、信号ｖｃａに対応して信号ＰＡを発生するパルス発生器(pulse generator)６６０の動作を説明する図である。ここで、信号ｖｃａは３ビットからなるデジタル信号であり、パルス発生器６６０は信号ｖｃａの各ビットの論理変化に応じてパルス信号を信号ＰＡとして出力することになる。以下、そのような場合にパルス信号を発生するかについて説明する。
図５Ａは、パルス発生器６６０の回路図を示す。パルス発生器６６０は信号遅延(delay)６６１ａ、６６１ｂ、インバータ６６２ａ、６６２ｂ、ＡＮＤ６６５、ＯＲ６６４、ＡＮＤ６６５、ＯＲ６６６、ＯＲ６６７から構成されている。
信号遅延６６１ａは信号ｖｃａの１ビット目を表す信号ｖｃａ［０］を入力とし、信号ｖｃａ［０］の遅延信号をインバータ６６２ａの入力端子に出力する。インバータ６６２ａは信号ｖｃａ［０］の遅延信号の論理反転信号を、ＡＮＤ６６３ａの第１入力端子に出力する。ＡＮＤ６６３ａは第２入力端子に信号ｖｃａ［０］を受け、第１入力端子で受けた信号と、第２入力端子で受けた信号との論理積からなる信号を出力端子より出力する。
上記より、信号遅延６６１ａ、インバータ６６２ａ、ＡＮＤ６６３ａは信号ｖｃａ［０］を受け、その論理が”０”から”１”に変化したときにＡＮＤ６６３ａの出力端子より論理”１”のパルス信号を発生する回路である。
図５Ａは、パルス発生器６６０の回路図を示す。パルス発生器６６０は信号遅延(delay)６６１ａ、６６１ｂ、インバータ６６２ａ、６６２ｂ、ＡＮＤ６６５、ＯＲ６６４、ＡＮＤ６６５、ＯＲ６６６、ＯＲ６６７から構成されている。
信号遅延６６１ａは信号ｖｃａの１ビット目を表す信号ｖｃａ［０］を入力とし、信号ｖｃａ［０］の遅延信号をインバータ６６２ａの入力端子に出力する。インバータ６６２ａは信号ｖｃａ［０］の遅延信号の論理反転信号を、ＡＮＤ６６３ａの第１入力端子に出力する。ＡＮＤ６６３ａは第２入力端子に信号ｖｃａ［０］を受け、第１入力端子で受けた信号と、第２入力端子で受けた信号との論理積からなる信号を出力端子より出力する。
上記より、信号遅延６６１ａ、インバータ６６２ａ、ＡＮＤ６６３ａは信号ｖｃａ［０］を受け、その論理が”０”から”１”に変化したときにＡＮＤ６６３ａの出力端子より論理”１”のパルス信号を発生する回路である。
信号遅延６６１ｂは信号ｖｃａの２ビット目を表す信号ｖｃａ［１］を入力とし、信号ｖｃａ［１］の遅延信号をインバータ６６２ｂの入力端子に出力する。インバータ６６２ｂは信号ｖｃａ［１］の遅延信号の論理反転信号を、ＡＮＤ６６３ｂの第１入力端子に出力する。ＡＮＤ６６３ｂは第２入力端子に信号ｖｃａ［１］を受け、第１入力端子で受けた信号と、第２入力端子で受けた信号の論理積とからなる信号を出力端子より出力する。
上記より、信号遅延６６１ｂ、インバータ６６２ｂ、ＡＮＤ６６３ｂは信号ｖｃａ［１］を受け、その論理が”０”から”１”に変化したときにＡＮＤ６６３ｂの出力端子より論理”１”のパルス信号を発生する回路である。
上記より、信号遅延６６１ｂ、インバータ６６２ｂ、ＡＮＤ６６３ｂは信号ｖｃａ［１］を受け、その論理が”０”から”１”に変化したときにＡＮＤ６６３ｂの出力端子より論理”１”のパルス信号を発生する回路である。
ＯＲ６６４は、信号ｖｃａ［１］を第１入力端子で受け、インバータ６６２ｂの出力を第２入力端子で受け、第１入力端子で受けた信号と第２入力端子で受けた信号との論理和からなる信号をＡＮＤ６６５の第２入力端子に出力する。上記より、信号ｖｃａ［１］が論理”１”から論理”０”に変化するとき、すなわち、信号ｖｃａの２ビット目に桁下がりがあったときに、ＯＲ６６４は、論理”０”のパルス信号を発生する回路である。
ＡＮＤ６６５は、ＡＮＤ６６３ａからの出力を第１入力端子に受け、ＯＲ６６４からの出力を第２入力端子に受け、第１入力端子で受けた信号と第２入力端子で受けた信号との論理積からなる信号をＯＲ６６６の第１入力端子に対して出力する。信号ｖｃａの２ビット目に桁下がりがあったときにＯＲ６６４からの論理”０”のパルス信号を受け、その桁下がりと同時に信号ｖｃａの1ビット目に桁上がりがあった際に発生されるＡＮＤ６６３ａからの論理”１”のパルス信号を、ＯＲ６６６へ通過させないように、ＡＮＤ６６５は動作する。
ＯＲ６６６は、ＡＮＤ６６５からの出力を第１入力端子で受け、ＡＮＤ６６３ｂからの出力を第２入力端子で受けて、第１入力端子で受けた信号と、第２入力端子で受けた信号との論理和からなる信号を、ＯＲ６６７の第１入力端子に出力する。すなわち、信号ｖｃａの1ビット目又は信号ｖｃａの２ビット目において、その論理が”０”から”１”に変化したときに発生される、論理”１”のパルス信号をＯＲ６６７へ通過させるように、ＯＲ６６６は動作する。
ＯＲ６６７は、ＯＲ６６６からの出力を第１入力端子で受け、信号ｖｃａの３ビット目を表す信号を第２入力端子で受け、第１入力端子で受けた信号と、第２入力端子で受けた信号との論理和からなる信号を、信号ＰＡとして出力する。ＯＲ６６７は信号ｖｃａの1ビット目又は信号ｖｃａの２ビット目において、その論理が”０”から”１”に変化したときは論理”１”のパルス信号を発生する。さらに、ＯＲ６６７は信号ｖｃａの３ビット目が論理”１”であるときは、すなわち、ＤＶＦＳモードがモード４のときは、モード４に設定されている期間中、論理”１”の信号を出力し続ける。
図５Ｂは各ＤＶＦＳモードに対応する信号ｖｃａの各ビットの論理値を示す表である。ＤＶＦＳモードに欄には、モードの種類が記載されている。ＣＬＫ Ｆｒｅｑ．／ＰＷ ｖｏｌ．の欄には、各モードにおいて内部回路Ａ２００又は内部回路Ｂ３００に供給されるシステムクロックの周波数及び供給される降圧電圧Ｖｄｄｍａが記載されている。ｖｃａ［２：０］の欄には、各ＤＶＦＳモードを表す信号ｖｃａの論理が記載されている。すなわち、モード０は「０００」に対応し、モード１は「００１」に対応し、モード２は「０１０」が対応し、モード３は「０１１」が対応し、モード４は「１００」が対応する。ただし、図５Ａに示すパルス発生器６６０の動作においては、モード４はかならずしも「１００」である必要はなく、「１ｘｘ」であればよい。ここで、ｘは”１”又は”０”を示す。
図５Ｃはパルス発生器６６０から出力される信号ＰＡのタイミングチャートを示す。タイミングチャートにおいて、時刻Ｔ１から時刻Ｔ９までにおいて、ＤＶＦＳモードの変化がある。上記のＤＶＦＳモードの変化の内、信号ｖｃａに桁あがりが生じるのは、時刻Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９である。従って、パルス発生器６６０からは、時刻Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９において論理”１”のパルス信号が信号ＰＡとして出力される。ただし、時刻Ｔ５においては、モード４への変化であるため、モード４の期間中、論理”１”の信号が信号ＰＡとして出力される。
図６は、可変分割比分割回路６７０の具体例について説明する図である。図６Ａは可変分割比分割回路６７０の回路例を示す。なお、本回路例では信号ｖｃａがデジタル信号であることが前提となっている。
可変分割比分割回路６７０は、デコーダ(decoder)６７１、スイッチ６７２ａ、６７２ｂ、６７２ｃ、６７２ｄ、及び、抵抗６７３ａ、６７３ｂ、６７３ｃ、６７３ｄ、６７３ｅ、６７３ｆから構成されている。
可変分割比分割回路６７０は、デコーダ(decoder)６７１、スイッチ６７２ａ、６７２ｂ、６７２ｃ、６７２ｄ、及び、抵抗６７３ａ、６７３ｂ、６７３ｃ、６７３ｄ、６７３ｅ、６７３ｆから構成されている。
デコーダ６７１は信号ｖｃａの下位２ビット、信号ｖｃａ［１］、信号ｖｃａ［０］の入力受け、図６Ｂに示すようにスイッチ６７２ａ、６７２ｂ、６７２ｃ、６７２ｄのオン／オフ動作を制御する信号ｓｗ０、ｓｗ１、ｓｗ２、ｓｗ３を出力する。
スイッチ６７２ａは降圧電圧Ｖｄｄｍａを０．８Ｖとしたいときにオンし、抵抗６７３ａと抵抗６７３ｂの間のノードに接続する。スイッチ６７２ｂは降圧電圧Ｖｄｄｍａを０．９Ｖとしたいときにオンし、、抵抗６７３ｂと抵抗６７３ｃの間のノードに接続する。スイッチ６７２ｃは降圧電圧Ｖｄｄｍａを１．０Ｖとしたいときにオンし、、抵抗６７３ｃと抵抗６７３ｄの間のノードに接続する。スイッチ６７２ｄは降圧電圧Ｖｄｄｍａを１．１Ｖとしたいときにオンし、、抵抗６７３ｄと抵抗６７３ｅの間のノードに接続する。
抵抗６４３ａ、抵抗６４３ｂ、抵抗６４３ｃ、抵抗６４３ｄ、抵抗６４３ｅ、抵抗６４３ｆは、降圧電圧Ｖｄｄｍａとグランド線ＶＳＳ９６０との間に、直列に接続されている。そして、その直列抵抗の合計は、１００Ｋオームであり、個々の抵抗値は、順に、２５Ｋオーム、８．３Ｋオーム、６．７Ｋオーム、５．５Ｋオーム、４．５Ｋオーム、５０Ｋオームである。
抵抗６４３ａ、抵抗６４３ｂ、抵抗６４３ｃ、抵抗６４３ｄ、抵抗６４３ｅ、抵抗６４３ｆは、降圧電圧Ｖｄｄｍａとグランド線ＶＳＳ９６０との間に、直列に接続されている。そして、その直列抵抗の合計は、１００Ｋオームであり、個々の抵抗値は、順に、２５Ｋオーム、８．３Ｋオーム、６．７Ｋオーム、５．５Ｋオーム、４．５Ｋオーム、５０Ｋオームである。
図６Ｂは信号ｖｃａの下位２ビットの示す論理と、それに対応して信号ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３が示すスイッチの状態を示した表である。
図６Ｂの表によれば，ｓｗ０は信号ｖｃａ［１：０］＝（００）のときにオン状態を示す。ｓｗ１は信号ｖｃａ［１：０］＝（０１）のときにオン状態を示す。ｓｗ２は信号ｖｃａ［１：０］＝（１０）のときにオン状態を示す。ｓｗ３は信号ｖｃａ［１：０］＝（１１）のときにオン状態を示す。
図６Ｂの表によれば，ｓｗ０は信号ｖｃａ［１：０］＝（００）のときにオン状態を示す。ｓｗ１は信号ｖｃａ［１：０］＝（０１）のときにオン状態を示す。ｓｗ２は信号ｖｃａ［１：０］＝（１０）のときにオン状態を示す。ｓｗ３は信号ｖｃａ［１：０］＝（１１）のときにオン状態を示す。
図７はＰＭＵ４００に含まれるシステムクロック発生回路Ａ４３０の回路例を示す。図７Ａはシステムクロック発生回路Ａ４３０を示す。システムクロック発生器Ａ４３０はＰＬＬ(phase lock loop)４３１、３２分周器４３２、２分周器４３３、４分周４３４、８分周器４３５、１６分周器４３６、選択回路(selector)４３７から構成されている。
ＰＬＬ(phaselock loop)４３１は１２．５ＭＨｚのシステムクロックｓｃｌｋ９５０を受け、４００ＭＨｚのクロックｎ４を発生するとともに、クロックの立ち上がりを比較することによってクロックｎ４とシステムクロックｓｃｌｋ９５０の位相を一定に保つ回路である。
３２分周器４３２は、ＰＬＬ４３１により発生したクロックｎ４の周期を３２倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための１２．５ＭＨｚのクロックを発生する分周器である。
２分周器４３３は、ＰＬＬ４３１により発生したクロックｎ４の周期を２倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための２００ＭＨｚのクロックｎ３を発生する分周器である。
４分周器４３４は、ＰＬＬ４３１により発生したクロックｎ４の周期を４倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための１００ＭＨｚのクロックｎ２を発生する分周器である。
８分周器４３５は、ＰＬＬ４３１により発生したクロックｎ４の周期を８倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための５０ＭＨｚのクロックｎ１を発生する分周器である。
１６分周器４３５は、ＰＬＬ４３１により発生したクロックｎ４の周期を１６倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための２５ＭＨｚのクロックｎ０を発生する分周器である。
選択回路４３７は、クロックｎ０、クロックｎ１、クロックｎ２、クロックｎ３、クロックｎ４の内からＤＶＦＳモード信号９４０に応じた周波数のクロックを選択し、クロックｃｋａとして出力する選択回路である。
３２分周器４３２は、ＰＬＬ４３１により発生したクロックｎ４の周期を３２倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための１２．５ＭＨｚのクロックを発生する分周器である。
２分周器４３３は、ＰＬＬ４３１により発生したクロックｎ４の周期を２倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための２００ＭＨｚのクロックｎ３を発生する分周器である。
４分周器４３４は、ＰＬＬ４３１により発生したクロックｎ４の周期を４倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための１００ＭＨｚのクロックｎ２を発生する分周器である。
８分周器４３５は、ＰＬＬ４３１により発生したクロックｎ４の周期を８倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための５０ＭＨｚのクロックｎ１を発生する分周器である。
１６分周器４３５は、ＰＬＬ４３１により発生したクロックｎ４の周期を１６倍とし、システムクロックｓｃｌｋ９５０との位相比較を行うための２５ＭＨｚのクロックｎ０を発生する分周器である。
選択回路４３７は、クロックｎ０、クロックｎ１、クロックｎ２、クロックｎ３、クロックｎ４の内からＤＶＦＳモード信号９４０に応じた周波数のクロックを選択し、クロックｃｋａとして出力する選択回路である。
図７Ｂは、各ＤＶＦＳモードに対して、システムクロック発生器Ａ４３０が発生するクロックの周波数についてまとめた表である。
ＤＶＦＳモードの欄には、低負荷の状態、モード０から、高負荷の状態、モード４までが記載されている。
ｄｖｆｓａ［２：０］は図７Ａに示す信号ＤＶＦＳモード９４０を構成する３ビットのデジタル信号であり、図７Ｂにおけるｄｖｆｓａ［２：０］の欄は各ＤＶＦＳモードに対応する２進数を表示している。モード０には「０００」が対応し、モード１には「００１」が対応し、モード２には「０１０」が対応し、モード３には「０１１」が対応し、モード４には「１ｘｘ」が対応する。ここで、ｘは０でも１でもよいという意味である。
ｓｅｌｅｃｔｏｒの欄は図７Ａに記載した選択回路４３７において、信号ＤＶＦＳモード９４０に対するクロックｎ０−ｎ４の選択を記載している。モード４のときｎ４を、モード３のときｎ３を、モード２のときｎ２を、モード１のときｎ１を、モード０のときｎ０を選択する。
ｃｋａ周波数は信号ＤＶＦＳモード９４０に対応するクロックｎ４−ｎ０のクロック周波数を表す。クロックｎ４の周波数は４００ＭＨｚ、クロックｎ３の周波数は２００ＭＨｚ、クロックｎ２の周波数は１００ＭＨｚ、クロックｎ１の周波数は５０ＭＨｚ、クロックｎ０の周波数は２５ＭＨｚである。
ＤＶＦＳモードの欄には、低負荷の状態、モード０から、高負荷の状態、モード４までが記載されている。
ｄｖｆｓａ［２：０］は図７Ａに示す信号ＤＶＦＳモード９４０を構成する３ビットのデジタル信号であり、図７Ｂにおけるｄｖｆｓａ［２：０］の欄は各ＤＶＦＳモードに対応する２進数を表示している。モード０には「０００」が対応し、モード１には「００１」が対応し、モード２には「０１０」が対応し、モード３には「０１１」が対応し、モード４には「１ｘｘ」が対応する。ここで、ｘは０でも１でもよいという意味である。
ｓｅｌｅｃｔｏｒの欄は図７Ａに記載した選択回路４３７において、信号ＤＶＦＳモード９４０に対するクロックｎ０−ｎ４の選択を記載している。モード４のときｎ４を、モード３のときｎ３を、モード２のときｎ２を、モード１のときｎ１を、モード０のときｎ０を選択する。
ｃｋａ周波数は信号ＤＶＦＳモード９４０に対応するクロックｎ４−ｎ０のクロック周波数を表す。クロックｎ４の周波数は４００ＭＨｚ、クロックｎ３の周波数は２００ＭＨｚ、クロックｎ２の周波数は１００ＭＨｚ、クロックｎ１の周波数は５０ＭＨｚ、クロックｎ０の周波数は２５ＭＨｚである。
以上より、半導体回路装置（半導体回路装置１００）は、
外部電源から電圧供給を受ける電源線（ＶＤＤ９３０）と、
半導体回路装置に内蔵され、複数の動作モードを有し、動作モード毎に動作電圧が異なる回路群（内部回路Ａ２００）と、
回路群と、電源線とに電気的に接続し、回路群に前記電源線の電圧以下の電圧を供給する電源供給回路（レギュレータ６００）と、
複数の動作モードそれぞれに応じて電源供給回路（レギュレータ６００）を制御する制御回路（ＰＭＵ４００）と、を備え、
回路群の前記動作モードの変更前後において、変更前の前記動作モードにおける動作電圧より、変更後の動作モードにおける動作電圧が高い場合に、制御回路は、電源供給回路に変更後の動作モードの動作電圧より高い電圧を回路群に供給させた後、変更後の動作モードの動作電圧を供給することを特徴とする半導体回路装置。
外部電源から電圧供給を受ける電源線（ＶＤＤ９３０）と、
半導体回路装置に内蔵され、複数の動作モードを有し、動作モード毎に動作電圧が異なる回路群（内部回路Ａ２００）と、
回路群と、電源線とに電気的に接続し、回路群に前記電源線の電圧以下の電圧を供給する電源供給回路（レギュレータ６００）と、
複数の動作モードそれぞれに応じて電源供給回路（レギュレータ６００）を制御する制御回路（ＰＭＵ４００）と、を備え、
回路群の前記動作モードの変更前後において、変更前の前記動作モードにおける動作電圧より、変更後の動作モードにおける動作電圧が高い場合に、制御回路は、電源供給回路に変更後の動作モードの動作電圧より高い電圧を回路群に供給させた後、変更後の動作モードの動作電圧を供給することを特徴とする半導体回路装置。
半導体回路装置（半導体回路装置１００）は、
外部電源から電圧供給を受ける電源線（ＶＤＤ９３０）と、
半導体回路装置に内蔵される、複数の動作モードを有し、動作モード毎に動作電圧が異なる回路群（内部回路Ａ２００及び安定化容量ｃａ２５０）と、
回路群と、電源線とに電気的に接続し、回路群に電源線の電圧以下の電圧を供給する電源供給回路（レギュレータ６００）と、
複数の動作モードそれぞれに応じて電源供給回路を制御する制御回路（ＰＭＵ４００）と、を備え、
電源供給回路（レギュレータ６００）は、
電源線（ＶＤＤ９３０）と回路群とに電気的に接続する電源供給用ＭＯＳ型トランジスタ（電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０）と、
動作モードそれぞれに応じた制御回路（ＰＭＵ４００、信号ｖｃａ）の制御を受けて、指示信号（信号ＧＡ）を前記電源供給用ＭＯＳトランジスタのゲート電極に出力する指示回路（差動増幅器６１０）と、
ゲート電極及びグランド線（ＶＳＳ９６０）の双方に電気的に接続し、前記制御回路の制御に応じたパルス信号を受けて、パルス期間中、ゲート電極とグランド線とを電気的に接続し、ゲート電極の電圧をグランドレベルとするスイッチ（スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０）と、
を備える電源供給回路である。
外部電源から電圧供給を受ける電源線（ＶＤＤ９３０）と、
半導体回路装置に内蔵される、複数の動作モードを有し、動作モード毎に動作電圧が異なる回路群（内部回路Ａ２００及び安定化容量ｃａ２５０）と、
回路群と、電源線とに電気的に接続し、回路群に電源線の電圧以下の電圧を供給する電源供給回路（レギュレータ６００）と、
複数の動作モードそれぞれに応じて電源供給回路を制御する制御回路（ＰＭＵ４００）と、を備え、
電源供給回路（レギュレータ６００）は、
電源線（ＶＤＤ９３０）と回路群とに電気的に接続する電源供給用ＭＯＳ型トランジスタ（電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０）と、
動作モードそれぞれに応じた制御回路（ＰＭＵ４００、信号ｖｃａ）の制御を受けて、指示信号（信号ＧＡ）を前記電源供給用ＭＯＳトランジスタのゲート電極に出力する指示回路（差動増幅器６１０）と、
ゲート電極及びグランド線（ＶＳＳ９６０）の双方に電気的に接続し、前記制御回路の制御に応じたパルス信号を受けて、パルス期間中、ゲート電極とグランド線とを電気的に接続し、ゲート電極の電圧をグランドレベルとするスイッチ（スイッチＭＯＳトランジスタＭＯＳ−ＳＷ６５０）と、
を備える電源供給回路である。
電源供給回路（レギュレータ６００）は、さらに、
電源供給用ＭＯＳ型トランジスタのソースとグランド線（ＶＳＳ９６０）との間に、電気的に、前記回路群と並列に接続し、前記電源供給用ＭＯＳ型トランジスタのソースとグランド線との間の電圧を、前記制御回路（ＰＭＵ４００、信号ｖｃａ）の制御に応じた比率で低下させた分割電圧（ＭＯＮ−Ａ６３０）を出力する電圧分割回路（可変分割比分圧回路６７０）と、
前記制御回路の制御に応じた前記パルス信号を発生するパルス発生回路（パルス発生器６６０）と、を備え、
前記指示回路は、基準電圧（ＶＲＥＦ発生回路からの基準電圧）と、前記分割電圧との比較結果に応じて前記指示信号（信号ＧＡ）を、前記電源供給用ＭＯＳトランジスタのゲート電極に電気的に出力することを特徴とする。
電源供給用ＭＯＳ型トランジスタのソースとグランド線（ＶＳＳ９６０）との間に、電気的に、前記回路群と並列に接続し、前記電源供給用ＭＯＳ型トランジスタのソースとグランド線との間の電圧を、前記制御回路（ＰＭＵ４００、信号ｖｃａ）の制御に応じた比率で低下させた分割電圧（ＭＯＮ−Ａ６３０）を出力する電圧分割回路（可変分割比分圧回路６７０）と、
前記制御回路の制御に応じた前記パルス信号を発生するパルス発生回路（パルス発生器６６０）と、を備え、
前記指示回路は、基準電圧（ＶＲＥＦ発生回路からの基準電圧）と、前記分割電圧との比較結果に応じて前記指示信号（信号ＧＡ）を、前記電源供給用ＭＯＳトランジスタのゲート電極に電気的に出力することを特徴とする。
前記パルス発生回路（パルス発生器６６０）は、前記回路群の動作モードの内、前記回路群の動作電圧が低い低動作モードから前記回路群の動作電圧が高い高動作モードに移行する場合に、前記高動作モードに関する前記制御回路の制御に応じて前記パルス信号を発生することを特徴とする。
前記パルス発生回路（パルス発生器６６０）は、前記回路群の動作モードの内、前記回路群の動作電圧が前記電源線（ＶＤＤ９３０）の電圧と等しい最高電圧動作モードに移行した場合には、前記回路群が、前記最高電圧動作モードとなっているすべての期間をパルス幅とする前記パルス信号を発生することを特徴とする。
半導体回路装置（半導体回路装置１００）は、さらに、
前記回路群に前記変更後の前記動作モードの前記動作電圧より高い電圧が印加されている場合において、前記回路群が有する容量からの単位時間あたりの供給電流が、前記回路群の単位時間あたりの消費電流より大きく、
前記電源供給用ＭＯＳトランジスタの単位時間あたりの電流供給能力が、前記回路群の単位時間あたりの消費電流より大きいことを特徴とする。
前記回路群に前記変更後の前記動作モードの前記動作電圧より高い電圧が印加されている場合において、前記回路群が有する容量からの単位時間あたりの供給電流が、前記回路群の単位時間あたりの消費電流より大きく、
前記電源供給用ＭＯＳトランジスタの単位時間あたりの電流供給能力が、前記回路群の単位時間あたりの消費電流より大きいことを特徴とする。
半導体回路装置は、回路群（内部回路Ａ）の動作モードの変更後において、動作周波数があがったことにより、その動作モード以前の動作モードにおける動作電圧より、高い動作電圧（Ｖｄｄｍａ）を回路群（内部回路Ａ）が必要とする場合、電源供給回路（電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０）は、一旦、電源線の電圧に等しい電圧を回路群（内部回路Ａ）に供給した後、前記制御回路（ＰＭＵ４００、信号ｖｃａ）の制御に応じて、変更後の動作モードに必要な動作電圧（Ｖｄｄｍａ）を供給する。そうすると、電源供給回路（電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０）が供給する動作電圧（Ｖｄｄｍａ）は、動作モードの切替時に短い期間で安定する。
従って、上記の実施例１に関わる半導体回路装置においては、動作電圧（Ｖｄｄｍａ）の変更時に、動作電圧の安定期間を待つことなく、動作開始時刻を速くすることができる。
従って、上記の実施例１に関わる半導体回路装置においては、動作電圧（Ｖｄｄｍａ）の変更時に、動作電圧の安定期間を待つことなく、動作開始時刻を速くすることができる。
図８は第２実施例に関するレギュレータ８００を説明する図である。なお、図８Ａはレギュレータ８００と、内部回路Ａ２００と、安定化容量ｃａ２５０を示している。
レギュレータ８００は差動増幅器８１０、電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０、パルス発生器８６０、可変分割比分圧回路８７０を含む。
差動増幅器８１０は可変分割比分圧回路８７０からの信号ＭＯＮ−Ａと、基準電圧０．６Ｖを供給するＶＲＥＦａとを受け、それらの信号の差電圧を増幅し、信号ＧＡとして電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０へ出力する増幅器である。ただし、パルス発生器８６０からのパルス信号を受けているときは、差動増幅器８１０は、信号ＧＡとして、グランド電圧を有する信号を電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０へ出力する。この点において、差動増幅器８１０の動作は差動増幅器６１０の動作とは異なる。
ここで、差動増幅器８１０は電源線ＶＤＤ９３０から１．２Ｖの供給を受け、グランド線ＶＳＳ９６０からグランド電圧を受けて動作する。
可変分割比分圧回路８７０は、信号ｖｃａによって示されたＤＶＦＳモードに応じて、降圧電圧Ｖｄｄｍａを高い電圧を必要とするＤＶＦＳモードに移行するときは、可変分割比分圧回路８７０の可変抵抗８７１の抵抗値を上昇させ、可変抵抗８７２の抵抗値を下降させて、双方の抵抗値を近づけることによって、信号ＭＯＮ−Ａの電圧を下げる対処を行う。その結果、信号ＧＡの電圧が低下し、降圧電圧Ｖｄｄｍａは高くなる。一方、降圧電圧Ｖｄｄｍａを低い電圧を必要とするＤＶＦＳモードに移行するときは、可変分割比分圧回路８７０は、信号ＭＯＮ−Ａの電圧を上げるように、上記の抵抗値を変更する。なお、可変抵抗８７１、可変抵抗８７２の接続状態については、可変分割比分圧回路６７０と同様であり、図８Ａにおいて説明する。
レギュレータ８００は差動増幅器８１０、電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０、パルス発生器８６０、可変分割比分圧回路８７０を含む。
差動増幅器８１０は可変分割比分圧回路８７０からの信号ＭＯＮ−Ａと、基準電圧０．６Ｖを供給するＶＲＥＦａとを受け、それらの信号の差電圧を増幅し、信号ＧＡとして電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０へ出力する増幅器である。ただし、パルス発生器８６０からのパルス信号を受けているときは、差動増幅器８１０は、信号ＧＡとして、グランド電圧を有する信号を電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０へ出力する。この点において、差動増幅器８１０の動作は差動増幅器６１０の動作とは異なる。
ここで、差動増幅器８１０は電源線ＶＤＤ９３０から１．２Ｖの供給を受け、グランド線ＶＳＳ９６０からグランド電圧を受けて動作する。
可変分割比分圧回路８７０は、信号ｖｃａによって示されたＤＶＦＳモードに応じて、降圧電圧Ｖｄｄｍａを高い電圧を必要とするＤＶＦＳモードに移行するときは、可変分割比分圧回路８７０の可変抵抗８７１の抵抗値を上昇させ、可変抵抗８７２の抵抗値を下降させて、双方の抵抗値を近づけることによって、信号ＭＯＮ−Ａの電圧を下げる対処を行う。その結果、信号ＧＡの電圧が低下し、降圧電圧Ｖｄｄｍａは高くなる。一方、降圧電圧Ｖｄｄｍａを低い電圧を必要とするＤＶＦＳモードに移行するときは、可変分割比分圧回路８７０は、信号ＭＯＮ−Ａの電圧を上げるように、上記の抵抗値を変更する。なお、可変抵抗８７１、可変抵抗８７２の接続状態については、可変分割比分圧回路６７０と同様であり、図８Ａにおいて説明する。
電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０は信号ＧＡの電圧に応じてその駆動能力が変化する。なお、信号ＧＡがグランド電圧に近づく程、電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０の電流駆動能力は最大となる。その点において、電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０は電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０と同様な動作をする。
パルス発生器８６０は、信号ＶＣＡがアナログ信号であった場合、ＰＭＵ４００からの信号ＶＣＡに所定の電位変化があったときに、所定の期間、正電位となる信号（パルス信号）を信号ＰＡとして出力するパルス回路である。
一方、信号ＶＣＡが数ビットからなるデジタル信号であった場合には、パルス発生器６６０は、システムクロックの周波数が小さいＤＶＦＳモードから大きいＤＶＦＳモードに変更するのに対応して各ビットのいずれかに論理変化があったときにパルス信号を信号ＰＡとして出力する。
なお、パルス発生器８６０は、電源線ＶＤＤ９３０と、グランド線ＶＳＳ９６０とから電圧供給を受けて動作する。
一方、信号ＶＣＡが数ビットからなるデジタル信号であった場合には、パルス発生器６６０は、システムクロックの周波数が小さいＤＶＦＳモードから大きいＤＶＦＳモードに変更するのに対応して各ビットのいずれかに論理変化があったときにパルス信号を信号ＰＡとして出力する。
なお、パルス発生器８６０は、電源線ＶＤＤ９３０と、グランド線ＶＳＳ９６０とから電圧供給を受けて動作する。
図８Ｂは可変分割比分圧回路８７０の動作及び構成について説明する図である。可変分割比分圧回路８７０は、降圧電圧Ｖｄｄｍａを伝える電源線と、グランド線ＶＳＳ９６０との間に、直列に接続された、可変抵抗８７１と可変抵抗８７２とが直列により構成されている。ＤＶＦＳモードに応じた可変分割比分圧回路８７０の動作は、可変分割比分圧回路６７０の動作と同様である。例えば、図８Ｂにおいて、左の図は、ＤＶＦＳモード０における可変抵抗の抵抗値示し、可変抵抗８７１は２５キロオーム、可変抵抗８７２は７５キロオームを示す。図８Ｂにおいて、右の図は、ＤＶＦＳモード２における可変抵抗の抵抗値を示し、可変抵抗８７１は４０キロオーム、可変抵抗８７２は６０キロオームを示す。
図８Ｃはレギュレータ８００の信号の電位変化及び降圧電圧Ｖｄｄｍａの電位変化を示す。信号ｖｃａは内部回路Ａ２００のＤＶＦＳモードに応じて電圧が変化するアナログ信号であってもよいし、数ビットのデジタル信号であってもよい。その点、レギュレータ６００における信号ｖｃａの動作と同様である。
信号ＰＡの電位は、通常はグランド電位であるが、ＤＶＦＳモードが変化し、かつ、信号ｖｃａの電位が上昇するときに、電位変化のエッジに対応して、所定の幅を有するパルス状の正電位となる。この点、レギュレータ６００における信号ＰＡの動作と同様である。
信号ＭＯＮ−Ａは、ＤＶＦＳモードがモード０からモード２に変化する際に、０．６Ｖから０．７２Ｖへ急激に変化した後、緩やかに０．６Ｖに戻る。この点、レギュレータ６００における信号ＭＯＮ−Ａの動作と同様である。
図８Ｃはレギュレータ８００の信号の電位変化及び降圧電圧Ｖｄｄｍａの電位変化を示す。信号ｖｃａは内部回路Ａ２００のＤＶＦＳモードに応じて電圧が変化するアナログ信号であってもよいし、数ビットのデジタル信号であってもよい。その点、レギュレータ６００における信号ｖｃａの動作と同様である。
信号ＰＡの電位は、通常はグランド電位であるが、ＤＶＦＳモードが変化し、かつ、信号ｖｃａの電位が上昇するときに、電位変化のエッジに対応して、所定の幅を有するパルス状の正電位となる。この点、レギュレータ６００における信号ＰＡの動作と同様である。
信号ＭＯＮ−Ａは、ＤＶＦＳモードがモード０からモード２に変化する際に、０．６Ｖから０．７２Ｖへ急激に変化した後、緩やかに０．６Ｖに戻る。この点、レギュレータ６００における信号ＭＯＮ−Ａの動作と同様である。
上記において、信号ＧＡをグランド電位とせずに、可変分割比分圧回路８７０の可変抵抗８７１、８７２の抵抗値の変更によって、信号ＭＯＮ−Ａの電圧を下げて、降圧電圧Ｖｄｄｍａを上昇させようとした場合、差動増幅器８１０が出力する信号ＧＡの電圧を低下させ、降圧電圧Ｖｄｄｍａを上昇させて、信号ＭＯＮ−Ａを再び０．６Ｖとするように制御することになる。そうすると、差動増幅器８１０が信号ＧＡの制御を通じて、信号ＭＯＮ−Ａの電圧を０．６Ｖにまで戻すときに、差動増幅器８１０の駆動能力と、信号ＧＡの信号線の容量及びインダクタンスとのバランスや、内部回路Ａ及び安定化容量ＣＡの充電状態との兼ね合いによって、信号ＧＡの電位が振動する。その結果、降圧電圧Ｖｄｄｍａの電圧も振動する。信号ＧＡの電位が安定するまでにある程度時間が必要となり、降圧電圧Ｖｄｄｍａが安定するにも時間が必要である。そこで、降圧電圧Ｖｄｄｍａが不安定な間は、内部回路Ａ２００の動作も不安定となるため、内部回路Ａ２００の動作を停止させる停止期間を設けることになる。
しかし、図８Ｃで説明したように、一旦、ＤＶＦＳモード０からＤＶＦＳモード２に切り替るときに、差動増幅器８１０から出力される信号ＧＡの電位をグランド電位とし、内部回路Ａ、安定化容量ＣＡを充電状態にした後に、信号ＧＡの電位をＤＶＦＳモード２に応じた電位とする。そうすると、降圧電圧Ｖｄｄｍａの電位は一時的に１．２Ｖとなるが、内部回路Ａの消費電流によって、降圧電圧Ｖｄｄｍａが下がる。その場合、差動増幅器８１０による電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０のゲートへの信号ＧＡは０Ｖから徐々に上昇し、信号ＧＡが振動しないように差動増幅器の駆動能力を絞っておけば、降圧電圧Ｖｄｄｍａはゆっくりと単調に減少するため、可変分割比分圧回路８７０からの電圧も単調に減少する。降圧電圧Ｖｄｄｍａが必要な電圧値よりも高い電圧から徐々に必要な電圧まで下げる動作のため、信号ＧＡが所定の電位へ安定する時間を待つ必要がなく、内部回路Ａ２００を動作させることが可能となる。その結果、内部回路Ａの停止期間を短くできる。
しかし、図８Ｃで説明したように、一旦、ＤＶＦＳモード０からＤＶＦＳモード２に切り替るときに、差動増幅器８１０から出力される信号ＧＡの電位をグランド電位とし、内部回路Ａ、安定化容量ＣＡを充電状態にした後に、信号ＧＡの電位をＤＶＦＳモード２に応じた電位とする。そうすると、降圧電圧Ｖｄｄｍａの電位は一時的に１．２Ｖとなるが、内部回路Ａの消費電流によって、降圧電圧Ｖｄｄｍａが下がる。その場合、差動増幅器８１０による電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０のゲートへの信号ＧＡは０Ｖから徐々に上昇し、信号ＧＡが振動しないように差動増幅器の駆動能力を絞っておけば、降圧電圧Ｖｄｄｍａはゆっくりと単調に減少するため、可変分割比分圧回路８７０からの電圧も単調に減少する。降圧電圧Ｖｄｄｍａが必要な電圧値よりも高い電圧から徐々に必要な電圧まで下げる動作のため、信号ＧＡが所定の電位へ安定する時間を待つ必要がなく、内部回路Ａ２００を動作させることが可能となる。その結果、内部回路Ａの停止期間を短くできる。
図９はレギュレータ８００内における差動増幅器８１０の詳細回路を示す図である。差動増幅回路８１０は、信号ＶＲＥＦａと、信号ＭＯＮ−Ａと、信号ＰＡとを受けて信号ＧＡを出力する回路である。
差動増幅器８１０はＰ型ＭＯＳトランジスタ６１１ａ、６１１ｂ、６１２、６１３ａ、６１３ｂ、及び、Ｎ型ＭＯＳトランジスタ６１４ａ、６１４ｂ、６１５ａ、６１５ｂ、６１６ａ．６１６ｂを含む。それらの接続状態は、差動増幅器６１０と同様である。
しかし、差動増幅器８１０はさらに、インバータ６１８、６１９、Ｐ型トランジスタ６１７ａ、６１７ｃ、Ｎ型トランジスタ６１７ｂを含む。
差動増幅器８１０はＰ型ＭＯＳトランジスタ６１１ａ、６１１ｂ、６１２、６１３ａ、６１３ｂ、及び、Ｎ型ＭＯＳトランジスタ６１４ａ、６１４ｂ、６１５ａ、６１５ｂ、６１６ａ．６１６ｂを含む。それらの接続状態は、差動増幅器６１０と同様である。
しかし、差動増幅器８１０はさらに、インバータ６１８、６１９、Ｐ型トランジスタ６１７ａ、６１７ｃ、Ｎ型トランジスタ６１７ｂを含む。
インバータ６１８は信号ＰＡを受けてその論理を反転した信号Ｐを出力する。インバータ６１９は信号Ｐを受けその論理を反転した信号ｎを出力する。
Ｐ型トランジスタ６１７ａにおいて、そのソースは電源線ＶＤＤ９３０に接続し、そのドレインはＰ型ＭＯＳトランジスタ６１１ａ、６１１ｂのゲートと接続し、そのゲートは信号Ｐと接続する。
Ｐ型トランジスタ６１７ｃにおいて、そのソースは電源線ＶＤＤ９３０に接続し、そのドレインはＮ型ＭＯＳトランジスタ６１５ｂのゲートと接続し、そのゲートは信号Ｐと接続する。
Ｎ型トランジスタ６１７ｂにおいて、そのソースはグランド線ＶＳＳ９６０に接続し、そのドレインはＮ型ＭＯＳトランジスタ６１５ａのゲートと接続し、そのゲートは信号ｎと接続する。
Ｐ型トランジスタ６１７ａにおいて、そのソースは電源線ＶＤＤ９３０に接続し、そのドレインはＰ型ＭＯＳトランジスタ６１１ａ、６１１ｂのゲートと接続し、そのゲートは信号Ｐと接続する。
Ｐ型トランジスタ６１７ｃにおいて、そのソースは電源線ＶＤＤ９３０に接続し、そのドレインはＮ型ＭＯＳトランジスタ６１５ｂのゲートと接続し、そのゲートは信号Ｐと接続する。
Ｎ型トランジスタ６１７ｂにおいて、そのソースはグランド線ＶＳＳ９６０に接続し、そのドレインはＮ型ＭＯＳトランジスタ６１５ａのゲートと接続し、そのゲートは信号ｎと接続する。
以上より、レギュレータ８００は、パルス発生器８６０からの信号ＰＡが論理”Ｈ”のパルス状の信号となっていないときは、レギュレータ６００と同様な動作をする。
しかし、信号ＰＡが論理”Ｈ”のパルス状の信号となっているときは、Ｎ型トランジスタ６１７ｂはオンし、Ｎ型ＭＯＳトランジスタ６１５ａのゲート、Ｎ型ＭＯＳトランジスタ６１６ａのドレイン及びゲート、Ｎ型ＭＯＳトランジスタ６１６ｂのゲートはグランドレベルとなる。
Ｐ型トランジスタ６１７ａはオンし、Ｐ型ＭＯＳトランジスタ６１１ａ、６１１ｂのゲートは電源線ＶＤＤ９３０の電位となる。
Ｐ型トランジスタ６１７ｃはオンし、Ｎ型ＭＯＳトランジスタ６１５ｂのゲート及びＮ型ＭＯＳトランジスタ６１６ｂのドレインは電源線ＶＤＤ９３０の電位となる。
その結果、信号ＰＡが論理”Ｈ”のパルス状の信号となっているときは、差動増幅器としての動作を停止し、信号ＧＡにはグランドレベルの電位を出力することになる。
しかし、信号ＰＡが論理”Ｈ”のパルス状の信号となっているときは、Ｎ型トランジスタ６１７ｂはオンし、Ｎ型ＭＯＳトランジスタ６１５ａのゲート、Ｎ型ＭＯＳトランジスタ６１６ａのドレイン及びゲート、Ｎ型ＭＯＳトランジスタ６１６ｂのゲートはグランドレベルとなる。
Ｐ型トランジスタ６１７ａはオンし、Ｐ型ＭＯＳトランジスタ６１１ａ、６１１ｂのゲートは電源線ＶＤＤ９３０の電位となる。
Ｐ型トランジスタ６１７ｃはオンし、Ｎ型ＭＯＳトランジスタ６１５ｂのゲート及びＮ型ＭＯＳトランジスタ６１６ｂのドレインは電源線ＶＤＤ９３０の電位となる。
その結果、信号ＰＡが論理”Ｈ”のパルス状の信号となっているときは、差動増幅器としての動作を停止し、信号ＧＡにはグランドレベルの電位を出力することになる。
上記より、Ｐ型ＭＯＳトランジスタ６１３ａのゲートで受ける信号ＶＲＥＦの電圧と、Ｐ型ＭＯＳトランジスタ６１３ｂのゲートで受ける信号ＭＯＮ−Ａの電圧を比較し、信号ＶＲＥＦの電圧が信号ＭＯＮ−Ａの電圧より大きくするように信号ＭＯＮ−Ａの電圧を、信号ｖｃａを受ける可変分割分圧回路６７０により、制御したとき、Ｐ型ＭＯＳトランジスタ６１３ａのオン抵抗は大きくなり、Ｐ型ＭＯＳトランジスタ６１３ｂのオン抵抗は小さくなる。
その結果、Ｎ型ＭＯＳトランジスタ６１５ａのゲートに印加される電圧は低くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのゲートに印加される電圧は高くなる。
そうすると、Ｎ型ＭＯＳトランジスタ６１５ａのオン抵抗は高くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのオン抵抗は低くなる。その結果、信号ＶＲＥＦの電圧と、信号ＭＯＮ−Ａの電圧が等しいときと比較し、信号ＧＡの電位は低くなる。
従って、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力が高くなり、内部回路Ａ２００の電流消費能力を超えるようになり、降圧電圧Ｖｄｄｍａの電圧が上昇する。
その結果、可変分割比分圧回路６７０から出力される、信号ＭＯＮ−Ａの電圧は上昇する。
しかし、信号ＭＯＮ−Ａの電圧上昇を検出するには一定の期間を必要とするし、降圧電圧Ｖｄｄｍａの電圧の上昇にも、一定の期間を必要とする。従って、信号ＭＯＮ−Ａの電圧、降圧電圧Ｖｄｄｍａの電圧、信号ＧＡの電圧は、上昇又は下降を繰り返しながら、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力と内部回路Ａ２００の電流消費能力が一致するような電圧、すなわち、信号ＭＯＮ−Ａの電圧と、信号ＶＲＥＦの電圧が一致するような電圧に降圧電圧Ｖｄｄｍａの電圧が集束する。
その結果、Ｎ型ＭＯＳトランジスタ６１５ａのゲートに印加される電圧は低くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのゲートに印加される電圧は高くなる。
そうすると、Ｎ型ＭＯＳトランジスタ６１５ａのオン抵抗は高くなり、Ｎ型ＭＯＳトランジスタ６１５ｂのオン抵抗は低くなる。その結果、信号ＶＲＥＦの電圧と、信号ＭＯＮ−Ａの電圧が等しいときと比較し、信号ＧＡの電位は低くなる。
従って、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力が高くなり、内部回路Ａ２００の電流消費能力を超えるようになり、降圧電圧Ｖｄｄｍａの電圧が上昇する。
その結果、可変分割比分圧回路６７０から出力される、信号ＭＯＮ−Ａの電圧は上昇する。
しかし、信号ＭＯＮ−Ａの電圧上昇を検出するには一定の期間を必要とするし、降圧電圧Ｖｄｄｍａの電圧の上昇にも、一定の期間を必要とする。従って、信号ＭＯＮ−Ａの電圧、降圧電圧Ｖｄｄｍａの電圧、信号ＧＡの電圧は、上昇又は下降を繰り返しながら、電源ＭＯＳトランジスタＭＯＳ−ＰＷ６４０の電流駆動能力と内部回路Ａ２００の電流消費能力が一致するような電圧、すなわち、信号ＭＯＮ−Ａの電圧と、信号ＶＲＥＦの電圧が一致するような電圧に降圧電圧Ｖｄｄｍａの電圧が集束する。
そこで、図４に示すように、ＤＶＦＳモードがクロック周波数が増加する方向へ変化する際に、信号ｖｃａの電圧上昇がパルス状の信号ＰＡを発生させるパルス発生器６６０と、信号ＰＡを受けて、一旦信号ＧＡをグランド電位にする差動増幅器８１０が、レギュレータ６００には組み込まれている。
なお、上記では、信号ｖｃａがアナログ信号である場合について、パルス発生器６６０の信号ＰＡ発生に伴う動作を説明したが、信号ｖｃａがデジタル信号であった場合には、信号ｖｃａの各ビットのいずれかに論理変化があったときにパルス発生期６６０はパルス信号を信号ＰＡとして出力することはいうまでもない。
なお、上記では、信号ｖｃａがアナログ信号である場合について、パルス発生器６６０の信号ＰＡ発生に伴う動作を説明したが、信号ｖｃａがデジタル信号であった場合には、信号ｖｃａの各ビットのいずれかに論理変化があったときにパルス発生期６６０はパルス信号を信号ＰＡとして出力することはいうまでもない。
以上より、半導体回路装置（半導体回路装置１００）は、
外部電源から電圧供給を受ける電源線（ＶＤＤ９３０）と、
前記半導体回路装置に内蔵され、動作電圧が異なる複数の動作モードを有する回路群（内部回路Ａ２００及び安定化容量ｃａ２５０）と、
前記回路群と、前記電源線とに電気的に接続し、前記回路群に前記電源線の電圧以下の電圧を供給する電源供給回路（レギュレータ８００）と、
前記回路群の動作電圧が異なる複数の動作モードに応じた制御信号（ＰＭＵ４００、信号ｖｃａ）を電源供給回路（レギュレータ８００）に出力する制御回路（ＰＭＵ４００）と、を備え、
前記電源供給回路（レギュレータ８００）は、
前記電源線（ＶＤＤ９３０）と前記回路群とに電気的に接続する電源供給用ＭＯＳ型トランジスタ（ＭＯＳ−ＰＷ８４０）と、
前記動作モードに応じた前記制御信号（信号ｖｃａ）に対応した指示信号（信号ＧＡ）を、前記電源供給用ＭＯＳトランジスタのゲートに出力する指示回路（差動増幅器８１０）と、を備え、
前記指示回路（差動増幅器８１０）は、前記動作モードの変更前後において、変更前の前記動作モードにおける前記動作電圧より、変更後の前記動作モードにおける前記動作電圧が高い場合に、前記指示信号の電圧をグランドレベル又は電源線の電位にした後、前記制御信号に対応した指示信号とすることを特徴とする電源供給回路である。
外部電源から電圧供給を受ける電源線（ＶＤＤ９３０）と、
前記半導体回路装置に内蔵され、動作電圧が異なる複数の動作モードを有する回路群（内部回路Ａ２００及び安定化容量ｃａ２５０）と、
前記回路群と、前記電源線とに電気的に接続し、前記回路群に前記電源線の電圧以下の電圧を供給する電源供給回路（レギュレータ８００）と、
前記回路群の動作電圧が異なる複数の動作モードに応じた制御信号（ＰＭＵ４００、信号ｖｃａ）を電源供給回路（レギュレータ８００）に出力する制御回路（ＰＭＵ４００）と、を備え、
前記電源供給回路（レギュレータ８００）は、
前記電源線（ＶＤＤ９３０）と前記回路群とに電気的に接続する電源供給用ＭＯＳ型トランジスタ（ＭＯＳ−ＰＷ８４０）と、
前記動作モードに応じた前記制御信号（信号ｖｃａ）に対応した指示信号（信号ＧＡ）を、前記電源供給用ＭＯＳトランジスタのゲートに出力する指示回路（差動増幅器８１０）と、を備え、
前記指示回路（差動増幅器８１０）は、前記動作モードの変更前後において、変更前の前記動作モードにおける前記動作電圧より、変更後の前記動作モードにおける前記動作電圧が高い場合に、前記指示信号の電圧をグランドレベル又は電源線の電位にした後、前記制御信号に対応した指示信号とすることを特徴とする電源供給回路である。
電源供給回路（レギュレータ８００）は、さらに、
前記電源供給用ＭＯＳ型トランジスタとグランド線（ＶＳＳ９６０）との間に、電気的に、前記回路群と並列に接続し、前記電源供給用ＭＯＳ型トランジスタのソースとグランド線との間の電圧を、前記制御信号（信号ｖｃａ）に応じた比率で低下した分割電圧（ＭＯＮ−Ａ）を出力する電圧分割回路（可変分割比分圧回路８７０）と、
前記制御信号に応じた前記パルス信号を発生するパルス発生回路（パルス発生器８６０）と、を備え、
前記指示回路は、基準電圧（ＶＲＥＦ発生回路からの基準電圧）と、前記分割電圧との比較結果に応じた前記指示信号（信号ＧＡ）を、前記電源供給用ＭＯＳトランジスタのゲート電極に出力することを特徴とする。
前記電源供給用ＭＯＳ型トランジスタとグランド線（ＶＳＳ９６０）との間に、電気的に、前記回路群と並列に接続し、前記電源供給用ＭＯＳ型トランジスタのソースとグランド線との間の電圧を、前記制御信号（信号ｖｃａ）に応じた比率で低下した分割電圧（ＭＯＮ−Ａ）を出力する電圧分割回路（可変分割比分圧回路８７０）と、
前記制御信号に応じた前記パルス信号を発生するパルス発生回路（パルス発生器８６０）と、を備え、
前記指示回路は、基準電圧（ＶＲＥＦ発生回路からの基準電圧）と、前記分割電圧との比較結果に応じた前記指示信号（信号ＧＡ）を、前記電源供給用ＭＯＳトランジスタのゲート電極に出力することを特徴とする。
半導体回路装置は、回路群（内部回路Ａ）の動作モードの変更後において、動作周波数があがったことにより、その動作モード以前の動作モードにおける動作電圧より、高い動作電圧（Ｖｄｄｍａ）を回路群（内部回路Ａ）が必要とする場合、電源供給回路（電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０）は、一旦、電源線の電圧に等しい電圧を回路群（内部回路Ａ）に供給した後、前記制御信号（信号ｖｃａ）に応じて、変更後の動作モードに必要な動作電圧（Ｖｄｄｍａ）を供給する。そうすると、電源供給回路（電源ＭＯＳトランジスタＭＯＳ−ＰＷ８４０）が供給する動作電圧（Ｖｄｄｍａ）は、必ず高い電位から低い電位への変化となるため、動作モードの切替時に安定期間を待つ必要がない。
従って、上記の実施例１に関わる半導体回路装置においては、動作電圧（Ｖｄｄｍａ）の変更時に、動作電圧の安定期間を待たなくて良いため、動作開始時刻を速くすることができる。
従って、上記の実施例１に関わる半導体回路装置においては、動作電圧（Ｖｄｄｍａ）の変更時に、動作電圧の安定期間を待たなくて良いため、動作開始時刻を速くすることができる。
内部回路に対する動作モードの変更に伴う動作電圧の安定期間を待つことなく、動作モード変更時でも動作開始時刻を速くすることが可能な構成を有する半導体回路装置を提供することができる。
１００ 半導体回路装置
２００ 内部回路Ａ
３００ 内部回路Ｂ
４００ ＰＭＵ
５００ Ｖｒｅｆ発生回路
６００、７００、８００ レギュレータ
６１０、８１０ 差動増幅器
ＭＯＳ−ＰＷ６４０、８４０ 電源ＭＯＳトランジスタ
ＭＯＳ−ＳＷ６５０ スイッチＭＯＳトランジスタ
６６０、８６０ パルス発生器
６７０、８７０ 可変分割比分圧回路
９３０ 電源線ＶＤＤ
９６０ グランド線ＶＳＳ
２００ 内部回路Ａ
３００ 内部回路Ｂ
４００ ＰＭＵ
５００ Ｖｒｅｆ発生回路
６００、７００、８００ レギュレータ
６１０、８１０ 差動増幅器
ＭＯＳ−ＰＷ６４０、８４０ 電源ＭＯＳトランジスタ
ＭＯＳ−ＳＷ６５０ スイッチＭＯＳトランジスタ
６６０、８６０ パルス発生器
６７０、８７０ 可変分割比分圧回路
９３０ 電源線ＶＤＤ
９６０ グランド線ＶＳＳ
Claims (8)
- 外部電源から電圧供給を受ける電源線と、
複数の動作モードを有し、前記動作モード毎に、前記動作モードにおける動作電圧が異なる回路群と、
前記回路群と、前記電源線と、に電気的に接続し、前記回路群に前記電源線の電圧以下の電圧を供給する電源供給回路と、
前記複数の動作モードそれぞれに応じて前記電源供給回路を制御する制御回路と、
を備え、
前記回路群の前記動作モードの変更前後において、変更前の前記動作モードにおける前記動作電圧より、変更後の前記動作モードにおける前記動作電圧が高い場合に、前記制御回路は、前記電源供給回路に前記変更後の前記動作モードの前記動作電圧より高い電圧を前記回路群に対して供給させた後、前記変更後の動作モードの前記動作電圧を供給することを特徴とする半導体回路装置。
- 外部電源から電圧供給を受ける電源線と、
複数の動作モードを有し、前記動作モード毎に、前記動作モードにおける動作電圧が異なる回路群と、
前記回路群と、前記電源線と、に電気的に接続し、前記回路群に前記電源線の電圧以下の電圧を供給する電源供給回路と、
前記複数の動作モードそれぞれに応じて前記電源供給回路を制御する制御回路と、を備え、
前記電源供給回路は、
前記電源線と前記回路群とに電気的に接続する電源供給用ＭＯＳトランジスタと、
前記動作モードそれぞれに応じた前記制御回路の制御を受けて、指示信号を前記電源供給用ＭＯＳトランジスタのゲートに出力する指示回路と、
前記制御回路の制御に応じたパルス信号を受けて、前記パルス信号のパルス期間中、前記ゲートの電圧を、グランドレベル又は前記電源線の電圧とするスイッチと、
を備えることを特徴とする半導体回路装置。
- 前記電源供給回路は、さらに、
前記電源供給用ＭＯＳ型トランジスタのソースとグランド線との間の電圧を、前記制御回路の制御に応じた比率で低下させて得た分割電圧を出力する電圧分割回路と、
前記制御回路の制御に応じた前記パルス信号を発生するパルス発生回路と、を備え、
前記指示回路は、基準電圧と、前記分割電圧との比較結果に応じて前記指示信号を、前記電源供給用ＭＯＳトランジスタのゲートに出力することを特徴とする請求項２記載の半導体回路装置。
- 前記パルス発生回路は、前記回路群の動作モードの内、前記回路群の動作電圧が低い低動作モードから前記回路群の動作電圧が高い高動作モードに移行する場合に、前記高動作モードに対する前記制御回路の制御に応じて前記パルス信号を発生することを特徴とする請求項３記載の半導体回路装置。
- 前記パルス発生回路は、前記回路群の動作モードの内、前記回路群の動作電圧が前記電源線の電圧と等しい最高電圧動作モードに移行した場合には、前記回路群が、前記最高電圧動作モードとなっている全期間をパルス幅とする前記パルス信号を発生することを特徴とする請求項３記載の半導体回路装置。
- 前記回路群に前記変更後の前記動作モードの前記動作電圧より高い電圧が印加されている場合において、前記回路群が有する容量からの単位時間あたりの供給電流が、前記回路群の単位時間あたりの消費電流より大きく、
前記電源供給用ＭＯＳトランジスタの単位時間あたりの電流供給能力が、前記回路群の単位時間あたりの消費電流より大きいことを特徴とする請求項２記載の半導体回路装置。
- 外部電源から電圧供給を受ける電源線と、
複数の動作モードを有し、前記動作モード毎に、前記動作モードにおける動作電圧が異なる回路群と、
前記回路群と、前記電源線とに電気的に接続し、前記回路群に前記電源線の電圧以下の電圧を供給する電源供給回路と、
前記複数の動作モードそれぞれに応じて前記電源供給回路を制御する制御回路と、を備え、
前記電源供給回路は、
前記電源線と前記回路群とに電気的に接続するＰ型ＭＯＳトランジスタと、
前記動作モードそれぞれに応じた前記制御回路の制御を受けて、指示信号を前記Ｐ型ＭＯＳトランジスタのゲートに出力する指示回路と、を備え、
前記指示回路は、前記回路群の前記動作モードの変更前後において、変更前の前記動作モードにおける前記動作電圧より、変更後の前記動作モードにおける前記動作電圧が高い場合に、前記指示信号の電圧をグランドレベルにした後、前記変更後の前記動作モードに対応した指示信号を出力することを特徴とする半導体回路装置。
- 前記電源供給回路は、さらに、
前記Ｐ型ＭＯＳ型トランジスタのソースとグランド線との間の電圧を、前記制御信号に応じた比率で低下させて得た分割電圧を出力する電圧分割回路と、
前記制御信号の制御に応じた前記パルス信号を発生するパルス発生回路と、を備え、
前記指示回路は、基準電圧と、前記分割電圧との比較結果に応じた前記指示信号を、前記電源供給用ＭＯＳトランジスタのゲート電極に出力することを特徴とする請求項７記載の半導体回路装置。
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